JPH04226071A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプレーナセル構造と称さ
れる半導体メモリ装置に関するものである。

【０００２】

【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。プレーナセル構
造では、複数のＭＯＳトランジスタのソース領域のため
の連続した拡散領域と、複数のＭＯＳトランジスタのド
レイン領域のための連続した拡散領域とが互いに平行に
基板に形成され、基板上には絶縁膜を介して両拡散領域
に交差するワードラインが形成される。

【０００３】プレーナセル構造では、素子分離用にフィ
ールド酸化膜を設ける必要がなく、また、ソース領域と
ドレイン領域が複数個のトランジスタで共有されるので
、そのコンタクトも数個または数十個のトランジスタに
１個の割りですみ、高集積化を図る上で好都合である。 提案されているプレーナセル構造の例を図６と図７に示
す。図６はメモリー部であり、図７はメモリー部を若干
簡略化し、周辺トランジスタ部の一部とともに示した断
面図である。メモリー部と周辺トランジスタ部の間や周
辺トランジスタ間を分離するために、チャネルストッパ
層５４とフィールド酸化膜５６が形成されている。

【０００４】メモリー部においては、複数個のメモリト
ランジスタについて連続する互いに平行な帯状のＮ型拡
散層４２ｓ，４２ｄが形成されている。基板４０上には
ゲート酸化膜４４を介し、拡散層４２ｓ，４２ｄ上には
ゲート酸化膜４４より厚いシリコン酸化膜４６を介して
多結晶シリコン層にてなるゲート電極を兼ねるワードラ
イン４８が拡散層４２ｓ，４２ｄの長手方向と直交して
交差する方向に形成されている。周辺トランジスタにお
いて、５０ｓはソース、５０ｄはドレインであり、基板
４０上にはゲート酸化膜４４を介して多結晶シリコン層
にてなるゲート電極５２が形成されている。

【０００５】メモリー部において、図６で破線で囲まれ
た領域５４は１個のメモリートランジスタを表わしてい
る。各メモリートランジスタは、ＲＯＭコードを決める
ためにイオン注入によってしきい値が設定されている。 例えば、各メモリートランジスタのチャネル領域に例え
ばボロンを注入してしきい値を高めるか、注入しないで
しきい値を低いままとしている。いま、メモリートラン
ジスタ５４のワードラインが選択されて電圧が印加され
たとき、そのメモリートランジスタ５４のしきい値が低
いものであればビットライン４２ｄから４２ｓへ電流が
流れ、もし、しきい値が高いものであれば電流が流れな
いので、ビットライン４２ｄに接続されたセンス回路に
よってＲＯＭの内容が読み出される。

【０００６】

【発明が解決しようとする課題】プレーナセル構造にお
いて、さらに微細化を図ろうとした場合、拡散層４２ｓ
，４２ｄによるショートチャネル効果によって微細化が
制約される。周辺トランジスタのような通常のＭＯＳト
ランジスタでは拡散層をＬＤＤ構造とすることによりシ
ョートチャネル効果の問題を回避できるが、プレーナセ
ル構造ではその構造上ＬＤＤ構造を採用することは困難
である。本発明はプレーナセル構造にトレンチエッチン
グの技術を組み合わせて、さらに高集積化を図ることを
目的とするものである。本発明はまた、メモリ装置を三
次元構造にすることによりトランジスタ特性を劣化させ
ることなくさらに高集積化を図ることを目的とするもの
である。

【０００７】

【課題を解決するための手段】本発明では、シリコン基
板に互いに平行な溝が形成され、溝の底面と溝間の基板
面とにそれぞれ不純物拡散層が形成されてビットライン
となっており、ゲート電極を兼ねるワードラインが前記
不純物拡散層と絶縁されて前記不純物拡散層と交差する
方向に形成されており、ワードライン下の溝側面がチャ
ネル領域となっている。また、本発明ではワードライン
層を挾む下側のビットライン層と上側のビットライン層
の間で、ビットライン間に挾まれたシリコンエピタキシ
ャル層がチャネル領域となり、そのエピタキシャル層に
接するゲート酸化膜に接して形成されているワードライ
ンがゲート電極となってＭＯＳトランジスタが縦方向に
構成される。チャネル長はワードライン層のエピタキシ
ャル層の厚さで決定される。そのため、平面上でのメモ
リセルのサイズを変えることなくエピタキシャル層の厚
さを大きくすればチャネル長を長くすることができて、
トランジスタ特性を向上させることができる。

【０００８】

【作用】チャネル領域をトレンチ溝の側面に形成するこ
とにより、図６のプレーナセルＲＯＭと同じレイアウト
ルールを採用すればセルサイズはほぼ１／２に縮少され
る。また、トレンチ溝の深さはチャネル長に対応してい
るので、トレンチ溝を深くすればチャネル長が長くなり
、トレンチ溝を浅くすればチャネル長が短かくなる。

【０００９】

【実施例】図１は一実施例のメモリー部を表わしている
。２はＰ型シリコン基板であり、周辺トランジスタ部と
メモリー部の間を分離するためにチャネルストッパ層２
０とフィールド酸化膜１８が形成されている。シリコン
基板２には互いに平行なトレンチ溝４が形成されており
、トレンチ溝４の底面にはＮ型不純物による拡散層６が
形成され、隣接するトレンチ溝４，４に挾まれた基板２
の表面にもＮ型不純物による拡散層８が形成されている
。トレンチ溝４の側面にはゲート酸化膜１０が形成され
、トレンチ溝４の底面の拡散層６と基板面の拡散層８は
それぞれゲート酸化膜１０よりも厚いシリコン酸化膜１
２によって被われている。１４は多結晶シリコン層にて
なるワードラインであり、トレンチ溝４の方向と直交し
て交差する方向に形成されている。ワードライン１４は
ゲート電極を兼ねており、ワードライン１４がトレンチ
溝４の側面を横切る部分ではそのトレンチ溝側面領域が
チャネル領域となる。各チャネル領域を含んでトレンチ
溝４の底面の拡散層６と基板面の拡散層８の間で１個ず
つのメモリートランジスタを構成している。

【００１０】各メモリートランジスタにはＲＯＭコード
を決めるためにデータに従ってイオン注入がなされ、し
きい値が設定されている。例えばチャネル領域にボロン
などのＰ型不純物を注入してしきい値を高めるか、注入
しないでしきい値を低いままとすることによりＲＯＭコ
ードが決められている。トレンチ溝４の側面のうち、ワ
ードライン１４の下側領域を除いてチャネルストッパ用
にボロンなどのＰ型不純物が注入されている。基板２上
及びワードライン１４上にはＰＳＧ膜などの層間絶縁膜
が形成され、層間絶縁膜のコンタクトホール１６を介し
てメタル配線が基板面の拡散層８と接続される。

【００１１】図２は一実施例の動作を説明するための平
面図である。トレンチ溝底面の拡散層６と基板面の拡散
層８は平面上では交互に連続して配置されている。拡散
層６と拡散層８の境界にはトレンチ溝の側面が存在する
。図２ではトレンチ溝の側面は境界の１本の線として表
現されている。基板面の拡散層８によるビットラインＢ
Ｌ１，ＢＬ２，ＢＬ３，……はコンタクトホール１６を
介してメタル配線と接続され、トレンチ溝４の底面の拡
散層６にはコンタクトホールは形成されていない。これ
によりメタル配線のピッチが基板面のビットラインのピ
ッチと等しくすることができる。

【００１２】破線で囲まれた領域Ｔ１〜Ｔ４はそれぞれ
メモリートランジスタを表わしており、トレンチ溝側面
のチャネル領域を１個ずつ含んでいる。ワードラインＷ
Ｌ１を選択したとき、ビットラインＢＬ１とビットライ
ンＢＬ２の間で２個のメモリートランジスタＴ１，Ｔ２
のいずれかを選択して読み出すことができ、ビットライ
ンＢＬ１とビットラインＢＬ３の間で２個のメモリート
ランジスタＴ３，Ｔ４のいずれかを選択して読み出すこ
とができる。一対のビットライン（例えばＢＬ１とＢＬ
２）に関し、１個のワードライン（例えばＷＬ１）で２
個のメモリトランジスタ（例えばＴ１，Ｔ２）が選択さ
れるので、そのいずれかを指定するためにワードライン
ＷＬ１，ＷＬ２，……の配列の両端にメモリートランジ
スタ選択用のラインＣＡ，ＣＢが設けられている。図２
で斜線の施された領域１７はコア注入領域であり、不要
なメモリートランジスタが選択されないようにボロンな
どのＰ型不純物がチャネル領域に注入されている。

【００１３】図２においてビットラインＢＬ１とＢＬ２
の間でメモリートランジスタを読み出す場合について説
明する。ワードラインＷＬ１によって２個のメモリトラ
ンジスタＴ１，Ｔ２のいずれかを選択する場合、ビット
ラインＢＬ１をハイレベル、ビットラインＢＬ２をロー
レベル、ビットラインＢＬ３をフローティング状態、ワ
ードラインＷＬ１をハイレベル、他のワードラインをロ
ーレベルとする。メモリートランジスタＴ１を読み出す
ときは、選択信号ラインＣＡをハイレベルとし、ＣＢを
ローレベルとする。選択信号ラインＣＢの下のチャネル
はオフのままであるので、メモリートランジスタＴ２は
読み出されず、選択信号ラインＣＡの下のチャネルがオ
ンとなってビットラインＢＬ１からその選択信号ライン
ＣＡの下のチャネルを通り、トレンチ溝底面の拡散層か
らメモリートランジスタＴ１のチャネル領域に電圧が印
加される。もし、メモリートランジスタＴ１がしきい値
の低い状態にデータ書込みが行なわれているときはトレ
ンチ溝底面の拡散層６から基板面の拡散層８へ電流が流
れ、もしそのメモリートランジスタＴ１のしきい値が高
くなるようにデータ書込みが行なわれているときは電流
は流れない。

【００１４】ビットラインＢＬ１，ＢＬ２，ＢＬ３及び
ワードラインＷＬ１，ＷＬ２，……の電位をそのままに
して選択信号ラインＣＡをローレベル、選択信号ライン
ＣＢをハイレベルとすれば、今度はメモリートランジス
タＴ２が選択され、そのデータが読み出される。このよ
うにして各ビットラインとワードライン、それに選択信
号ラインＣＡ，ＣＢを選択することにより、任意のメモ
リートランジスタを読み出すことができる。図２のよう
に、トレンチ溝底面の拡散層と基板面の拡散層のうち、
一方にだけコンタクトホールを設けてメタル配線と接続
することにより、メモリートランジスタの集積度を上げ
たときでもメタル配線のピッチをビットラインのピッチ
の２倍に粗くすることができる。

【００１５】図３により一実施例のメモリー装置を製造
する工程を説明する。 （Ａ）Ｐ型シリコン基板２にチャネルストッパ層２０と
フィールド酸化膜１８を形成し、メモリー部と周辺トラ
ンジスタの間及び周辺トランジスタ間の分離を行なう。 図３で右側部分はメモリー部、左側部分は周辺トランジ
スタ部である。メモリー部のビットラインになる領域に
トレンチ溝４を写真製版とエッチングにより形成する。 トレンチ溝４の深さはメモリートランジスタのゲートの
チャネル長となるため、その深さは０．５〜２μｍ程度
とする。 （Ｂ）全面を酸化してシリコン酸化膜２２を形成し、メ
モリー部の全ビットラインを形成するためにレジストパ
ターン２４を写真製版で形成する。メモリー部に砒素や
リンなどのＮ型不純物２５を注入する。このときの注入
条件は、１０〜１００ＫｅＶ程度のエネルギーで、注入
量は１０１８〜１０２０／ｃｍ３とする。このときのイ
オン注入はトレンチ溝４の側面に不純物が入らないよう
に、注入角は１０度以下とする。

【００１６】（Ｃ）レジスト２４を除去し、シリコン酸
化膜２２を除去した後、メモリー部及び周辺トランジス
タのためのゲート酸化を行なう。この酸化工程によりト
レンチ溝側面と基板面には１００〜５００Å程度のゲー
ト酸化膜１０が形成される。そしてメモリ部のトレンチ
溝底面と溝間の基板面の不純物注入領域には増速酸化に
より５００〜２０００Å程度の厚いシリコン酸化膜１２
が形成される。また、このゲート酸化の熱処理によりト
レンチ溝底面にはＮ型拡散層６、基板面にもＮ型拡散層
８がそれぞれ０．１〜０．３μｍ程度の深さの拡散層が
形成される。次に、メモリトランジスタのしきい値制御
のためのボロンなどのＰ型不純物注入２６を行なう。こ
のときのイオン注入条件は１０〜５０ＫｅＶ程度のエネ
ルギーで、注入量は１０１２〜１０１７／ｃｍ３程度と
する。 そして、このときのチャネルドープはトレンチ溝側面に
十分注入されるように、注入角を１０〜７０度程度に設
定する。なお、このチャネルドープのためのイオン注入
工程は、メモリー部の拡散層用のイオン注入２５の工程
前に行なってもよく、又はゲート酸化の前に行なっても
よい。

【００１７】（Ｄ）メモリー部のワードラインと周辺ト
ランジスタのゲート電極のために多結晶シリコン層又は
ポリサイド層を形成し、写真製版とエッチングを施して
ワードライン１４と周辺トランジスタのゲート電極２８
を形成する。周辺トランジスタにはソース・ドレイン形
成のために砒素などのＮ型不純物注入３０を行なう。 （Ｅ）データ記録のためのコア注入を行なう。このとき
、コア注入はボロンなどのＰ型不純物を注入し、注入エ
ネルギーは５０〜２００ＫｅＶ程度、注入量は１０１６
〜１０２０／ｃｍ３程度とする。また、チャネルドープ
のイオン注入と同様に、トレンチ溝側面のチャネル領域
に注入されるように、注入角は１０〜７０度程度とする
。 メモリー部のチャネル領域以外のトレンチ溝側面に、チ
ャネルストッパ用にボロンなどのＰ型不純物を注入する
。このときも不純物がトレンチ溝側面に十分注入される
ように、注入角は１０〜７０度に設定する。

【００１８】その後、通常通りのプロセスで層間絶縁膜
３２を形成し、コンタクトホールを形成し、メタル配線
３６を形成し、パッシベーション保護膜（図示略）を形
成する。なお、３４は周辺トランジスタのソース・ドレ
インである。周辺部には図３のＮＭＯＳトランジスタの
他に、デプレッション型ＮＭＯＳトランジスタや、ＣＭ
ＯＳのＰＭＯＳトランジスタなどが含まれることがある
が、それらのＭＯＳトランジスタの製造プロセスは通常
通りであるので、説明は省略してある。

【００１９】図４により第２の実施例を示す。この実施
例はメモリ部を表わし、縦方向にチャネルを有するメモ
リトランジスタが２層に形成された例である。図４で（
Ａ）は斜視断面図を表わし、（Ｂ）はその平面図を表わ
し、（Ｃ）は１層のメモリトランジスタ部のＹ−Ｙ´線
方向での断面図を表わしている。Ｐ型シリコン基板６０
に１層目のＮ型不純物拡散層によるビットライン６２が
互いに平行に帯状に形成されて１層目のビットライン層
を形成している。そのビットライン層上にはビットライ
ンの方向と直交する方向に延びるＰ型シリコンエピタキ
シャル層６４と多結晶シリコン層によるワードライン（
ゲート電極を兼ねる）７０とがビットライン６２と直交
する方向に平面内で交互に配列されて形成され、１層目
のワードライン層を構成している。エピタキシャル層６
４とワードライン７０の間にはゲート酸化膜６６が形成
され、ワードライン７０と１層目のビットライン層の間
にはシリコン酸化膜６８が形成され、ワードライン７０
の上面にもシリコン酸化膜７２が形成されている。

【００２０】１層目のワードライン層上には２層目のビ
ットライン層が形成されている。２層目ビットライン層
は１層目のビットライン６２と同じ平面位置で同一方向
に延びるＮ型拡散層のビットライン７６と同一層内でビ
ットライン７６間に存在するシリコンエピタキシャル層
７４とから構成されている。２層目のビットライン層上
には２層目のワードライン層が形成されている。２層目
のワードライン層も１層目のワードライン層と同じ構造
をしており、１層目のワードラインと同一平面位置で同
一方向に延びる多結晶シリコン層のワードライン８４と
、１層目のワードライン層のＰ型シリコンエピタキシャ
ル層６４と同一平面位置で同一方向に延びるＰ型エピタ
キシャルシリコン層７８とから構成されており、ワード
ライン８４とシリコン層７８の間にはゲート酸化膜８０
が形成され、ワードライン８４の下面にはシリコン酸化
膜８２が形成され、ワードライン８４の上面にもシリコ
ン酸化膜８６が形成されている。

【００２１】２層目のワードライン層上にはさらに３層
目のビットライン層が形成されている。この３層目のビ
ットライン層も下層の１層目及び２層目のビットライン
層を同じ構造をしており、同じ平面位置のＮ型拡散層に
よるビットライン９０と同一層内でビットライン９０，
９０間に存在するＰ型シリコンエピタキシャル層８８と
から構成されている。図４の実施例は２層のメモリトラ
ンジスタが構成されたものであるが、いま１層目ビット
ライン層と１層目ワードライン層及び２層目ビットライ
ン層で構成されるメモリトランジスタを図４（Ｃ）に取
り出して示す。ゲート酸化膜６８に接するシリコン層６
４にチャネルが形成され、各メモリートランジスタには
ＲＯＭコードを決めるためにデータに従ってイオン注入
がなされ、しきい値が設定されている。例えばチャネル
領域にボロンなどのＰ型不純物を注入してしきい値を高
めるか、注入しないでしきい値を低いままとすることに
よりＲＯＭコードが決められている。

【００２２】図５により図４の実施例の製造方法を示す
。図５で左側の図は右側の図の矢印の切断位置での断面
を表わし、右側の図は左側の図の矢印の切断位置での断
面を表わしている。 （Ａ）Ｐ型シリコン基板６０上に写真製版によってレジ
ストパターンを形成し、それをマスクにして砒素又はリ
ンなどのＮ型不純物をイオン注入してビットライン６２
を形成する。このときの注入条件はエネルギー１０〜２
００ＫｅＶで、注入量は１．０×１０１５〜１．０×１
０２０／ｃｍ３程度とする。 （Ｂ）基板上にエピタキシャル成長によりＰ型シリコン
層６４を形成する。シリコン層６４の膜厚はトランジス
タのチャネル長となるため、０．５〜２．０μｍ程度に
最適化する。次に、ゲート電極を兼ねるワードラインを
埋め込むために、シリコン層６４に写真製版とエッチン
グにより開口６５を形成する。そして、酸化処理を施し
、開口６５の側壁にはゲート酸化膜６６を形成し、開口
の底面には酸化膜６８を形成する。酸化膜６８は底面で
Ｎ型不純物層６２がある部分には濃いＮ型層のために増
速酸化されてゲート酸化膜よりも厚い酸化膜が形成され
る。次に、メモリトランジスタのしきい値制御やＲＯＭ
コードのプログラミングのためのイオン注入を斜め方向
から、かつ基板を回転させて行なう。このときの注入条
件はボロンなどのＰ型不純物を注入エネルギー１０〜２
００ＫｅＶ、注入量１０１４〜１０２０／ｃｍ３程度と
する。

【００２３】（Ｃ）多結晶シリコン層をＣＶＤ法などに
より堆積し、エッチバックを施して平坦化を行ない、開
口６４に多結晶シリコン７０を埋め込む。埋め込まれた
多結晶シリコン層７０の表面にはその上に形成される次
のビットライン層と絶縁するためにシリコン酸化膜を堆
積し、エッチバックを施して多結晶シリコン層７０上に
シリコン酸化膜７２を残す。 （Ｄ）２層目のビットライン層を形成するために、ワー
ドライン層上にＰ型シリコンエピタキシャル層７４を堆
積し、その後写真製版によりレジストパターンを形成し
、そのレジストパターンをマスクにしてＮ型不純物を注
入してＮ型拡散層７６を形成する。拡散層７６へのＮ型
不純物の注入条件は１層目のビットライン６２を形成し
たときと同じ条件とする。ビットライン６２と７６は同
一平面位置にあり、間に挾まれているワードライン７０
と直交する方向に形成されている。

【００２４】（Ｅ）上記の（Ｂ）から（Ｄ）の工程を繰
り返すことにより上部に同じ構造のＭＯＳトランジスタ
が形成される。すなわち、２層目のビットライン層上に
は２層目のワードライン層が形成され、その２層目のワ
ードライン層には１層目のワードライン層と同じ平面位
置に形成されたＰ型シリコンエピタキシャル層７８と多
結晶シリコンのワードライン８４が設けられ、シリコン
層７８とワードライン８４の間にはゲート酸化膜８０が
形成され、ワードライン８４の下面にはシリコン酸化膜
８２が形成され、上面にもシリコン酸化膜８６が形成さ
れている。また、２層目のワードライン層上に形成され
た３層目のビットライン層には１層目及び２層目のビッ
トライン層と同一平面位置に形成されたＮ型不純物層に
よるビットライン９０と、Ｐ型シリコンエピタキシャル
層８８が形成されている。その後、通常通りのプロセス
により周辺回路部を形成し、コンタクトホールやメタル
配線を形成する。

【００２５】（Ｅ）のように形成された２層のＭＯＳト
ランジスタでは、例えば１層目のビットライン層のビッ
トライン６２と３層目のビットライン層のビットライン
９０をドレインとし、２層目のビットライン層のビット
ライン７６をソースとするように用いることができる。 これにより、ソース７６を共通とする上側と下側の２層
のメモリトランジスタが構成されることになる。実施例
はＮチャネル型のメモリートランジスタを例にしている
が、導電型を逆にしたＰチャネル型のメモリートランジ
スタに本発明を適用することもできる。

【００２６】

【発明の効果】本発明で、基板にトレンチ溝を形成し、
トレンチ溝底面と基板面とにそれぞれ拡散層を形成する
とともに、トレンチ溝側面にチャネル領域を形成すれば
、チャネル領域のための平面上のスペースが不要となり
、平面型のプレーナセル構造と比べると同じレイアウト
ルールを用いればセルサイズを約１／２にすることがで
きる。チャネルをトレンチ溝の側面に設けると、トレン
チ溝の深さを設定することによりチップサイズに関係な
くチャネル長を決定することができる。また、チャネル
をシリコンエピタキシャル層の厚さ方向に形成すれば、
チャネル長がシリコンエピタキシャル層の厚さで決定さ
れ、平面上ではセルサイズを大きくすることなくチャネ
ル長を長くできてトランジスタ特性を向上させることが
できる。メモリトランジスタを多層に配置すれば、メモ
リ装置の集積度をさらに高めることができる。

【図面の簡単な説明】

【図１】一実施例を示す斜視断面図である。

【図２】同実施例の動作を説明する平面図である。

【図３】同実施例の製造方法を示す工程断面図である。

【図４】他の実施例を示す図であり、（Ａ）は斜視断面
図、（Ｂ）は平面図、（Ｃ）はそのＹ−Ｙ’線位置での
部分断面図である。

【図５】図４の実施例の製造方法を示す工程断面図であ
る。

【図６】従来のプレーナセル構造を示す平面図である。

【図７】同従来例の周辺トランジスタまでも含む断面図
である。

【符号の説明】

２，６０　　　　　　　　シリコン基板４　　　　　　
　　　　　　　　トレンチ溝６　　　　　　　　　　　
　　　溝底面の拡散層８　　　　　　　　　　　　　　
基板面の拡散層１０，６６，８０　　ゲート酸化膜 １４，７０，８４　　ワードライン

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　シリコン基板に互いに平行な溝が形成
   され、溝の底面と溝間の基板面とにそれぞれ不純物拡散
   層が形成されてビットラインとなっており、ゲート電極
   を兼ねるワードラインが前記不純物拡散層と絶縁されて
   前記不純物拡散層と交差する方向に形成されており、前
   記ワードライン下の溝側面がチャネル領域となっている
   半導体メモリ装置。
2. 【請求項２】　　帯状の不純物拡散層を有する下層ビッ
   トライン層と、この下層ビットライン層上でビットライ
   ンと直交する方向に帯状のシリコンエピタキシャル層と
   ワードラインとを面内で交互に含むワードライン層と、
   このワードライン層上で前記下層ビットライン層のビッ
   トラインと同一平面位置に形成された帯状不純物拡散層
   のビットラインを有する上層ビットライン層とを備え、
   前記ワードライン層では前記エピタキシャル層と前記ワ
   ードラインとの間にゲート酸化膜が形成されて縦方向に
   チャネルが形成され、前記ワードラインの下面及び上面
   には絶縁膜が形成されている半導体メモリ装置。
3. 【請求項３】　　前記上層ビットライン層上に前記ワー
   ドライン層と同一平面構造の帯状のエピタキシャル層と
   ワードラインとを含む上層ワードライン層をさらに備え
   、この上層ワードライン層上に前記上層ビットライン層
   のビットラインと同一平面位置に形成された帯状不純物
   拡散層のビットラインを有する上層ビットライン層をさ
   らに備えて多層にＭＯＳトランジスタが構成される請求
   項２に記載の半導体メモリ装置。