KR960011181B1 - 마스크 롬(rom) 장치 - Google Patents

마스크 롬(rom) 장치 Download PDF

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KR960011181B1
KR960011181B1 KR1019920008328A KR920008328A KR960011181B1 KR 960011181 B1 KR960011181 B1 KR 960011181B1 KR 1019920008328 A KR1019920008328 A KR 1019920008328A KR 920008328 A KR920008328 A KR 920008328A KR 960011181 B1 KR960011181 B1 KR 960011181B1
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아라이 하지메
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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용 없음.

Description

마스크 롬(ROM) 장치
제1도는 본 발명의 실시예에 따른 NAND형 마스크 ROM의 메모리셀 어레이의 평면 구조도.
제2도는 제1도중에 있어 절단선 Y-Y에 따른 방향으로부터의 단면 구조도.
제3도는 제2도에 표시하는 메모리셀 어레이의 단면 사시도.
제4도는 제2도에 표시하는 메모리셀 어레이의 제조 공정의 제1공정을 표시하는 단면 구조도.
제5도는 제2도에 표시하는 메모리셀 어레이의 제조 공정의 제2공정을 표시하는 단면 구조도.
제6도는 제2도에 표시하는 메모리셀 어레이의 제조 공정의 제3공정을 표시하는 단면 구조도.
제7도는 제2도에 표시하는 메모리셀 어레이의 제조 공정의 제4공정을 표시하는 단면 구조도.
제8도는 제2도에 표시하는 메모리셀 어레이의 제조 공정의 제5공정을 표시하는 단면 구조도.
제9도는 제2도에 표시하는 메모리셀 어레이의 제조 공정의 제6공정을 표시하는 단면 구조도.
제10도는 제2도에 표시하는 메모리셀 어레이의 제조 공정의 다른 변형예를 표시하는 단면 구조도.
제11도는 종래의 NAND형 마스크 ROM의 메모리셀 어레이의 단면 구조도.
제12도는 제11도중의 절단선 X-X에 따른 방향으로부터의 단면 구조도.
제13도는 제12도에 표시하는 직렬 접속된 MOS 트랜지스터의 부분 확대도.
제14도는 제13도에 표시하는 메모리셀 어레이의 제조공정의 제1공정을 표시하는 단면 구조도.
제15도는 제13도에 표시하는 메모리셀 어레이의 제조공정의 제2공정을 표시하는 단면 구조도.
제16도는 제13도에 표시하는 메모리셀 어레이의 제조공정의 제3공정을 표시하는 단면 구조도.
제17도는 NAND형 마스크 ROM의 메모리셀 어레이의 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 소스선 2 : 비트선
4 : LOCOS 분리막 5 : 오목부
6 : 실리콘 기판 10a : 디프레션형 MOS 트랜지스터
10b : 인헨스먼트형 MOS 트랜지스터 11 : 게이트 전극
12 : 게이트 절연막 13a,13b : N+불순물 영역
본 발명은 반도체 장치에 관한 것으로, 특히 NAND형 마스크 ROM(Read Only Memory)의 고집적화 구조에 관한 것이다.
제17도는, n채널형 트랜지스터를 사용한 종래의 NAND형 마스크 ROM의 메모리셀 어레이의 등가 회로도이며, 제11도는 제17도에 대응하는 메모리셀 어레이의 평면 구조도이다.
양 도면을 참조하면, 실리콘 기판의 주표면에는 복수의 MOS 트랜지스터가 직렬 접합된 제1MOS 트랜지스터열(a열)과 제2MOS 트랜지스터열(b열)이 열방향으로 연장되어 서로 평행으로 형성되어 있다.
2개의 트랜지스터열(a열,b열)의 사이는 각각 LOCOS(Local Oxidation of Silicon) 분리막(4)에 의하여 절연 분리되어 있다.
실리콘 기판 주표면의 행(行)방향에 서는 MOS 트랜지스터의 게이트 전극(3S0,3S1) 및 워드선(30~37)이 서로 평행으로 연장되어 형성되어 있다.
제12도는 제11도중의 절단선 X-X에 따른 방향으로부터의 단면 구조도이다. 실리콘 기판(6)의 주표면상에 형성되는 복수의 MOS 트랜지스터는 각각의 불순물 영역을 공유하도록 직렬로 접속되어 있다.
복수의 MOS 트랜지스터를 포함한 MOS 트랜지스터열에는 인헨스먼트형의 트랜지스터와 디프레션의 트랜지스터가 포함된다. 디프레션형 트랜지스터는 기억하는 데이터에 따라 임의의 트랜지스터가 디프레션형으로 형성되어 있다. 즉, 이 NAND형 마스크 ROM에 서는 ROM 데이터의 1/0를 MOS 트랜지스터에 대한 디프레션 주입의 유/무로 기억하고 있다.
다음에, 제17도, 제11도 및 제12도를 이용하여 종래의 NAND형 마스크 ROM의 동작에 관한여 설명한다.
또한, 제17도에 있어서 채널 영역에 사선을 친 트랜지스터(예를 들어 5S0a, 5S1b,51a…)가 디프레션형 트랜지스터이며, 이 그외의 것은 인헨스먼트 형 트랜지스터이다. 게이트 전극(3S0,3S1)은 MOS 트랜지스터의 a열, b열을 선택하기 위한 선택 게이트이다.
동작에 있어서, 예를 들면 WL3-a열의 비트(53a)를 판독하는 경우에는, 우선 선택 게이트(3S0)를 OFF, 3S1을 ON으로 하고, 다시금 판독 비트의 워드 라인(WL3)(33)을 OFF, 그것 이외의 워드 라인(WL0~WL2, WL4~WL7)을 ON상태로 한다.
이와같은 상태에 있어서는, b열측은, 트랜지스터(5S0b)가 OFF상태에 있기 때문에 전류는 흐르지 않는다.
또, 선택의 워드 라인 (WL0~WL2, WL4~WL7)은 모두 ON상태의 전압이 주어지기 때문에, 이 비선택 워드 라인에 대응하는 각 비트(50a~52a, 54a~57a)는 인헨스먼트형 혹은 디프레션형의 어느 형에도 불구 하고 전류가 흐를 수 있는 상태로 있다.
이와같은 상태로 선택한 워드 라인(WL3)에 대응하는 비트(53a)가 전류를 흐르게 할 수 있는 가 없는 가에 따라서 a열에 전류를 흐르게 할 것인가 여부를 결정한다. 지금, 선택된 판독 비트(53a)는 디프레션형 트랜지스터로 되어 있다.
따라서, 판독 비트(53a)에 전류가 흐르는 것에 의하여 a열측에 전류가 흐르며, 비트 라인(2)에 그 전류가 흐르고 있다.
그리고, 이 비트선(2)으로 통한 전류를 감지하는 것에 의하여 판독 비트(53a)의 데이터가 1이라는 것이 판정된다.
역으로 선택 게이트의 3S0를 ON, 3S1을 OFF로 하고, 워드선(WL3)을 선택한 경우에는 판독 비트(53b)는 인헨스먼트형 트랜지스터로 구성되었기 때문에, 전류 패스가 컷오프된다. 이것 때문에, b열에는 흐르지 않으며, 판독 비트(53b)의 데이터는 0이라고 판독된다.
다음에, 각 비트를 구성하는 MOS 트랜지스터의 구성에 관하여 설명한다.
제13도는, 직렬 접속된 MOS 트랜지스터의 단면구조도이다. 각 비트를 구성하는 MOS 트랜지스터열은, 디프레션형 MOS 트랜지스터(10a)와 인헨스먼트형 MOS 트랜지스터(10b)와를 포함한다.
어느 트랜지스터에 있어서도, 기본적인 구조는 같다. 즉, 1쌍의 N+소스/드레인(13,13)과 게이트 절연층(12) 및 게이트 전극(11)을 구비한다.
디프레션형 MOS 트랜지스터(10a)는 적어도 채널 영역에 디프레션 주입층(14)을 가 지고 있다. 이 디프레션 주입층(14)은, 게이트 전극에 전압이 인가 되지 않은 상태라도 소스/드레인 영역(13,13)사이에 전류를 흐르게 할 수 있다.
즉, 임계 전압이 음인 것이다. 이것에 대하여, 인헨스먼트형 MOS 트랜지스터(10b)는 게이트 전극(11)에 양의 게이트 전압이 인가 된 상태로 소스/드레인(13,13)사이로 드레인 전류가 흐르기 시작한다. 즉, 임계전압이 양이다.
다음에, 제13도에 표시하는 직렬 접속된 MOS 트랜지스터의 제조 방법에 관하여 설명한다.
제14도 내지 제16도는, 제13도에 표시하는 MOS 트랜지스터열의 제조 공정을 순서대로 표시하는 단면 구조도이다.
우선, 제14도에 표시하는 것 같이, 실리콘 기판(6)의 주표면상의 소정의 위치이 LOCOS법을 사용하여 LOCOS 분리막을 형성한다.(도면 표시없음).
다음에, 트랜지스터의 임계치 조정을 위하여, 실리콘 기판(6)의 표면에 불순물 이온(26)을 이온 주입한다.
다음에, 제15도에 표시하는 것같이, 실리콘 기판상의 트랜지스터 형성 영역의 소정의 부분에 마스크층(27)을 형성한다. 그리고, 이 마스크층(27)을 이용하여 실리콘 기판(6)의 디프레션형 트렌지스터를 형성하여야 할 영역에, 예를 들어 인(燐) 혹은 비소(n채널형의 경우)의 불순물 이온(28)을 이온 주입한다. 이것에 의하여 디프레션 주입층(14)을 형성한다.
더욱이, 제16도에 표시하는 것 같이, 마스크층(27)을 제거한 후, 실리콘 기판(6)의 표면에 예를 들어 열산화법 등을 이용하여 게이트 절연층(12)를 형성한다. 더욱, 게이트 절연층(12)의 표면상에 다결정 실리콘, 고융점 금속 실리사이드 및 다결정 실리콘의 이층막등의 도전층을 형성하고, 소정의 형상으로 패터닝한다. 이것에 의하여 복수의 게이트 전극을 형성한다. 그후, 게이트 전극을 마스크로 하여 n형 불순물(29)를 이온 주입하고, MOS 트랜지스트 소스/드레인(13)을 형성한다.
이상의 공정에 의하여 인헨스먼트형 및 디프레션형의 MOS트랜지스터의 직렬 접속 구조가 형성된다. 그후, 층간 절연층 및 비트선이나, 소스선을 형성한다. 불순물 장치에 있어서는, 기억 용량의 증대를 위하여 집적도를 향상시키는 것은 필수의 요구이다. 그리고, 집적도의 향상을 위하여, 메모리를 구성하는 각 소자의 구조를 미세화하는 것이 필요하게 된다.
상기와 같은 종래의 NAND형 마스크 ROM의 메모리셀 어레이에 있어서는, 구조의 미세화를 위하여는 직렬 접속된 MOS 트랜지스터 구조를 미세화할 필요가 있다. 그렇지만, MOS 트랜지스터의 미세화에 대하여는 아래와 같은 문제가 있다.
(1)제13도를 참조하면 게이트 전극(11)의 게이트 길이에 관하여는, 인헨스먼트형 트랜지스터의 경우, 소스/드레인간의 전류를 컷오프할 수 있을 만큼의 소스/드레인간의 내압을 유지할 수 있는 길이가 필요하다.
즉, 게이트 길이에 관하여는 소스/드레인간의 펀치스루의 발생을 억제할 수 있는 정도로 소스/드레인간의 거리를 확보할 필요가 있다.
(2)인접하는 MOS 트랜지스터의 게이트 전극(11,11)의 간격은, 패터닝 공정에 있어서, 노광 장치의 해상도, 또는 에칭 장치의 성능에 의하여 제한된다.
상기와 같은 제한 조건에 의하여, 제13도에 표시하는 종래의 마스크 ROM의 메모리셀 어레이는, 게이트 길이는 약 0.8μm, 게이트 전극(11,11)의 사이의 간격은 0.8μm 정도로 형성되어 있다.
이와같이, 종래의 실리콘 기판의 주표면에 직렬로 MOS 트랜지스터를 배치한 구조의 메모리셀 어레이가 있는 마스크 ROM으로서는, MOS 트랜지스터의 특성상 아울러 트랜지스터의 제조상의 제한 때문에 미세화 구조를 실현하는 것에는 문제가 있었다.
따라서, 본 발명은 상기와 같은, 문제점을 해결하기 위하여 이루어진 것이며, 트랜지스터의 특성상의 제한 이나, 제조 공정상의 제한을 받는 일없이 미세화 가능한 메모리셀 어레이를 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 장치는, 주표면이 있는 반도체 기판의 주표면에, 서로 평행으로│연장된│복수의 오목부이 형성되어 있다. 또, 오목부가 연장되는 방향과 교차되는 방향에는, 복수의 MOS 트랜지스터가 직렬로 접속하여 배치된 제1MOS 트랜지스터열과, 이 제1MOS 트랜지스터열과 평행으로 배치되어, 복수의 MOS 트랜지스터가 직렬로 접속된 제2MOS 트랜지스터열이 형성되어, 다시금 제1MOS 트랜지스터열과 상기 제2MOS 트랜지스터열과의 사이에는 절연 분리 영역이 형성되어 있다. 이 절연 분리 영역은 제1MOS 트랜지스터열의 MOS 트랜지스터와 제2MOS 트랜지스터열의 MOS 트랜지스터와의 사이를 절연하여 분리한다.
더욱이, 반도체 장치는, 제1MOS 트랜지스터열의 일단의 MOS 트랜지스터의 소스/드레인과, 제2MOS 트랜지스터열의 일단의 MOS 트랜지스터의 소스/드레인과에 접속되는 비트선과, 제1MOS 트랜지스터열의 타단의 MOS 트랜지스터의 소스/드레인과, 상기 제2MOS 트랜지스터열의 타단의 MOS 트랜지스터의 소스/드레인과에 접속되는 소스선을 구비하고 있다.
그리고, 제1MOS 트랜지스터열 및 제2MOS 트랜지스터열에 포함되는 MOS 트랜지스터는, 오목부의 저면과 오목부에 면하는 기판의 주표면에 형성된 1쌍의 소스/드레인과 1쌍의 소스/드레인 사이에 위치하는 오목부의 내표면에 형성된 채널영역과, 절연층을 사이에 끼워 오목부의 내표면상에 형성된 게이트 전극을 구비하고 있다.
또, 본 발명에 의한 반도체 장치는, 오목부의 측벽에 형성된 제1 및 제2MOS 트랜지스터를 구비하고 있으며, 이 반도체 장치의 제조 방법은, 아래의 공정을 갖추고 있다. 우선, 제1도전형의 반도체 기판의 주표면에 오목부를 형성한다.
다음에, 반도체 기판의 주표면에 대하여 비스듬한 방향으로 제1도전형의 불순물을 이온 주입하는 것에 의하여, 오목부의 측벽 및 저면의 일부에 제1도전형 불순물 영역을 형성한다.
다시, 반도체 기판의 주표면상 및 오목부의 내표면상에 절연층을 형성한다. 다시금, 절연층의 표면상에 도전층을 형성한다. 그리고, 도전층 및 절연층을 이방성 에칭하는 것에 의하여 오목부의 측벽에 접하는 게이트 절연층 및 게이트 전극층을 형성한다. 그후, 게이트 전극층을 마스크로하여 상기 반도체 기판의 주표면 및 상기 오목부의 저면에 제2도전형의 불순물 이온을 주입한다.
본 발명에 의한 반도체 장치는, 기판 표면에 형성한 오목부의 측벽을 MOS 트랜지스터의 채널 영역으로서 이용하는 것에 의하여, 1쌍의 소스/드레인간의 기판 주표면에 따르는 방향에서의 간격을 축소할 수가 있다. 또, 오목부의 깊이에 따라 게이트 전극의 게이트 길이를 임의의 값으로 설정할 수가 있다. 이것 때문에, MOS 트랜지스터의 게이트 길이 혹은 채널 길이를 축소하는 일없이 MOS 트랜지스터의 평면적인 구조를 미세화할 수가 있다.
또 기판 주표면에 형성한 오목부의 측벽에 대하여 비스듬한 방향으로부터 이온 주입하는 것에 의하여, 오목부의 측벽에 디프레션 영역을 형성할 수가 있다. 이것에 의하여, 인헨스먼트형과 디프레션형 MOS 트랜지스터를 포함하는 마스크 ROM의 메모리셀 어레이를 제조할 수가 있다.
이하, 본 발명의 실시예에 관하여 도면을 이용하여 상세히 설명한다.
제1도는, 본 발명의 실시예에 의한 n채널형 MOS 트랜지스터를 사용한 NAND형 마스크 ROM의 메모리셀 어레이의 평면 구조도이다. 이 평면 구조도에 대응하는 등가 회로도가 제17도에 표시된다. 실리콘 기판 주표면의 행방향에는 서로 평행으로 복수의 오목부(5)이 형성되어 있다.
오목부(5)의 연장되는 방향에 직교하는 방향에 소자 분리를 위한 LOCOS 분리막(4)가 서로 평행으로 형성되어 있다. 이 LOCOS 분리막(4)는 실리콘 기판의 주표면 및 오목부(5)의 내표면에 따라서 형성되어 있다.
서로 인접하는 2개의 LOCOS 분리막(4,4)의 사이에 위치하는 영역에는 상호에 직렬로 접속된 10개의 MOS 트랜지스터열(a열), 혹은 마찬가지로 10개로 직렬 접속된 MOS 트랜지스터열(b열)이 형성되어 있다.
a열 및 b열의 각 트랜지스터열은, 각각 2개의 선택 트랜지스터와 8비트의 메모리 트랜지스터로서 이루어진다. 그리고, 이러한 MOS 트랜지스터는 오목부(5)의 측면에 따라서 연장되는 게이트 전극(3S0~3S1, 30~37)을 구비하고 있다.
게이트 전극은 오목부(5)의 측면에 따라서, 또한 LOCOS 분리막(4)를 타고 넘어서 연장하며, 선택 게이트, 혹은 워드선(WL0~WL7)을 구성하고 있다. a열 및 b열의 일측 단부에 위치하는 MOS 트랜지스터의 불순물 영역에는 비트선 콘택트(2a)를 통하여 비트선(2)이 접속되어 있다. 또, 타측단부에 위치하는 MOS 트랜지스터의 불순물 영역에는 소스선 콘택트(1a)를 통하여 소스선(1)이 접속되어 있다.
제2도는 제1도중의 절단선 Y-Y에 따른 방향으로부터의 단면구조도이다. 선택트랜지스터 혹은 메모리 트랜지스터의 각각은, 1쌍의 소스/드레인(13a,13b)과 게이트 절연막(12) 및 게이트 전극(11)을 포함한다.
소스/드레인 영역(13a,13b)은, 그 일측의 실리콘 기판(6)의 주표면, 즉 2개의 오목부(5,5)에 끼워진 돌출부 표면에 형성되고, 타측이 오목부(5)의 저면에 형성되어 있다. 게이트 절연막(12)은 오목부(5)의 측면 및 저면의 일부에 따라서 막두께가 150~200Å 정도로 형성되어 있다. 게이트 전극(11)은, 게이트 절연막(12)의 표면상에 형성되어 있으며, 그 막두께는 오목부(5) 저면 근방에 있어서 0.3μm 정도로 형성되어 있다. 또, 오목부(5)의 저면에 형성되는 소스/드레인(13a)의 폭은 예를 들어 0.2μm 정도로 형성된다.
오목부(5)의 측면 및 저면에 따라, 1쌍의 소스/드레인(13a,13b)의 사이에 형성되는 채널 영역에는, 기억 하여야 할 데이터에 따라 소정의 MOS 트랜지스터에 대하여 디프레션층(14)가 형성되어 있다. 메모리 트랜지스터의 각각은, 이 디프레션층(14)가 있는 트랜지스터가 디프레션형으로 형성되며, 그것 이외의 트랜지스터는 인헨스먼트 형으로 형성되어 있다.
제3도는, 제2도에 표시하는 메모리 트랜지스터의 단면 사시도를 표시하고 있다. 제3도에 표시되는 것같이, 서로 인접한 MOS 트랜지스터(10a,10b)의 각각의 소스/드레인(13a,13b)은 LOCOS 분리막(4)에 의하여 분리되어 있다. 게이트 전극(11)은 오목부(5)의 측벽을 따라 연속적으로 연장하여 형성되어 있다.
이와같이, 기판주표면에 형성한 오목부(5)의 측벽을 트랜지스터의 채널 영역으로 이용하는 것에 의하여, 직렬접속된 MOS 트랜지스터의 평면적인형성 영역을 감소할 수가 있다. 예를 들어, 오목부(5)의 폭을 0.5μm, 인접하는 오목부(5, 5)간의 거리를 0.8μm로 가정하면, 1개의 MOS 트랜지스터(10b) 평면적인 점유 길이는 0.8μm로 된다.
이 길이는, 제13도에 표시하는 종래의 MOS 트랜지스터(10a)에 비하여 거의 반의 길이로 감소되어 있다. 또 트랜지스터의 게이트 길이에 상당하는 영역은, 오목부(5)의 측벽의 깊이에 대응한다. 따라서, 오목부(5)의 깊이를 크게 잡으면, 게이트 길이를 크게 형성할 수가 있다.
다음에, 제 2도에 표시하는 마스크 ROM의 메모리셀 어레이의 제조 공정에 관하여 설명한다.
제4도 내지 제9도는 제3도에 표시하는 메모리셀 어레이의 제조 공정(제1 내지 제6공정)을 순서대로 표시하는 단면구조도이다.
우선, 제4도에 표시하는 것같이, 이방성 에칭을 이용하여 p형 실리콘 기판(6)의 주표면에 일정한 간격을 두고 복수의 오목부 (5)를 평행으로 형성한다.
다음에, 선택 산화법을 이용하여, 예를 들어 오목부(5)에 직교하는 방향에 소자 분리용의 LOCOS 분리막(도면 표시없음)을 형성한다.
다음에, 실리콘기판(6) 표면에 트랜지스터의 임계치를 조정하기 위하여 보론 등의 불순물 이온(20)을 이온 주입한다. 트랜지스터의 채널 영역은 주로 오목부(5)의 측면에 형성되기 때문에, 임계치 조정용의 불순물은 이 오목부(5)의 측면에 주입할 필요가 있다.
이것 때문에, 불순물 이온(20)의 조상방향에 대하여 실리콘 기판(6)을 기울여, 동시에 회전시키면서 이온 주입을 한다. 소위 경사 회전이온 주입법이 이용된다.
다음에 제5도에 표시하는 것 같이, ROM 데이터의 기록 공정을 한다. 데이터의 기록방법은, 데이터에 대응하는 MOS 트랜지스터의 채널 영역에 디프레션층(14)을 형성하는 것에 의하여 행하여진다. 즉, 디프레션층을 형성할 필요가 없는 영역을 레지스트(21)로 덮은 후, 예를들어 인등의 불순물 영역 이온(22)를 실리콘 기판 주표면에 대하여 비스듬한 방향으로 주입량 1013/㎠ 로 이온 주입한다. 이것에 의하여 오목부(5)의 측면 및 저면의 일부에 농도가 1017~1018/㎠의 디프레션층(14)를 형성할 경우, 레지스트 마스크(23)를 형성한 후, 경사이온 주입에 의하여 불순물(22)를 이온 주입한다.
우선, 제6도에 표시하는 것같이, 제5도의 공정에 의하여 형성된 디프레션층(14)와 대향하는 오목부(5)의 측벽에 디프레션층(14)을 형성하는 경우, 레지스트 마스크(23)를 형성한 후, 경사 이온 주입에 의하여 불순물(22)를 주입한다.
더욱, 제7도에 표시하는 것 같이, 레지스트(23)을 제거한 후, 실리콘 기판(6)의 표면에 예를 들어 열산화법을 이용하여 실리콘 산화막(12)를 형성한다.
다시금, 실리콘 산화막(12)의 표면상에 예를 들어 CVD(Chemical Vapor Dposition)을 이용하여 다결정 실리콘층(12a)를 막두께 0.3~0.4WL 정도 형성한다.
더욱이, 제8도에 표시하는 것 같이, 다결정 실리콘층(12a)를 반응성 이온에칭등을 이용하여 이방적으로 에칭한다. 이것에 의하여, 오목부(5)의 측벽에 접하는 영역에 만 다결정 실리콘층이 잔존하고, 게이트 전극(11)이 형성된다.
다시금, 제9도에 표시하는 것같이, 게이트 전극(11)을 마스크로 하여 실리콘 기판(6) 표면에 비소(As)등의 n형 불순물(25)를 이온 주입한다. 이것에 의하여, 실리콘 기판(6)의 주표면 및 오목부(5)의 저면에 n형의 1쌍의 소스/드레인(13a,13b)가 형성된다.
이후, 다시금, 기판상의 저면에 층간 절연층을 형성하고, 소정의 위치에 배선용의 콘택트홀이 형성된다.
다시금, 그 콘택트홀을 통하여 배선층이 형성된다(도면 표시하지 않음)
다음에, 상기의 제조 공정의 변형예에 관하여 설명한다.
제10도는, 제5도 및 제6도에 표시하는 디프레션 주입공정의 변형예를 표시하는 제조 공정도이다.
예를 들어, 서로 인접하는 오목부(5,5)의 양측의 측벽에 디프레션형 MOS 트랜지스터가 형성되는 것과 같은 경우는, 그 이외의 영역을 레지스트(24)로 덮은 후, 경사 회전 이온 주입법을 이용하여 오목부(5,5)의 양측면에 동시에 불순물 이온(22)를 주입하여도 좋다.
또, 상기 실시예에 있어서는, 디프레션층(14)은 게이트 절연층(12)을 형성하기전에 형성하는 공정에 관하여 설명하였으나, 게이트 절연막(22) 및 게이트 전극(11)의 형성후에, 고 에너지(이온 주입 에너지가 200kev 이상)의 이온 주입법을 사용하여 실리콘 기판 표면에 디프레션층(14)을 형성하여도 좋다.
또, 상기 실시예에 있어서, 메모리셀 어레이의 선택트랜지스터 혹은 메모리 트랜지스터의 오목부(5)의 내부에 형성하는 구조에 관하여 설명하였는데, 메모리셀 어레이의 주변 회로에 있어서는, 특히 오목부의 양측에 MOS 트랜지스터를 형성할 필요는 없고, 또, 형성하여도 상관없다.
이와같이, 본 발명에 의한 NAND형 마스크 ROM의 메모리셀 어레이에 있어서는, 서로 직렬 접속된 MOS 트랜지스터를 오목부의 측면에 형성하고, 또한 서로 평행으로 연장되는 직렬 접속된 2개의 트랜지스터열의 사이를 절연 분리하도록 구성한 것에 의하여, MOS 트랜지스터의 게이트 길이에 관한 제한을 고려하는 일없이 기판 표면상의 평면 점유 면적을 감소시킬수가 있다.
또, 오목부의 측벽에 형성된 MOS 트랜지스터에 대하여 비스듬한 방향으로 디프레션 이온 주입을 하는 공정을 이용하는 것에 의하여 집적도가 향상된 MOS 트랜지스터열을 이용할 마스크 MOS의 메모리셀 어레이를 제조할 수가 있다.

Claims (4)

  1. 주 표면을 가지는 반도체기판과, 서로 평행으로 연장되어 상기 반도체 기판상에 형성된 복수의 오목부와, 상기 오목부의 연장방향과 직교하여 배치되어 직렬로 접속된 복수의 제1MOS 트랜지스터열과, 직렬로 접속된 복수의 MOS 트랜지스터를 포함하는 상기 제1MOS 트랜지스터열에 평행으로 배치된 제2MOS 트랜지스터열과, 상기 제1MOS 트랜지스터열의 MOS 트랜지스터와 제2MOS 트랜지스터열의 MOS 트랜지스터를 절연 분리하도록 제1MOS 트랜지스터열의 MOS 트랜지스터와 제2MOS 트랜지스터열의 MOS 트랜지스터 사이에 형성된 절연 격리영역과, 상기 제1MOS 트랜지스터열의 일단에서 MOS 트랜지스터의 소오스/드레인과 접속되고 상기 제2MOS 트랜지스터열의 일단에 서 MOS 트랜지스터의 소오스/드레인에 접속되는 비트라인, 및 상기 제1MOS 트랜지스터의 열의 타단에 서 MOS 트랜지스터의 소오스/드레인과 접속되고 상기 제2MOS 트랜지스터열의 타단에 서 MOS 트랜지스터의 소오스/드레인에 접속되는 소오스라인을 포함하며, 상기 제1MOS 트랜지스터열과 제2MOS 트랜지스터열에 포함되는 상기 MOS 트랜지스터는 상기 오목부의 저면과 상기 반도체 기판의 주표면상에 형성되어 상기 오목부와 정렬되는 1쌍의 소오스/드레인과, 상기 한 쌍의 소오스/드레인 사이에 위치하는 상기 오목부의 내부표면에 형성된 채널영역, 및 그 사이에 절연층을 갖는 상기 오목부의 내부 표면에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 마스크 롬(ROM) 장치.
  2. 제1항에 있어서, 상기 절연분리영역은 상기 제1MOS 트랜지스터열에 포함되는 제1MOS 트랜지스터와 상기 제2MOS 트랜지스열의 제2MOS 트랜지스터를 분리하기 위하여 상기 오목부의 내부표면과 상기 반도체 기판의 주표면상에 형성된 산화막을 가지는 것을 특징으로 하는 마스크 롬 장치.
  3. 제1항에 있어서, 상기 제1 및 제2MOS 트랜지스터열의 각각에 포함되는 제1MOS 트랜지스터는 상기 제1오목부에 평행한 제2오목부와 제1오목부 사이의 상기 반도체기판의 표면과 제1오목부의 저면에 형성된 1쌍의 소오스/드레인과, 상기 1쌍의 소오스/드레인 사이에 위치하는 상기 제1오목부의 측벽에 형성된 채널영역, 및 그 사이에 절연층을 구비하는 상기 제1오목부위 측벽에 형성된 게이트 전극을 포함하며, 상기 제1MOS 트랜지스터에 인접한 제2MOS 트랜지스터는 상기 제1오목부와 제2오목부 사이에 위치하는 상기 제2오목부의 측벽에 형성된 채널영역과, 그 사이에 절연층을 구비하는 상기 제2오목부의 측벽에 형성된 게이트 전극, 및 상기 제1MOS 트랜지스터의 소오스/드레인과 공통영역을 가지든 제2MOS 트랜지스터의 소오스/드레인을 포함하는 것을 특징으로 하는 마스크 롬 장치.
  4. 제1항에 있어서, 복수의 MOS 트랜지스터 각각은 소오스/드레인 영역으로서 동일한 도전형을 가지며, 상기 채널영역에 형성되고, 상기 한 쌍의 소오스/드레인과 접속되는 불순물 영역을 포함하는 것을 특징으로 하는 마스크 롬 장치.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891093B2 (ja) * 1994-02-17 1999-05-17 日本電気株式会社 半導体集積回路の製造方法
US5453637A (en) * 1994-05-18 1995-09-26 United Microelectronics Corp. Read-only memory cell configuration with steep trenches
DE4434725C1 (de) * 1994-09-28 1996-05-30 Siemens Ag Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung
GB2298739B (en) * 1995-03-07 1999-02-17 Hyundai Electronics Ind Method of making a mask ROM
DE19510042C2 (de) * 1995-03-20 1997-01-23 Siemens Ag Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19514834C1 (de) * 1995-04-21 1997-01-09 Siemens Ag Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung
DE19549486C2 (de) * 1995-11-28 2001-07-05 Siemens Ag Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19545903C2 (de) * 1995-12-08 1997-09-18 Siemens Ag Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung
DE19603810C1 (de) 1996-02-02 1997-08-28 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19609678C2 (de) * 1996-03-12 2003-04-17 Infineon Technologies Ag Speicherzellenanordnung mit streifenförmigen, parallel verlaufenden Gräben und vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
DE19617646C2 (de) * 1996-05-02 1998-07-09 Siemens Ag Speicherzellenanordnung und ein Verfahren zu deren Herstellung
US5652162A (en) * 1996-06-13 1997-07-29 Taiwan Semiconductor Manufacturing, Company Ltd. Method for fabricating flat ROM devices using memory array cells with concave channels
DE19630050B4 (de) * 1996-07-25 2005-03-10 Infineon Technologies Ag Herstellverfahren für eine Lackmaske auf einem Substrat mit einem Graben
US5751040A (en) * 1996-09-16 1998-05-12 Taiwan Semiconductor Manufacturing Company Ltd. Self-aligned source/drain mask ROM memory cell using trench etched channel
DE19640235C2 (de) * 1996-09-30 2001-10-25 Infineon Technologies Ag Halbleiter-Festwertspeicher mit in Grabenseitenwänden vertikal verlaufenden Transistoren und Verfahren zu seiner Herstellung
DE19653107C2 (de) * 1996-12-19 1998-10-08 Siemens Ag Verfahren zur Herstellung einer Speicherzellenanordnung
KR100399291B1 (ko) * 1997-01-27 2004-01-24 가부시키가이샤 아드반스트 디스프레이 반도체 박막트랜지스터, 그 제조방법, 반도체 박막트랜지스터어레이 기판 및 해당 반도체 박막트랜지스터어레이 기판을 사용한 액정표시장치
US5920100A (en) * 1997-04-15 1999-07-06 United Microelectronics Corp. Multi-stage ROM structure
DE19742403A1 (de) * 1997-09-25 1999-04-08 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur
DE19742397C2 (de) * 1997-09-25 2000-07-06 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben
DE19807920A1 (de) * 1998-02-25 1999-09-02 Siemens Ag Speicherzellenanordnung und entsprechendes Herstellungsverfahren
TW513805B (en) * 2001-12-28 2002-12-11 Macronix Int Co Ltd Vertical read only memory and the process thereof
JP2004335918A (ja) * 2003-05-12 2004-11-25 Toshiba Corp 半導体記憶装置およびその製造方法
KR100729923B1 (ko) * 2005-03-31 2007-06-18 주식회사 하이닉스반도체 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법
JP5701477B2 (ja) * 2008-09-18 2015-04-15 マイクロンメモリジャパン株式会社 電界効果トランジスタ、メモリセル、および電界効果トランジスタの製造方法
KR20100098147A (ko) * 2009-02-27 2010-09-06 삼성전자주식회사 한 쌍의 채널이 게이트 양 측면에서 수직으로 형성되는 트렌치형 셀 구조와, 상기 채널을 셸로우 이온주입으로 코딩하는 마스크롬 셀 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56157056A (en) * 1980-05-09 1981-12-04 Fujitsu Ltd Manufacture of read-only memory
JPS6135554A (ja) * 1984-07-28 1986-02-20 Nippon Telegr & Teleph Corp <Ntt> 読出し専用メモリ−およびその製造方法
JPH0744274B2 (ja) * 1986-12-08 1995-05-15 株式会社東芝 半導体装置及びその製造方法
JPH02106965A (ja) * 1988-10-17 1990-04-19 Seiko Epson Corp 半導体記憶装置
JPH02106966A (ja) * 1988-10-17 1990-04-19 Seiko Epson Corp 半導体記憶装置
JPH02246155A (ja) * 1989-03-18 1990-10-01 Seiko Epson Corp 半導体装置

Also Published As

Publication number Publication date
KR920022510A (ko) 1992-12-19
DE4214923A1 (de) 1992-12-03
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JPH04354159A (ja) 1992-12-08

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