JPH02106966A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02106966A JPH02106966A JP63259596A JP25959688A JPH02106966A JP H02106966 A JPH02106966 A JP H02106966A JP 63259596 A JP63259596 A JP 63259596A JP 25959688 A JP25959688 A JP 25959688A JP H02106966 A JPH02106966 A JP H02106966A
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Links
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- 238000003860 storage Methods 0.000 title description 3
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置に関するものである。
［従来の技術］
半導体記憶装置の一つである読み出し専用記憶装置（以
下ＲＯＭという）は従来から最も高集積な記憶装置（メ
モリ）として知られＬＳＩの主流をなすものとして広く
実用されている。回路構成も種々工夫されたものがあり
、現在もなお、集積度向上のための開発が鋭意実施され
ている。例えばこれまでマスクＲＯＭとしてすでに特許
されたものの代表例としては 特公昭５８−１９１４４号公報 があり、半導体メモリの一般総説としては電子技術；日
刊工業新聞社発行： 「半導体メモリＪ 、１９Ｈ−２
，１２３〜１３１頁（昭和６３年２月）がある。
下ＲＯＭという）は従来から最も高集積な記憶装置（メ
モリ）として知られＬＳＩの主流をなすものとして広く
実用されている。回路構成も種々工夫されたものがあり
、現在もなお、集積度向上のための開発が鋭意実施され
ている。例えばこれまでマスクＲＯＭとしてすでに特許
されたものの代表例としては 特公昭５８−１９１４４号公報 があり、半導体メモリの一般総説としては電子技術；日
刊工業新聞社発行： 「半導体メモリＪ 、１９Ｈ−２
，１２３〜１３１頁（昭和６３年２月）がある。
第３図は上記公報中に開示されている従来の並列セル型
マスクＲＯＭをさらに高集積化したマスクＲＯＭの回路
を示す要部回路図である。図において、１は記憶セルの
ゲート線（ワード線とも駆動線ともいわれている）、２
は記憶セルの出力線（ビット線ともいわれる）、３は接
地線（Ｖｓｓと書かれる）であり、４．４ 、・・・４
．４ 。
マスクＲＯＭをさらに高集積化したマスクＲＯＭの回路
を示す要部回路図である。図において、１は記憶セルの
ゲート線（ワード線とも駆動線ともいわれている）、２
は記憶セルの出力線（ビット線ともいわれる）、３は接
地線（Ｖｓｓと書かれる）であり、４．４ 、・・・４
．４ 。
・・・等で示される４は記憶セルを構成するＭＯＳトラ
ンジスタである。実際にはこれらの各線及び記憶セルは
さらに多数同様に接続されている。第３図の回路例では
出力線２の２本につき１本の接地線３を共用してできる
だけ接地線３の本数を減らす工夫から得られたものであ
る。このような配置は並列型セルのＲＯＭとよばれてお
り、最も一般的な構成となっている。
ンジスタである。実際にはこれらの各線及び記憶セルは
さらに多数同様に接続されている。第３図の回路例では
出力線２の２本につき１本の接地線３を共用してできる
だけ接地線３の本数を減らす工夫から得られたものであ
る。このような配置は並列型セルのＲＯＭとよばれてお
り、最も一般的な構成となっている。
第４図は第３図の従来例回路をＭＯ３型集積回路装置に
形成したマスクＲＯＭの要部ＩＣパターン平面図である
。また、第５図は第４図に示したＡ−Ａ線に沿う模式断
面図であり、第６図は第４図に示したＢ−Ｂ線に沿う模
式断面図である。
形成したマスクＲＯＭの要部ＩＣパターン平面図である
。また、第５図は第４図に示したＡ−Ａ線に沿う模式断
面図であり、第６図は第４図に示したＢ−Ｂ線に沿う模
式断面図である。
第４図〜第６図において、第１導電型のｐ型Ｓ１（シリ
コン）基板８上にはＭＯＳ）ランジスタ４のソース／ド
レイン領域を構成する第２導電型の１拡散層６，６ａが
形成されている。またｐ型８１基板８上のチャネル領域
上に形成された薄い絶縁膜（ゲート酸化膜）９を介して
多結晶Ｓｌからなり、ゲート電極を共用するゲート線１
が横方向（第４図）に形成されている。（第５図では紙
面に直角方向）。また縦方向にはｌ （一般にはメタ
ル）膜からなる出力線２、横方向には多結晶ｓ１からな
る接地線３がいずれもゲート線１とは接触しないように
形成されている。出力線２はコンタクト７を介してに拡
散層（ドレイン領域）６に、接地線３はに拡散層（ソー
ス領域）６ａに接続されて外側へ引出されている。この
ようにして、ゲート線１に接続されるゲート電極とｎ十
数散層６，６ａとによって例えばＭＯＳトランジスタ４
．４ などが構成され、それぞれ単位記憶セルを形成し
ている。なお、５は素子分離絶縁膜（ＬＯＧＯ８による
フィールド酸化膜）である。
コン）基板８上にはＭＯＳ）ランジスタ４のソース／ド
レイン領域を構成する第２導電型の１拡散層６，６ａが
形成されている。またｐ型８１基板８上のチャネル領域
上に形成された薄い絶縁膜（ゲート酸化膜）９を介して
多結晶Ｓｌからなり、ゲート電極を共用するゲート線１
が横方向（第４図）に形成されている。（第５図では紙
面に直角方向）。また縦方向にはｌ （一般にはメタ
ル）膜からなる出力線２、横方向には多結晶ｓ１からな
る接地線３がいずれもゲート線１とは接触しないように
形成されている。出力線２はコンタクト７を介してに拡
散層（ドレイン領域）６に、接地線３はに拡散層（ソー
ス領域）６ａに接続されて外側へ引出されている。この
ようにして、ゲート線１に接続されるゲート電極とｎ十
数散層６，６ａとによって例えばＭＯＳトランジスタ４
．４ などが構成され、それぞれ単位記憶セルを形成し
ている。なお、５は素子分離絶縁膜（ＬＯＧＯ８による
フィールド酸化膜）である。
この場合、第４図のＩＣパターン平面の模式図にみられ
るように、ｎ十数散層６．６８は一方向にそれぞれ所定
の間隔をもって複数列配置されて、第３図の回路による
記憶セル４の行列が形成されている。
るように、ｎ十数散層６．６８は一方向にそれぞれ所定
の間隔をもって複数列配置されて、第３図の回路による
記憶セル４の行列が形成されている。
以上のマスクＲＯＭの構成において、記憶セル４ ・
・・への情報の書き込みは、製造プロセスの１１’ 段階で、目的に応じたプログラム例えば拡散層プログラ
ム方式、コンタクトプログラム方式、イオン注入プログ
ラム方式などによってＭＯＳ）ランジスタ４の一部を機
能しなくすることによって行われる。
・・への情報の書き込みは、製造プロセスの１１’ 段階で、目的に応じたプログラム例えば拡散層プログラ
ム方式、コンタクトプログラム方式、イオン注入プログ
ラム方式などによってＭＯＳ）ランジスタ４の一部を機
能しなくすることによって行われる。
情報の読み出しもよく知られているように、ゲート線１
、出力線２、接地線３を図示しない周辺回路に接続した
作動状態において、ゲート線１に駆動パルスを加えると
ＭＯＳトランジスタ４のソース−ドレイン間が導通し、
出力線２が接地電位になることを利用して行われる。す
なわち、このような出力線２が接地電位の場合の情報を
例えば情報の“１゛に対応させる。これに対して、ＭＯ
Ｓトランジスタが機能しないセルの部分では出力！Ｉ２
の電位の変化がないので、この場合の出力を情報“０”
とすれば情報“１”と区別することができ、情報“０“
と読み出すことができる。つまりゲート！１１と出力線
２の選択によってＭＯＳトランジスタ４に書き込まれた
情報“１′又は“０″′が読み出される。
、出力線２、接地線３を図示しない周辺回路に接続した
作動状態において、ゲート線１に駆動パルスを加えると
ＭＯＳトランジスタ４のソース−ドレイン間が導通し、
出力線２が接地電位になることを利用して行われる。す
なわち、このような出力線２が接地電位の場合の情報を
例えば情報の“１゛に対応させる。これに対して、ＭＯ
Ｓトランジスタが機能しないセルの部分では出力！Ｉ２
の電位の変化がないので、この場合の出力を情報“０”
とすれば情報“１”と区別することができ、情報“０“
と読み出すことができる。つまりゲート！１１と出力線
２の選択によってＭＯＳトランジスタ４に書き込まれた
情報“１′又は“０″′が読み出される。
なお、第４図の従来例では、図に示したように１ビット
当りの面積すなわち記憶セルの単位面積はＳ −ｍ Ｘ
Ｄ −３，５５Ｘ ４．ＯｗＡ＝ １４．２ｐ”であ
り、最近のマスクＲＯＭをはじめとするＲＯＭではがな
り小面積化が達成されていて、例えばＩＭビット級のＲ
ＯＭが形成されている。
当りの面積すなわち記憶セルの単位面積はＳ −ｍ Ｘ
Ｄ −３，５５Ｘ ４．ＯｗＡ＝ １４．２ｐ”であ
り、最近のマスクＲＯＭをはじめとするＲＯＭではがな
り小面積化が達成されていて、例えばＩＭビット級のＲ
ＯＭが形成されている。
［発明が解決しようとする課題］
上記のような従来の半導体記憶装置においてはすでにか
なりの高集化が達成されているが、マスクＲＯＭをはじ
めとするＲＯＭの開発においては、つねにより高集積化
を目指すという課題がある。
なりの高集化が達成されているが、マスクＲＯＭをはじ
めとするＲＯＭの開発においては、つねにより高集積化
を目指すという課題がある。
すなわち、ＯＡ機器、電子楽器などの多機能化、高品位
化に伴い、ＲＯＭの大容量化の要望は年々高まってきて
いる。従来高集積化はマスクＲＯＭに限らｆ例’ｔ４ｆ
ＥＰＲＯＭ、Ｅ２ＰＲＯ？ｖｌなど記憶装置全般にいえ
ることであるが、ＩＣプロセスにおける微細加工技術の
発展に支えられてきたものである。しかし、近年サブミ
クロン時代を迎え、加工技術は一段と困難度を増し一部
で限界説までささやかれている。つまり、２次元的な縮
小化が困難になってきた現在、次に考えられる縮小化の
課題は３次元的視野に立っての縮小化である。
化に伴い、ＲＯＭの大容量化の要望は年々高まってきて
いる。従来高集積化はマスクＲＯＭに限らｆ例’ｔ４ｆ
ＥＰＲＯＭ、Ｅ２ＰＲＯ？ｖｌなど記憶装置全般にいえ
ることであるが、ＩＣプロセスにおける微細加工技術の
発展に支えられてきたものである。しかし、近年サブミ
クロン時代を迎え、加工技術は一段と困難度を増し一部
で限界説までささやかれている。つまり、２次元的な縮
小化が困難になってきた現在、次に考えられる縮小化の
課題は３次元的視野に立っての縮小化である。
この発明は上記のような課題を解決するためになされた
もので、とくにゲート電極に接続されるゲート線をトレ
ンチ（溝）の側壁に埋込むことにより、立体的なＭＯＳ
）ランジスタ構造を形成して集積度の増大を目的とする
ものである。
もので、とくにゲート電極に接続されるゲート線をトレ
ンチ（溝）の側壁に埋込むことにより、立体的なＭＯＳ
）ランジスタ構造を形成して集積度の増大を目的とする
ものである。
［課題を解決するための手段］
この発明に係る半導体記憶装置は、半導体基板の一主面
上に所定の間隔をもって複数列の拡散層を有し、この拡
散層間の半導体基板上に複数行のトレンチを設け、この
トレンチの側壁に設けたゲート絶縁膜を介して設けられ
た行配線と、このゲート線と交差し、拡散層に接続され
た列記線と、トレンチの底面に形成された第２導電型の
拡散層からなる接地線とを有するものである。
上に所定の間隔をもって複数列の拡散層を有し、この拡
散層間の半導体基板上に複数行のトレンチを設け、この
トレンチの側壁に設けたゲート絶縁膜を介して設けられ
た行配線と、このゲート線と交差し、拡散層に接続され
た列記線と、トレンチの底面に形成された第２導電型の
拡散層からなる接地線とを有するものである。
〔作 用］
この発明においては、半導体基板上に行列配置された行
方向拡散層の間に複数行のトレンチを設け、このトレン
チの側壁にゲート電極を埋込み、このゲート電極をゲー
ト線として行配線を形成し、トレンチの底辺部の拡散層
を形成したＭＯＳ）ランジスタのソース領域から接地線
を形成したからＭＯＳトランジスタは立体的に構成され
る。このため従来ゲート線の平面的幅を着るしく狭める
ことができるとともに、出力線がドレイン領域と接続す
るコンタクトとトレンチの端との距離すなわち合せ余裕
は行列方向ともに同一ルールで形成でき、とくにこの合
せ余裕分の距離を短縮して形成することが可能である。
方向拡散層の間に複数行のトレンチを設け、このトレン
チの側壁にゲート電極を埋込み、このゲート電極をゲー
ト線として行配線を形成し、トレンチの底辺部の拡散層
を形成したＭＯＳ）ランジスタのソース領域から接地線
を形成したからＭＯＳトランジスタは立体的に構成され
る。このため従来ゲート線の平面的幅を着るしく狭める
ことができるとともに、出力線がドレイン領域と接続す
るコンタクトとトレンチの端との距離すなわち合せ余裕
は行列方向ともに同一ルールで形成でき、とくにこの合
せ余裕分の距離を短縮して形成することが可能である。
［実施例］
第１図はこの発明の一実施例を示すマスクＲＯＭの模式
平面パターン図である。また第２図は第１図に示したＣ
−Ｃ線に沿う模式断面図である。
平面パターン図である。また第２図は第１図に示したＣ
−Ｃ線に沿う模式断面図である。
なお、第１図のパターンに相当する回路図は第３図の従
来例に示した回路図と同様である。また、第１図のＤ−
Ｄ線に沿う断面図は第６図の断面図に示した第４図Ｂ−
Ｂ線に沿う断面図と同様であるのでいずれも図示は省略
した。第１図及び第２図では第３図〜第６図の従来例と
同−又は相当部分は同じ符号を用いて示した。
来例に示した回路図と同様である。また、第１図のＤ−
Ｄ線に沿う断面図は第６図の断面図に示した第４図Ｂ−
Ｂ線に沿う断面図と同様であるのでいずれも図示は省略
した。第１図及び第２図では第３図〜第６図の従来例と
同−又は相当部分は同じ符号を用いて示した。
この発明によるＲＯＭの構成はトレンチの側壁に埋込ま
れた行配線のゲート線と、これに並設される行配線の接
地線の構造を特徴とするものであるので、おもにこの部
分について説明する。
れた行配線のゲート線と、これに並設される行配線の接
地線の構造を特徴とするものであるので、おもにこの部
分について説明する。
第１図及び第２図において、ｐ型Ｓ１基板（以下基板と
いう）８上には列方向に所定の間隔をもって行方向に連
続するトレンチ１１が形成されている。
いう）８上には列方向に所定の間隔をもって行方向に連
続するトレンチ１１が形成されている。
これらトレンチ１１の間の領域の基板８上には素子分離
絶縁膜によって分離されたが拡散層６が行列状に形成さ
れ、ＭＯＳトランジスタのドレイン領域を形成している
。また、トレンチ１１の底部に接する基板８上には同組
成のが拡散層６ａが行方向（第２図では紙面と直角方向
）に連続して形成されソース領域を兼用する行配線つま
り接地線を形成している。
絶縁膜によって分離されたが拡散層６が行列状に形成さ
れ、ＭＯＳトランジスタのドレイン領域を形成している
。また、トレンチ１１の底部に接する基板８上には同組
成のが拡散層６ａが行方向（第２図では紙面と直角方向
）に連続して形成されソース領域を兼用する行配線つま
り接地線を形成している。
一方、トレンチｉｔではその側壁に薄い絶縁膜からなる
ゲート酸化Ｍ９が形成され、このゲート酸化膜９上に多
結晶Ｓ１からなるゲート電極が形成するゲート線１が埋
込まれて行配線が形成されている。したがってゲート長
（チャネル長）はトレンチの深さ方向に形成されるため
、第１図にみられるように平面的にはゲート線１の膜厚
骨しかその面積は占有されない。このゲート線１が形成
するゲート電極と、−拡散層６，６ａが形成するそれぞ
れドレイン、ソースとによって、立体的なＭＯＳトラン
ジスタ４（４、・・・）が構成され、記憶セルとして機
能する。
ゲート酸化Ｍ９が形成され、このゲート酸化膜９上に多
結晶Ｓ１からなるゲート電極が形成するゲート線１が埋
込まれて行配線が形成されている。したがってゲート長
（チャネル長）はトレンチの深さ方向に形成されるため
、第１図にみられるように平面的にはゲート線１の膜厚
骨しかその面積は占有されない。このゲート線１が形成
するゲート電極と、−拡散層６，６ａが形成するそれぞ
れドレイン、ソースとによって、立体的なＭＯＳトラン
ジスタ４（４、・・・）が構成され、記憶セルとして機
能する。
この場合、縦（列）方向には出力ａ２を形成するＡＮ
（メタル）膜からなる列線が層間絶縁膜１゜に設けた
コンタクト７を介してｎ十数散層６に接続するように配
線されている。この列線はビット線ともいわれていて、
ＲＯＭの出力を取出す配線である。
（メタル）膜からなる列線が層間絶縁膜１゜に設けた
コンタクト７を介してｎ十数散層６に接続するように配
線されている。この列線はビット線ともいわれていて、
ＲＯＭの出力を取出す配線である。
上記のように形成されたゲート線（駆動線又はワード線
）１、出力線２、接地ａ３は図示しない周辺回路に接続
され、従来例で説明した動作と同様にマスクＲＯＭとし
て作動する。
）１、出力線２、接地ａ３は図示しない周辺回路に接続
され、従来例で説明した動作と同様にマスクＲＯＭとし
て作動する。
第１図に示したようにこの実施例においては、記憶セル
を構成する１ビット分の単位面積は、Ｓ＝ ２．３５Ｘ
４．Ｏｖａ −９，４ｕｍ２となり、第４図に示し
た従来例に比して約３４％の小面積化が達成されている
。
を構成する１ビット分の単位面積は、Ｓ＝ ２．３５Ｘ
４．Ｏｖａ −９，４ｕｍ２となり、第４図に示し
た従来例に比して約３４％の小面積化が達成されている
。
［発明の効果］
以上のようにこの発明によれば、半導体記憶装置のゲー
ト電極と共用するゲート線をトレンチ側壁部に形成して
押込むことにより、記憶セルを構成するＭＯＳ）ランジ
スタを立体的な構造としたので、コンタクト穴とトレン
チのそれぞれの端縁間の距離を狭めることができ、マス
クＲＯＭ例にとれば平皿的な記憶セルの単位面積を従来
形に比して約３４％縮小して構成することができる。ま
た、この構成によるとゲート長（チャネル長）は深さ方
向で稼ぐことができるのでショートチャネル効果を考慮
することなく、トラブルの少ない記憶素子を平面的に縮
小して形成でき、高集積化に対して著しい効果がある。
ト電極と共用するゲート線をトレンチ側壁部に形成して
押込むことにより、記憶セルを構成するＭＯＳ）ランジ
スタを立体的な構造としたので、コンタクト穴とトレン
チのそれぞれの端縁間の距離を狭めることができ、マス
クＲＯＭ例にとれば平皿的な記憶セルの単位面積を従来
形に比して約３４％縮小して構成することができる。ま
た、この構成によるとゲート長（チャネル長）は深さ方
向で稼ぐことができるのでショートチャネル効果を考慮
することなく、トラブルの少ない記憶素子を平面的に縮
小して形成でき、高集積化に対して著しい効果がある。
なお、この発明は実施例に用いたマスクＲＯＭだけでな
く、種々のＲＯＭ、ＲＡＭに実施することができる。例
えばＳＲＡＭであればトレンチの側壁を使ってなるＭＯ
Ｓトランジスタを公知のメモリセルにおけるトランスフ
ァゲートとして用いればよい。
く、種々のＲＯＭ、ＲＡＭに実施することができる。例
えばＳＲＡＭであればトレンチの側壁を使ってなるＭＯ
Ｓトランジスタを公知のメモリセルにおけるトランスフ
ァゲートとして用いればよい。
第１図はこの発明の一実施例を示すＭＯＳ）ランジスタ
によるＲＯＭの模式平面パターン図、第２図は第１図の
Ｃ−Ｃ断面図、第３図は従来の並列セル型ＲＯＭの要部
回路図、第４図は第３図の回路図をＭＯＳトランジスタ
により形成したＲＯＭの要部ＩＣパターン平面図、第５
図は第４図のＡ−Ａ断面図、第６図は第４図のＢ−Ｂ断
面図である。 図において、１はゲート線（行配線）、２は出力線、３
は接地線（行配線） 、４ （４□１．・・・４４４）
はＭＯＳトランジスタ（シ己憶セル）、５は素子分離絶
縁膜、６はに拡散層（ドレイン）、６ａはｎ＋拡散層（
ソース）、７はコンタクト、８はｐ型５ｌＩＡ板、９は
ゲート酸化膜、１０は層間絶縁膜、１１はトレンチであ
る。
によるＲＯＭの模式平面パターン図、第２図は第１図の
Ｃ−Ｃ断面図、第３図は従来の並列セル型ＲＯＭの要部
回路図、第４図は第３図の回路図をＭＯＳトランジスタ
により形成したＲＯＭの要部ＩＣパターン平面図、第５
図は第４図のＡ−Ａ断面図、第６図は第４図のＢ−Ｂ断
面図である。 図において、１はゲート線（行配線）、２は出力線、３
は接地線（行配線） 、４ （４□１．・・・４４４）
はＭＯＳトランジスタ（シ己憶セル）、５は素子分離絶
縁膜、６はに拡散層（ドレイン）、６ａはｎ＋拡散層（
ソース）、７はコンタクト、８はｐ型５ｌＩＡ板、９は
ゲート酸化膜、１０は層間絶縁膜、１１はトレンチであ
る。
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板の一主面で一方向にそれぞれ所
定の間隔をもって形成された複数列の第２導電型の拡散
層と、 この拡散層間の上記半導体基板上に形成された複数行の
トレンチと、 このトレンチの側壁に設けられた薄い絶縁膜を介して設
けられた行配線と、 この行配線と交差して形成され、上記拡散層に接続され
た列記線と、 上記トレンチの底面に接し、上記半導体基板に形成され
た第２導電型の拡散層からなる接地線とを有する半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63259596A JPH02106966A (ja) | 1988-10-17 | 1988-10-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63259596A JPH02106966A (ja) | 1988-10-17 | 1988-10-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106966A true JPH02106966A (ja) | 1990-04-19 |
Family
ID=17336304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63259596A Pending JPH02106966A (ja) | 1988-10-17 | 1988-10-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106966A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Ｍｏｓ型半導体記憶装置とその製造方法。 |
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1988
- 1988-10-17 JP JP63259596A patent/JPH02106966A/ja active Pending
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