JP3027271B2 - 半導体メモリ装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置および
その製造方法に係り、特にメモリ装置の高集積化、高速
化およびセル安定化を図った半導体メモリ装置およびそ
の製造方法に関する。

【０００２】

【従来の技術】二つの伝送トランジスタ、二つの駆動ト
ランジスタおよび二つの抵抗素子から構成されるスタテ
ィックランダムアクセスメモリ（以下、ＳＲＡＭと称す
る）に関する多くの研究が行われている。その中の一つ
はメモリセルの消耗電力および占有面積を縮めるために
ＳＯＩ(Silicon-On-Insulator)構造を用いたCMOS SRAM
に関する研究である。 かかるCMOS SRAM は不向きである
がスタンドバイ(Standby) 電流を減らすための従来の高
抵抗シリコン抵抗素子の代わりに薄膜トランジスタを抵
抗素子として使用したものである。 このようなCMOS SRA
M の一例が米国特許第4、581、623 号に開示されている。

【０００３】図１は抵抗素子としてＰＭＯＳ薄膜トラン
ジスタを用いた従来のフルＣＭＯＳＳＲＡＭの回路図で
ある。前記ＣＭＯＳ ＳＲＡＭはセルの片側に形成され
ゲートはワードラインに接続され、 ドレーンは第１ビッ
トラインと接続されるＮＭＯＳ第１伝送トランジスタＴ
1 と、セルの他の側に形成されゲートは前記ワードライ
ンに接続され、 ドレーンは第２ビットラインと接続され
るＮＭＯＳ第２伝送トランジスタＴ2 と、前記第１伝送
トランジスタＴ1 のソースとそのドレーンが接続し、そ
のソースは接地されＶｓｓ1 、そのゲートは前記第２伝
送トランジスタＴ2 のソースと接続するＮＭＯＳ第１駆
動トランジスタＴ3 と、前記第２伝送トラジスタＴ2 の
ソースとそのドレーンが接続し、そのソースは接地され
Ｖｓｓ2 そのゲートは前記第２伝送トランジスタＴ1 の
ソースと接続するＮＭＯＳ第２駆動トランジスタＴ4
と、そのドレーンは前記第１駆動トランジスタＴ3 のド
レーンと接続し、そのソースは一定電源線Ｖｃｃと接続
し、そのゲートは前記第１駆動トランジスタＴ3 のゲー
トおよび前記第２伝送トランジスタＴ2 のソースと接続
するＰＭＯＳ第１薄膜トランジスタＴ5、 およびそのド
レーンは前記第２駆動トランジスタＴ4 のドレーンと接
続し、そのソースは一定電源線Ｖｃｃと接続し、そのゲ
ートは前記第２駆動トランジスタＴ3 のゲートおよび前
記第１伝送トランジスタＴ1 のソースと接続するＰＭＯ
Ｓ第２薄膜トランジスタＴ6 から構成されている。

【０００４】図２は各セル領域を表し、 図１に示したＳ
ＲＡＭのレイアウト図である。ここで、内部に点で表示
された部分は活性領域形成のためのマスクパターン３０
０であり、全体セルアレイを横切って斜線が描かれてい
る部分はワードライン形成のためのマスクパターン３１
０であり、各セル毎に二つずつ形成されそのそれぞれが
互いに逆方向に頭をおいた形で形成される部分は駆動ト
ランジスタのゲート形成のためのマスクパターン３２０
であり、各セルで互いに対称に形成された二つの三角形
を連結する領域に形成された部分は駆動トランジスタを
接地線と連結するためのコンタクトホール形成のための
マスクパターン３３０であり、前記マスクパターン３２
０の頭部に形成され長方形で形成された二つの部分は第
１駆動トランジスタのゲートと第２駆動トランジスタの
ドレーンおよび第２駆動トランジスタのゲートと第１駆
動トランジスタのドレーンを連結するコンタクトホール
形成のためのマスクパターン３４０であり、各セル毎に
二つずつ形成され角が切られた長方形で形成された部分
はＰＭＯＳ薄膜トランジスタのゲート形成のためのマス
クパターン３５０であり、前記マスクパターン３４０と
部分的に重なるように形成されその内部に交差線が描か
れた二つの相異なる大きさを有する部分は第１薄膜トラ
ンジスタのゲートと第１駆動トランジスタのゲート、 お
よび第２薄膜トランジスタのゲートと第２駆動トランジ
スタのゲートをそれぞれ連結するコンタクトホール形成
のためのマスクパターン３６０であり、全体セルアレイ
を横切る鎖形で形成された部分はＰＭＯＳ薄膜トランジ
スタのソース、ドレーンおよび一定電源線形成のための
マスクパターン３７０であり、前記マスクパターン３０
０の足部にそれぞれ一つずつ形成され黒い長方形で形成
された部分はビットライン接続のためのコンタクトホー
ル形成のためのマスクパターン３８０である。

【０００５】前記図２は点線で区切られた六つの単位セ
ルを示したもので、単位セルＡは単位セルＢと左側に対
称に形成され、単位セルＣは前記単位セルＢと下側に対
称に形成され、単位セルＤは前記単位セルＣと左側に対
称に形成され前記単位セルＡと下側に対称に形成され
る。前記単位セルＡ，Ｂ，ＣおよびＤを一つのブロック
とした時、全体セルアレイは前記ブロック等がマトリッ
クス形に羅列されるように形成されている。前記単位セ
ルを参照すれば、１本のワードライン３１０に二つの伝
送トランジスタＴ1、 Ｔ2 が連結されており、前記ワー
ドライン３１０と駆動トランジスタのゲート３２０は互
いに垂直方向に配置されている。また、ビットライン接
続のためのコンタクトホール３８０はセルの片側にのみ
形成されている。一方、駆動トランジスタのソースを接
地させるためのコンタクトホール３３０は各セルで二部
分に分かれて他のセル等と共有するように配置されてい
る。

【０００６】図示した従来のＳＲＡＭセルレイアウト図
によれば、１本のワードラインに二つの伝送トランジス
タが配置されるので時常数（τ＝ＲＣ，Ｒ：伝送トラン
ジスタのゲート抵抗、Ｃ：伝送トランジスタのゲートと
基板との間に形成される静電容量）増加によるメモリ素
子の遅延時間が増加され、かつワードラインと駆動トラ
ンジスタのゲートが互いに垂直方向に配置されるので活
性領域の形が複雑になって活性領域形成のための工程マ
ージンを減少させる。即ち、活性領域間の距離が０．８
μm 程度に小さくなる部分Ｇ( Ａ部分中にある）が生ず
るが、これは単位セルの占有する面積を縮めるためには
前記部分Ｇの長さが一層小さくなるべきであることを意
味する。また、駆動トランジスタのソースを接地するた
めのコンタクトホールが一つのセルで二つに分かれて他
のセルと共有するよう形成されるのでセル安定度を低下
させる恐れがある。

【０００７】

【発明が解決しようとする課題】従って、 本発明の目的
はメモリセルの高速化および高集積化を可能にする半導
体メモリ装置を提供することである。本発明の他の目的
はメモリセルのセル安定度を増加させた半導体メモリ装
置を提供することである。

【０００８】本発明のさらに他の目的は前記半導体メモ
リ装置を製造する際適合した製造方法を提供することで
ある。

【０００９】

【課題を解決するための手段】本発明の前記目的と他の
目的は、第１メモリセル、前記第１メモリセルと右側に
対称に形成される第２メモリセル、前記第２メモリセル
と下側に対称に形成される第３メモリセル、および前記
第３メモリセルと左側に対称に形成される第４メモリセ
ルを一つのブロックとしたとき、前記ブロック等が半導
体基板の全体にかけてマトリックス形に形成されセルア
レイを形成する半導体メモリ装置において、各メモリセ
ル内の上、下側にそれぞれ一つずつ形成され横方向に隣
あうメモリセル等に延長され、セルアレイの一部で前記
上、下側が連結される形で形成されるワードラインと、
各メモリセル内に存在する前記それぞれのワードライン
毎に前記ワードラインをゲートとして一つずつ形成され
る伝送トランジスタと、前記伝送トランジスタ群のゲー
トを挟んでその両側に形成されている不純物拡散領域の
うちセルの内側に形成されている不純物拡散領域とその
片側の不純物拡散領域をそれぞれ共有し、他の側の不純
物拡散領域はセル中央部に形成された不純物拡散領域を
互いに共有し、前記ワードラインと平行にゲートが配置
される二つの駆動トランジスタと、各メモリセルの中央
部に位置し横方向に隣合うメモリセルと連結されるよう
に形成される第１電源線と、前記第１電源線と平行する
形で形成される第２電源線と、各メモリセル内の両側に
それぞれ一つずつ形成され縦方向に隣合うメモリセル等
に延長されるように形成されるビットラインから構成さ
れることを特徴とする半導体メモリ装置により達成され
る。

【００１０】本発明の前記目的および他の目的は、二つ
の伝送トランジスタ、 二つの駆動トランジスタおよび二
つの抵抗素子から構成されたメモリセルにおいて、 前記
二つの駆動トランジスタがセルの内側に形成されるよう
セル外側のそれぞれに一つずつの伝送トランジスタが配
置され、 前記伝送トランジスタ群は２本のワードライン
に一つずつ形成されるよう配置され、前記二つの駆動ト
ランジスタのゲートは前記ワードラインに対して平行に
配置され、前記二つの駆動トランジスタが共有する不純
物拡散領域と接続する電源線が各セルの中央部に配置さ
れることを特徴とする半導体メモリ装置により達成され
る。

【００１１】本発明の前記目的および他の目的は、その
ゲートは第１ワードラインと接続し、そのドレーンは第
１ビットラインと接続するＮＭＯＳ第１伝送トランジス
タと、そのゲートは第２ワードラインと接続し、そのド
レーンは第２ビットラインと接続するＮＭＯＳ第２伝送
トランジスタと、前記第１伝送トランジスタのソースと
そのドレーンが接続し、そのソースは第１電源線と連結
され、そのゲートは前記第２伝送トランジスタのソース
と接続するＮＭＯＳ第１駆動トランジスタと、前記第２
伝送トランジスタのソースとそのドレーンが接続し、そ
のソースは前記第１電源線と連結され、そのゲートは前
記第１伝送トランジスタのソースと接続するＮＭＯＳ第
２駆動トランジスタと、その片側は前記第１駆動トラン
ジスタのドレーンと接続し、その他の側は第２電源線と
接続する第１抵抗素子と、その片側は前記第２駆動トラ
ンジスタのドレーンと接続し、その他の側は第２電源線
と接続する第２抵抗素子から構成されたメモリセルにお
いて、第１導電層には２本のワードラインおよび二つの
駆動トランジスタのゲートが配置され、第２導電層には
第１電源線が配置され、第３導電層には第１ノードおよ
び第２ノードが配置され、第４導電層には第２電源線、
第１抵抗素子および第２抵抗素子が配置され、第５導電
層には２本のビットラインが配置されることを特徴とす
る半導体メモリ装置により達成される。

【００１２】

【００１３】本発明の前記目的および他の目的は、半導
体基板と、前記半導体基板に形成されその内部には所定
形の不純物拡散領域群が形成されている活性領域と、第
１導電層に形成され第１伝送トランジスタのゲートとし
て用いられる第１ワードラインと、第２伝送トランジス
タのゲートとして用いられる第２ワードライン、および
前記第１および第２伝送トランジスタの片側不純物拡散
領域をそれぞれ共有し前記第１および第２伝送トランジ
スタのそれぞれに対してセル内側に形成された第１およ
び第２駆動トランジスタのゲートと、前記第１導電層が
形成されている基板全面に形成され前記不純物拡散領域
群を部分的に露出させた第１絶縁層と、前記第１絶縁層
に形成され前記第１駆動トランジスタのゲートと第２駆
動トランジスタのゲート間に形成される第１コンタクト
ホールと、前記第１ワードラインと第１駆動トランジス
タのゲート間に形成される第２コンタクトホールと、前
記第２ワードラインと第２駆動トランジスタのゲート間
に形成される第３コンタクトホールと、第１ワードライ
ンの片側に形成される第４コンタクトホール、および第
２ワードラインの片側に形成される第５コンタクトホー
ルと、第２導電層に形成され前記第１コンタクトホール
を埋め込みながらセル中央を横切る第１電源線、前記第
２コンタクトホールを埋め込むように形成された第１パ
ッド、前記第３コンタクトホールを埋め込むように形成
された第２パッド、前記第４コンタクトホールを埋め込
むように形成される第３パッド、および前記第５コンタ
クトホールを埋め込むように形成される第４パッドと、
前記第２導電層に形成されている基板全面に形成され前
記第１導電層および第２導電層を部分的に露出させた第
２絶縁層と、前記第２絶縁層に形成され前記第１パッド
を部分的に露出させる第６コンタクトホール、前記第２
パッドを部分的に露出させる第７コンタクトホール、前
記第１駆動トランジスタのゲートを部分的に露出させる
第８コンタクトホール、および前記第２駆動トランジス
タのゲートを部分的に露出させる第９コンタクトホール
と、第３導電層に形成され前記第６コンタクトホールと
第９コンタクトホールを連結する第１ノード、および前
記第７コンタクトホールと第８コンタクトホールを連結
する第２ノードと、前記第３導電層が形成されている基
板全面に形成され前記第３導電層を部分的に露出させた
第３絶縁層と、前記第３絶縁層に形成され前記第１ノー
ドを部分的に露出させる第１０コンタクトホール、およ
び前記第２ノードを部分的に露出させる第１１コンタク
トホールと、第４導電層に形成されセル中央部を横切る
形で形成された第２電源線、片側は前記第２電源線と連
結され他の側は前記第１０コンタクトホールを埋め込む
ように形成された第２抵抗素子、および片側は前記第２
電源線と連結され他の側は前記第１１コンタクトホール
を埋め込むように形成された第１抵抗素子と、前記第４
導電層に形成されている基板全面に形成され前記第２導
電層を部分的に露出させた第４絶縁層と、前記第４絶縁
層に形成され前記第３パッドを部分的に露出させる第１
２コンタクトホール、および前記第４パッドを部分的に
露出させる第１３コンタクトホールと、第５導電層に形
成され前記第１２コンタクトホールを埋め込みながら前
記ワードライン群に対して垂直に配置された第１ビット
ライン、および前記第１３コンタクトホールを埋め込み
ながら前記ワードラインに対して垂直に配置された第２
ビットラインから構成されることを特徴とする半導体メ
モリ装置により達成される。

【００１４】本発明の前記目的およびさらに他の目的
は、半導体基板に活性領域を形成する工程と、前記活性
領域が形成されている半導体基板上に第１導電層と任意
の絶縁層を積層した後、第１伝送トランジスタのゲート
として用いられる第１ワードライン、第２伝送トランジ
スタのゲートとして用いられる第２ワードライン、およ
び第１および第２駆動トランジスタのゲートをパターニ
ングする工程と、前記第１および第２ワードライン、前
記第１および第２駆動トランジスタのゲートをマスクと
して結果物全面に不純物イオンをドープすることにより
前記活性領域に所定の不純物拡散領域群を形成する工程
と、結果物全面に絶縁物質を塗布した後異方性食刻する
ことにより前記第１および第２ワードライン、および前
記第１および第２伝送トランジスタのゲート側壁にスペ
ーサを形成する工程と、結果物全面に第１絶縁層を形成
する工程、前記第１ワードライン、第２ワードライン、
第１駆動トランジスタのゲートおよび第２駆動トランジ
スタのゲート間に形成されている前記第１絶縁層を除去
することにより第１駆動トランジスタのゲートと第２駆
動トランジスタのゲート間には第１コンタクトホール、
第１ワードラインと第１駆動トランジスタのゲート間に
は第２コンタクトホール、第２ワードラインと第２駆動
トランジスタのゲート間には第３コンタクトホール、第
１ワードラインの片側には第４コンタクトホール、およ
び第２ワードラインの片側には第５コンタクトホールを
形成する工程と、結果物全面に第２導電層を形成した
後、前記第１コンタクトホールと連結される第１電源
線、前記第２コンタクトホールと連結される第１パッ
ド、前記第３コンタクトホールと連結される第２パッ
ド、前記第４コンタクトホールと連結される第４パッ
ド、および前記第５コンタクトホールと連結される第４
パッドをパターニングする工程と、結果物全面に第２絶
縁層を形成する工程と、前記第１および第２パッド上に
形成されている前記第２絶縁層、前記第１および第２駆
動トランジスタのゲート上に形成されている前記任意の
絶縁層、第１および第２絶縁層を部分的に取り除くこと
により第６、７、８および９コンタクトホールを形成す
る工程と、結果物全面に第３導電層を形成した後、前記
第６と第９コンタクトホール、および前記第７と第８コ
ンタクトホールが連結されるようパターニングすること
により、前記第１駆動トランジスタのゲートと第２駆動
トランジスタの片側不純物拡散領域を連結する第１ノー
ド、および前記第２駆動トランジスタのゲートと第１駆
動トランジスタの片側不純物拡散領域を連結する第２ノ
ードを形成する工程と、結果物全面に第３絶縁層を形成
する工程と、前記第１および第２ノード上に形成されて
いる前記第３絶縁層を部分的に取り除くことにより、第
１０および第１コンタクトホールを形成する工程と、結
果物全面に第４導電層を形成した後パターニングするこ
とにより前記第１駆動トランジスタのゲートと第２駆動
トランジスタのゲート間を経る第２電源線、および片側
は前記第２電源線と連結され他の側は前記第１０および
第１１コンタクトホールと連結されるよう第１および第
２抵抗素子を形成する工程と、結果物全面に第４絶縁層
を形成する工程と、前記第３および第４パッド上に形成
されている前記第２、第３および第４絶縁層を部分的に
取り除くことにより、第１２コンタクトホールおよび第
１３コンタクトホールを形成する工程と、結果物全面に
第５導電層を形成したのちパターニングすることによ
り、前記第３パッドと連結される第１ビットライン、お
よび第４パッドと連結される第２ビットラインを形成す
る工程からなることを特徴とする半導体メモリ装置の製
造方法により達成される。

【００１５】

【作用】本発明によれば、半導体メモリ装置は一つのセ
ル内に２本のワードラインを形成し、各ワードライン毎
に一つずつの伝送トランジスタのゲートを形成しワード
ラインと駆動トランジスタのゲートを互いに平行に配置
して活性領域をボックス形で形成し、また第３導電層に
ドープされる不純物イオンの種類によって抵抗素子をＰ
ＭＯＳ薄膜トランジスタや負荷抵抗で任意に形成するこ
とができる。従って、時常数減少による素子動作速度の
増加および活性領域形成のための工程マージを増加する
ことができる。

【００１６】また、同一の面積および同一のマスクをも
ってＣＭＯＳ ＳＲＡＭや負荷ＳＲＡＭを任意に形成で
きるのみならず、一つのセル内に他のセルとは互いに共
有しない第１一定電源線の接続のためのコンタクトホー
ルが一つのみ形成されるので、セル安定度も増加する。
その結果、高速化、高集積化およびセル安定化を要求す
る４Ｍｂ ＳＲＡＭおよびそれよりも上級ＳＲＡＭに容
易に適用できる。

【００１７】

【実施例】以下、添付した図面に基づき本発明の好適な
実施例をさらに詳しく説明する。図３は本発明の実施例
によるＳＲＡＭセルの３次元的回路図である。図３を参
照すれば、ＳＲＡＭはセルの片側に形成されそのゲート
は第１ワードラインと接続し、そのドレーンは第１ビッ
トラインと接続するＮＭＯＳ第１伝送トランジスタＴ1
と、セルの他の側に形成されそのゲートは第２ワードラ
インと接続し、そのドレーンは第２ビットラインと接続
するＮＭＯＳ第２伝送トランジスタＴ2 と、前記第１伝
送トランジスタＴ1 のソースとそのドレーンが接続し、
そのソースは第１一定電源線Ｖｓｓと連結され、そのゲ
ートは前記第２伝送トランジスタＴ2 のソースと接続す
るＮＭＯＳ第１駆動トランジスタＴ3 と、前記第２伝送
トランジスタＴ2 のソースとそのドレーンが接続し、そ
のソースは前記第１一定電源線Ｖｓｓと連結され、その
ゲートは前記第１伝送トランジスタＴ1 のソースと接続
するＮＭＯＳ第２駆動トランジスタＴ4 と、そのドレー
ンは前記第１駆動トランジスタＴ3 のドレーンと接続
し、そのソースは第２一定電源線Ｖｃｃと接続し、その
ゲートは前記第１駆動トランジスタＴ3 のゲートおよび
前記第２伝送トランジスタＴ2 のソースと接続するＰＭ
ＯＳ薄膜トランジスタからなる第１抵抗素子Ｔ5 と、そ
のドレーンは前記第２駆動トランジスタＴ4 のドレーン
と接続し、そのソースは第２一定電源線Ｖｃｃと接続
し、そのゲートは前記第２駆動トランジスタＴ4 のゲー
トおよび前記第１伝送トランジスタＴ1 のソースと接続
するＰＭＯＳ薄膜トランジスタからなる第２抵抗素子Ｔ
6 とより構成されている。

【００１８】前記図３において、前記第１および第２ワ
ードライン、前記第１および第２伝送トランジスタＴ1
、Ｔ2 のゲートと前記第１および第２駆動トランジス
タＴ3、Ｔ4 のゲートは第１導電層に形成され、前記第
１一定電源線Ｖｓｓは第２導電層に形成される。前記第
１伝送トランジスタＴ1 のソースと前記第２駆動トラン
ジスタＴ2 のゲートを連結する第１ノードＮ1 、および
前記第２伝送トランジスタＴ2 のソースと前記第１駆動
トランジスタＴ3 のゲートを連結する第２ノードＮ2 は
第３導電層に形成され、前記第２ノードおよび第１ノー
ドをそのゲートとして使用したＰＭＯＳ薄膜トランジス
タから構成された第１および第２抵抗素子Ｔ5 、Ｔ6 の
不純物拡散領域は第４導電層に形成され、第１および第
２ビットラインは第５導電層に形成される。また、本発
明によれば、前記第１および第２抵抗素子は回路構成お
よびレイアウト図の変換なしでＰＭＯＳ薄膜トランジス
タの代わりに高抵抗の多結晶シリコンを使用することが
出来る。

【００１９】図４Ａ〜図１４Ａ（Ａが付いた図面）は本
発明の方法に従って順番にレイアウトされたＳＲＡＭセ
ルのレイアウト図であって、各レイアウト図において斜
線が描かれた部分は１枚のマスクに描かれるマスクパタ
ーンを意味する。また、図４Ｂ〜図１４Ｂ（Ｂが付いた
図面）は図４Ａないし図１４ＡのＡＡ線を切って見た断
面図であって、前記レイアウト図に示したマスクパター
ンを用いて半導体メモリ装置を製造する工程を示す。

【００２０】まず、図４Ａおよび図４Ｂは活性領域形成
のためのマスクパターン１００を用いてフィールド酸化
膜１２を形成する工程を示したもので、前記マスクパタ
ーン１００を用いた選択酸化法ＬＯＣＯＳ等により基板
を酸化させることにより前記フィールド酸化膜１２を形
成する。この際、前記マスクパターンは従来の活性領域
形成のためのマスクパターン（図２の３００）に比べて
全体セルアレイにかけて長方形１００ａで形成され得る
ほどその形が単純なので、活性領域形成のための工程マ
ージンを増加させうる。これは、前記図４Ａに示したマ
スクパターン１００において、活性領域間の最小距離は
約１．１μm 程度である反面、 前記図２に示したマスク
パターン３００において活性領域間の最小距離は約０．
８μm 程度である。

【００２１】図５Ａおよび図５Ｂは第１および第２ワー
ドライン、第１および第２駆動トランジスタのゲート形
成のためのマスクパターン１１０、１２０を用いて第１
および第２ワードライン、第１および第２伝送トランジ
スタ、第１および第２駆動トランジスタを形成する工程
を示したものである。ここで、フィールド酸化膜１２が
形成されている半導体基板１０の全面にゲート酸化膜、
第１導電層および絶縁層を積層した後、前記マスクパタ
ーン１１０、１２０を適用して前記任意の絶縁層および
第１導電層を部分的に食刻することにより第１および第
２駆動トランジスタのゲート２１、２２と第１および第
２伝送トランジスタのゲートとして用いられる第１およ
び第２ワードライン２０、２３を形成する。次いで、前
記ワードライン等およびゲートをマスクとして基板全体
に前記基板の不純物型とは異なる型の不純物イオンをド
ープすることにより伝送トランジスタのドレーン１４と
ソース１６、および駆動トランジスタのドレーン１６と
ソース１８を形成する。次いで、結果物全面に高温酸化
膜ＨＴＯなどのような絶縁物質を塗布し、前記絶縁物質
を食刻対象とする異方性食刻を結果物全面に施すことに
よりワードラインおよびゲート側壁に前記ワードライン
およびゲートを他の導電層から絶縁させるためのスペー
サを形成する。次いで、結果物全面に高温酸化膜と同様
の絶縁物質を塗布することにより第１絶縁層５０を形成
する。

【００２２】この際、前記マスクパターン群は図４Ａの
マスクパターン１００に対しては垂直に配置され、その
それぞれに対しては互いに平行するよう配置される。ま
た、前記第１および第２駆動トランジスタのゲート形成
のためのマスクパターン１２０は前記第１および第２ワ
ードライン形成のためのマスクパターン１１０のそれぞ
れよりセルの内側に形成され、全体セルアレイの任意の
領域で前記第１および第２ワードラインが互いに連結さ
れる（図５Ａにおいて、左から一番目のマスクパターン
１１０は第１ワードライン２０の形成のためのマスクパ
ターンであり、二番目のマスクパターン１２０は第１駆
動トランジスタのゲート２１の形成のためのマスクパタ
ーンであり、三番目のマスクパターン１２０は第２駆動
トランジスタのゲート２２形成のためのマスクパターン
であり、四番目のマスクパターン１１０は第２ワードラ
イン２３形成のためのマスクパターンである）。

【００２３】前記図５Ａのマスクパターンによれば、１
本のワードラインに一つの伝送トランジスタが形成され
るということがわかるが、これは１本のワードラインに
二つの伝送トランジスタが形成される従来のＳＲＡＭよ
りその遅延時間を２倍減少させ得る。１本の導電線に形
成されるトランジスタの数が半減された時、前記導電線
を通過するデータの伝送遅延時間（τ＝ＲＣ）も２倍減
少するということは本発明が属する技術分野において通
常の知識を持つものにとって明らかである。

【００２４】図６Ａおよび図６Ｂはコンタクトホール形
成のためのマスクパターン群１３０、１４０、１５０を
用いて第１コンタクトホール１、第２コンタクトホール
２、第３コンタクトホール（部材番号なし）、第４コン
タクトホール（部材番号なし）および第５コンタクトホ
ール５を形成する工程を示したものである。第１絶縁層
５０が形成されている結果物全面にフォトレジストを塗
布し、前記マスクパターン１３０、１４０、１５０群を
適用してコンタクトホール形成のためのフォトレジスト
パターン７０を形成した後、前記パターン７０を食刻マ
スクとし前記第１絶縁層を食刻対象物とした異方性食刻
を結果物全面に施すことにより、前記第１、第２、第
３、第４および第５コンタクトホールを形成する。この
際、前記第１コンタクトホールは第１駆動トランジスタ
のゲート２１と第２駆動トランジスタのゲート２２との
間のコンタクトホール１を、前記第２コンタクトホール
は第１ワードライン２０と第１駆動トランジスタのゲー
ト２１との間のコンタクトホール２を、前記第３コンタ
クトホールは第２ワードライン２３と第２駆動トランジ
スタのゲート２２との間のコンタクトホール（図６Ｂに
は図示せず）を、前記第４コンタクトホールは第１ワー
ドライン２０の片側に形成されたコンタクトホール（図
６Ｂには図示せず）を、前記第５コンタクトホールは第
２ワードライン２３の片側に形成されたコンタクトホー
ル５を示す。それぞれのコンタクトホールは自己整合的
に形成され実際の大きさが前記マスクパターン群１３
０、１４０、１５０の大きさより小さい。

【００２５】図７Ａおよび図７Ｂはビットライン接続を
容易にするためのパッド、ノード接触を容易にするため
のパッドおよび第１一定電源線形成のためのマスクパタ
ーン１６０、１７０、１８０を適用して第１パッド２
４、第２パッド（部材番号なし）、第３パッド（部材番
号なし）、第４パッド２８および第１一定電源線２６を
形成する工程を示したものである。

【００２６】前記コンタクトホール群が形成されている
結果物全面に第２導電層を形成し、前記第２導電層の全
面にフォトレジストを塗布した後、前記マスクパターン
１６０、１７０、１８０を適用して前記パッドおよび一
定電源線形成のためのフォトレジストパターン７２を形
成する。次いで、前記フォトレジストパターン７２を食
刻マスクとし前記第２導電層を食刻対象物とした異方性
食刻を結果物全面に施すことにより、第１コンタクトホ
ールを通じて第１および第２駆動トランジスタのソース
１８と接続し、セルの中央部を経ながら前記ワードライ
ンと平行に形成される第１一定電源線２６、第２コンタ
クトホールを通じて第１伝送トランジスタのソース１６
と接続する第１パッド２４、第３コンタクトホールを通
じて第２伝送トランジスタのソースと接続する第２パッ
ド（図７Ｂには図示せず）、第４コンタクトホールを通
じて第１伝送トランジスタのドレーンと接続する第３パ
ッド（図７Ｂには図示せず）、および第５コンタクトホ
ールを通じて第２伝送トランジスタのドレーンと接続す
る第４パッド２８を形成する。この際、それぞれの前記
マスクパターンは互いに孤立されており、前記第１およ
び第２パッドはワードライン側に延長された形で形成さ
れる。

【００２７】第１および第２駆動トランジスタが共有す
るソースと接続し、前記ワードラインと平行にセル中央
部を横切る前記第１一定電源線は通常接地線として用い
られる。本発明においては前記接地線が一つのセルで一
つの不純物拡散領域とのみ連結されるが、従来のＳＲＡ
Ｍでは前記接地線が接続する不純物拡散領域（駆動トラ
ンジスタのソース）が一つのセル内で二つに分かれてい
る（図２参照）ことがわかる。かかる領域分離は、一つ
のセル内では同電位で固定されるべき駆動トランジスタ
のソース間に若干の電位差を生ずるので、セル安定度を
低下させる原因となる。

【００２８】図８Ａおよび図８Ｂは、コンタクトホール
形成のためのマスクパターン群１９０、２００を適用し
て第６、第７（部材番号なし）、第８（部材番号な
し）、および第９コンタクトホールを形成する工程を示
したものである。結果物全面に第２絶縁層５２を形成
し、前記第２絶縁層の全面にフォトレジストを塗布した
後、前記マスクパターン群１９０、２００を適用してコ
ンタクトホール形成のためのフォトレジストパターン７
４を形成する。次いで、前記フォトレジストパターンを
食刻マスクとし前記第２、第１および任意の絶縁層を食
刻対象物とした異方性食刻を結果物全面に施すことによ
り、第１および第２パッドを部分的に露出させる第６お
よび第７（図８Ｂには図示せず）コンタクトホール、前
記第１および第２駆動トランジスタのゲート２１、２２
を部分的に露出させる第８（図８Ｂには図示せず）およ
び第９コンタクトホールを形成する。

【００２９】図９Ａおよび図９Ｂは、ノード形成のため
のマスクパターン２１０を適用して、第１ノード３０お
よび第２ノード（部材番号なし）を形成する工程を示し
たものである。前記第６、７、８および９コンタクトホ
ールが形成されている結果物全面に第３導電層を形成
し、前記第３導電層の全面にフォトレジストを塗布した
後、前記マスクパターン２１０を適用してノード形成の
ためのフォトレジストパターン７６を形成する。次い
で、前記フォトレジストパターン７６を食刻マスクとし
前記第３導電層を食刻対象物とした異方性食刻を結果物
全面に施すことにより、第１伝送トランジスタのソース
１６と第２駆動トランジスタのゲート２２を連結するた
めの第１ノード３０、および第２伝送トランジスタのソ
ースと第１駆動トランジスタのゲート２１を連結するた
めの第２ノード（図９Ｂには図示せず）を形成する。こ
の際、前記第１パッド２４および第２パッドはコンタク
トホールの外形率（高さ／広さ）を低める役割を果たす
ので、外形率の大きいコンタクトホールで発生する気孔
(void)、 物質移動(migration) などによるコンタクト不
良が防止できる。

【００３０】図１０Ａおよび図１０Ｂはコンタクトホー
ル形成のためのマスクパターン２２０を適用して第１０
および第１１（部材番号なし）コンタクトホールを形成
する工程を示す。第１ノード３０および第２ノードが形
成されている結果物全面に第３絶縁層５４を形成し、前
記第３絶縁層５４の全面にフォトレジストを塗布した
後、前記マスクパターン２２０を適用してコンタクトホ
ール形成のためのフォトレジストパターン７８を形成す
る。次いで、前記フォトレジストパターン７８を食刻マ
スクとし前記第３絶縁層５４を食刻対象物とした異方性
食刻を結果物全面に施すことにより、前記第１ノード３
０を部分的に露出させる第１０コンタクトホールＢＯ、
および前記第２ノードを部分的に露出させる第１１コン
タクトホール（図１０Ｂには図示せず）を形成する。

【００３１】図１１Ａおよび図１１Ｂは第２一定電源
線、第１抵抗素子および第２抵抗素子形成のためのマス
クパターン２３０を適用して第２一定電源線３１、前記
第１抵抗素子３２および前記第２抵抗素子３３を形成す
る工程を示したものである。前記第１０および第１１コ
ンタクトホールが形成されている結果物全面に第４導電
層を形成し、前記第４導電層の全面にフォトレジストを
塗布した後、前記マスクパターン２３０を適用してフォ
トレジストパターン８０を形成する。次いで、前記フォ
トレジストパターン８０を食刻マスクとし前記第４導電
層を食刻対象物とした異方性食刻を結果物全面に施すこ
とにより、前記第１一定電源線２６と平行にセル中央部
を横切る前記第２一定電源線３１、片側は前記第２一定
電源線と連結され他の側は第１１コンタクトホールを通
じて第２ノードと接続される第１抵抗素子３２、および
片側は前記第２一定電源線と連結され他の側は第１０コ
ンタクトホールを通じて第１ノード３０と接続される第
２抵抗素子３３を形成する。

【００３２】図１２Ａおよび図１２Ｂは、イオン注入防
止マスクパターン２４０を適用して第４導電層に任意型
の不純物イオンをドープすることによりＰＭＯＳ薄膜ト
ランジスタまたは高抵抗の多結晶シリコンからなった抵
抗素子を完成する工程を示したものである。結果物全面
にイオン注入防止物質を塗布し、前記マスクパターン２
４０を適用してイオン注入防止のためのパターン８２を
形成した後、全面に任意型の不純物イオンを塗布するこ
とにより、前記ＰＭＯＳ薄膜トランジスタまたは高抵抗
の多結晶シリコンからなった抵抗素子を完成する。前記
不純物イオンがＰ型イオン、例えばＢ（ボロン）イオ
ン、ＢＦ₂ イオンの場合、前記抵抗素子はＰＭＯＳ薄膜
トランジスタとして作用し、前記不純物イオンがＮ型、
例えば燐（Ｐ）イオン、ＡＳイオンの場合、前記抵抗素
子は高抵抗の多結晶シリコンになって負荷抵抗として作
用する。ここで、前記抵抗素子がＰＭＯＳ薄膜トランジ
スタとして作用する時、前記第１ノードおよび第２ノー
ドは伝送トランジスタのソースと駆動トランジスタのゲ
ートを連結する連結線のみならず前記ＰＭＯＳ薄膜トラ
ンジスタのゲートとして用いられ、不純物イオンがドー
プされた第４導電層はＰＭＯＳ薄膜トランジスタのソー
ス、ドレーンおよびチャネル領域として用いられる。こ
の際、前記第２一定電源線３１と連結される領域はＰＭ
ＯＳ薄膜トランジスタのソースとなり、第１０および第
１コンタクトホールと接触する領域はＰＭＯＳ薄膜トラ
ンジスタのドレーンとなり、不純物がドープされない部
分はチャネル領域になる。また、前記抵抗素子が負荷抵
抗として作用する時、前記Ｎ型不純物イオンがドープさ
れた領域は低抵抗接触および第２一定電源線のために用
いられることは本発明が属する分野において通常の知識
を持つものにとって明らかである。

【００３３】第１および第２抵抗素子としてＰＭＯＳ薄
膜トランジスタを形成する場合、第３絶縁層および第４
絶縁層（後続工程で使用される）は不純物イオンがドー
プされない純粋酸化膜で構成されるべきであるが、これ
はもし前記絶縁層を不純物がドープされた絶縁物質、例
えばＰＳＧやＢＰＳＧなどのような絶縁物質から構成す
るとすれば、前記絶縁物質中に存した不純物イオンなど
が色々の後続熱工程により前記ＰＭＯＳ薄膜トランジス
タのチャネル領域に拡散されトランジスタの特性を劣化
させる恐れがあるからである。また、前記第３および第
４の導電層はシリサイドをかぶせない純粋シリコンや多
結晶シリコン層から形成するのが好適である。通常、導
電層の抵抗を最小化するために全体工程に使用される導
電層としてはシリサイドをかぶせたシリコン層を使用す
る。

【００３４】第１および第２抵抗素子として高抵抗の多
結晶シリコンを形成する場合は、第４導電層のみ前記純
粋シリコン層や多結晶シリコン層で形成される。図１３
Ａおよび図１３Ｂはコンタクトホール形成のためのマス
クパターン２５０を適用して第１２および第１３（部材
番号なし）コンタクトホールを形成する工程を示した。
結果物全面に第４絶縁層５６を形成し、前記第４絶縁層
５６の全面にフォトレジストを塗布した後、前記マスク
パターン２５０を適用してコンタクトホール形成のため
のフォトレジストパターン８４を形成する。次いで、前
記フォトレジストパターン８４を食刻マスクとし前記第
２導電層上に積層されている絶縁層を食刻対象物とした
異方性食刻を施すことにより、ビットラインを伝送トラ
ンジスタのドレーン１４に接触させるためのコンタクト
ホールＢ１を形成する。この際、第３および第４パッド
２８はビットライン接触のためのコンタクトホールの外
形率を減らして深いコンタクトホールで発生する不良接
触を防止するために提供される。

【００３５】図１４Ａおよび図１４Ｂはビットライン形
成のためのマスクパターン２６０を適用して前記ビット
ライン３４を形成する工程を示した。第１２および第１
３コンタクトホールが形成されている結果物全面に第５
導電層を形成した後、前記マスクパターン２６０を適用
した写真食刻工程を施すことにより前記第１２コンタク
トホールを通じて第２伝送トランジスタのドレーン１４
と接触する第２ビットライン３４および前記第１３コン
タクトホールを通じて第１伝送トランジスタのドレーン
と接触する第１ビットライン（図１４Ｂには図示せず）
を形成する。この際、前記マスクパターン２６０は前記
ワードラインに対して垂直に配置され一つのセルで上、
下位置に配置された前記第１２および第１３コンタクト
ホールを通じて前記第３および第４パッド２８と接続す
るように形成される。

【００３６】図１５は前記図１４ＡのＢＢ線を切って見
た本発明の方法により製造されたＳＲＡＭセルの断面図
を示した。前記図４Ｂないし図１４Ｂで使われた符号と
同一の符号は同一部分を意味する。本発明で使用される
全ての導電層群は多結晶シリコンとシリサイドを積層し
た形態で形成されるが、これは導電層自体の抵抗および
接触抵抗を最小化するためである（ただし、第５導電層
はアルミニウムなどのような金属を使って形成すること
もある）。

【００３７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の精神を逸脱しない範囲で種々の改
変をなし得ることは勿論である。

【００３８】

【発明の効果】以上述べたように、本発明による半導体
メモリ装置は一つのセル内に２本のワードラインを形成
し、各ワードライン毎に一つずつ伝送トランジスタのゲ
ートを形成することにより、時常数の減少による素子動
作減少を増加させることができ、ワードラインと駆動ト
ランジスタのゲートを互いに平行に配置して活性領域を
ボックス形で形成することにより活性領域形成のための
工程マージンを増加することができる。

【００３９】また、第３導電層にドープされた不純物イ
オンの種類に従って抵抗素子をＰＭＯＳ薄膜トランジス
タや負荷抵抗で任意に形成出来るので、同一面積および
同一マスクをもってＣＭＯＳ ＳＲＡＭや負荷ＳＲＡＭ
を任意に形成出来るのみならず、一つのセル内に他のセ
ルとは互いに共有しない第１一定電源線の接続のための
コンタクトホールが一つのみ形成されるので従来のＳＲ
ＡＭにおいて問題となった電位差によるセル安定度低下
の問題が解決できる。よって、高速化、高集積化および
セル安定化を要する４Ｍｂ ＳＲＡＭおよびそれ以上の
集積度を有するＳＲＡＭに容易に適用できる。

【図面の簡単な説明】

【図１】ＰＭＯＳ薄膜トランジスタを用いた従来のフル
ＣＭＯＳ ＳＲＡＭの回路図である。

【図２】各セル領域を表し、 図１に示したＳＲＡＭのレ
イアウト図である。

【図３】図３は本発明の実施例によるＳＲＡＭセルの３
次元的回路図である。

【図４】図４Ａは本発明の実施例による方法に従って順
番にレイアウトされたＳＲＡＭセルのレイアウト図、図
４Ｂは図４ＡのＡ−Ａ線を切って見た断面図である。

【図５】図５Ａは本発明の実施例による方法に従って順
番にレイアウトされたＳＲＡＭセルのレイアウト図、図
５Ｂは図５ＡのＡ−Ａ線を切って見た断面図である。

【図６】図６Ａは本発明の実施例による方法に従って順
番にレイアウトされたＳＲＡＭセルのレイアウト図、図
６Ｂは図６ＡのＡ−Ａ線を切って見た断面図である。

【図７】図７Ａは本発明の実施例による方法に従って順
番にレイアウトされたＳＲＡＭセルのレイアウト図、図
７Ｂは図７ＡのＡ−Ａ線を切って見た断面図である。

【図８】図８Ａは本発明の実施例による方法に従って順
番にレイアウトされたＳＲＡＭセルのレイアウト図、図
８Ｂは図８ＡのＡ−Ａ線を切って見た断面図である。

【図９】図９Ａは本発明の実施例による方法に従って順
番にレイアウトされたＳＲＡＭセルのレイアウト図、図
９Ｂは図９ＡのＡ−Ａ線を切って見た断面図である。

【図１０】図１０Ａは本発明の実施例による方法に従っ
て順番にレイアウトされたＳＲＡＭセルのレイアウト
図、図１０Ｂは図１０ＡのＡ−Ａ線を切って見た断面図
である。

【図１１】図１１Ａは本発明の実施例による方法に従っ
て順番にレイアウトされたＳＲＡＭセルのレイアウト
図、図１１Ｂは図１１ＡのＡ−Ａ線を切って見た断面図
である。

【図１２】図１２Ａは本発明の実施例による方法に従っ
て順番にレイアウトされたＳＲＡＭセルのレイアウト
図、図１２Ｂは図１２ＡのＡ−Ａ線を切って見た断面図
である。

【図１３】図１３Ａは本発明の実施例による方法に従っ
て順番にレイアウトされたＳＲＡＭセルのレイアウト
図、図１３Ｂは図１３ＡのＡ−Ａ線を切って見た断面図
である。

【図１４】図１４Ａは本発明の実施例による方法に従っ
て順番にレイアウトされたＳＲＡＭセルのレイアウト
図、図１４Ｂは図１４ＡのＡ−Ａ線を切って見た断面図
である。

【図１５】図１４ＡのＢ−Ｂ線断面図である。

【符号の説明】

１０ 半導体基板 １２ フィールド酸化膜 １４ ドレーン １６、１８ ソース ２１、２２ ゲート ３０ 第１ノード ３１ 第２一定電源線 ３２ 第１抵抗素子 ３３ 第２抵抗素子 ３４ ビットライン ７８、８０ フォトレジストパターン １００、１１０、１２０、１３０、１４０、１５０、１
９０、２００、２１０、２２０、２３０、２４０、２５
０、２６０、３００ マスクパターン

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】 第１メモリセル、前記第１メモリセルと
   右側に対称に形成される第２メモリセル、前記第２メモ
   リセルと下側に対称に形成される第３メモリセル、およ
   び前記第３メモリセルと左側に対称に形成される第４メ
   モリセルを一つのブロックとしたとき、前記ブロックが
   半導体基板の全体にかけてマトリックス形に形成されセ
   ルアレイを形成する半導体メモリ装置において、 各メモリセル内の上、下側にそれぞれ一つずつ形成され
   横方向に隣あうメモリセルに延長され、セルアレイの一
   部で前記上、下側が連結される形で形成されるワードラ
   インと、前記各メモリセル内に存する上下のワードラインをゲー
   トとして用いて形成され、前記各ワードラインに隣接し
   てその両側に形成されるソース／ドレイン領域よりなる
   第１及び第２伝送トランジスタと、 前記上下のワードラインと平行し、その間に形成される
   第１及び第２ゲート電極と、 前記第１伝送トランジスタのソース領域と不純物領域を
   共有し、前記ゲート電極の一方側に形成されるドレイン
   領域とその他方側のセル中央部位に形成されるソース領
   域を備える第１駆動トランジスタと、 前記第２伝送トランジスタのソース領域と不純物領域を
   共有し、第２ゲート電極の一方側に形成されるドレイン
   領域とその他方側のセル中央部位に形成され、前記第１
   駆動トランジスタのソース領域と不純物領域を共有する
   ソース領域を備える第２駆動トランジスタと、 ボックス形に形成される前記各メモリセルの活性領域
   と、 各メモリセルの中央部に位置し横方向に隣合うメモリセ
   ルと連結されるように形成される第１電源線と、 前記第１電源線と平行する形で形成される第２電源線
   と、 各メモリセル内の両側にそれぞれ一つずつ形成され縦方
   向に隣合うメモリセルに延長されるように形成されるビ
   ットラインとから構成されることを特徴とする半導体メ
   モリ装置。
2. 【請求項２】 前記ワードラインは第１導電層、前記第
   １電源線は第２導電層、前記第２電源線は第４導電層お
   よび前記ビットラインは第５導電層に形成されることを
   特徴とする請求項１項記載の半導体メモリ装置。
3. 【請求項３】 前記第１電源線は他のセルと共有しない
   コンタクトにより前記セル中央部に形成される前記第１
   及び第２駆動トランジスタのソース領域と接触すること
   を特徴とする請求項１に記載の半導体メモリ装置。
4. 【請求項４】 前記第２電源線を挟んでその両側に前記
   第２電源線と片側が連結されるように一つずつの抵抗素
   子が形成されることを特徴とする請求項１項記載の半導
   体メモリ装置。
5. 【請求項５】 前記抵抗素子は前記第２電源線と同一導
   電層に形成されることを特徴とする請求項４項記載の半
   導体メモリ装置。
6. 【請求項６】 前記抵抗素子はＰＭＯＳ薄膜トランジス
   タであることを特徴とする請求項４項記載の半導体メモ
   リ装置。
7. 【請求項７】 前記抵抗素子は負荷抵抗素子であること
   を特徴とする請求項４項記載の半導体メモリ装置。
8. 【請求項８】 前記ビットラインは前記伝送トランジス
   タのゲートを挟んでその両側に形成されている不純物拡
   散領域のうちセルの外側に形成されている不純物拡散領
   域のうちいずれか一つと連結されることを特徴とする請
   求項１項記載の半導体メモリ装置。
9. 【請求項９】 二つの伝送トランジスタ、二つの駆動ト
   ランジスタおよび二つの抵抗素子から構成されるメモリ
   セルにおいて、 前記二つの駆動トランジスタがセルの内側に形成される
   よう、セル外側のそれぞれに一つずつの伝送トランジス
   タが配置され、 前記二つの伝送トランジスタは２本のワードラインに一
   組ずつ形成されるように配置され、 前記二つの駆動トランジスタのゲートは前記ワードライ
   ンに対して平行に配置されて活性領域がボックス形に形
   成され、前記第１及び第２駆動トランジスタのソース領域と 接続
   する電源線が各セルの中央部に配置されていることを特
   徴とする半導体メモリ装置。
10. 【請求項１０】 前記２本のワードラインおよび二つの
    駆動トランジスタのゲートは第１導電層に配置され、前
    記電源線は第２導電層に配置されることを特徴とする請
    求項９項記載の半導体メモリ装置。
11. 【請求項１１】 前記２本のワードラインは全体セルア
    レイの一部領域で互いに連結されるよう配置されること
    を特徴とする請求項９項記載の半導体メモリ装置。
12. 【請求項１２】 そのゲートは第１ワードラインと接続
    し、そのドレーンは第１ビットラインと接続するＮＭＯ
    Ｓ第１伝送トランジスタと、 そのゲートは第２ワードラインと接続し、そのドレーン
    は第２ビットラインと接続する第２伝送トランジスタ
    と、 前記第１伝送トランジスタのソースとそのドレーンが接
    続し、そのソースは第１電源線と連結され、そのゲート
    は前記第２伝送トランジスタのソースと接続するＮＭＯ
    Ｓ第１駆動トランジスタと、 前記第２伝送トランジスタのソースとそのドレーンが接
    続し、そのソースは前記第１電源線と連結され、そのゲ
    ートは前記第１伝送トランジスタのソースと接続するＮ
    ＭＯＳ第２駆動トランジスタと、 その片側は前記第１駆動トランジスタのドレーンと接続
    し、その他の側は第２電源線と接続する第１抵抗素子
    と、 その片側は前記第２駆動トランジスタのドレーンと接続
    し、その他の側は第２電源線と接続する第２抵抗素子と
    から構成されるメモリセルにおいて、 第１導電層には２本のワードラインと二つの駆動トラン
    ジスタのゲートとが互いに平行に配置され、前記メモリ
    セルの活性領域がボックス形に形成され、第２導電層に
    は第１電源線が配置され、第３導電層には前記第１伝送
    トランジスタのソースと前記第２駆動トランジスタのゲ
    ートとを連結する第１ノード、および前記第２伝送トラ
    ンジスタのソースと前記第１駆動トランジスタのゲート
    とを連結する第２ノードが配置され、第４導電層には第
    ２電源線、第１抵抗素子および第２抵抗素子が配置さ
    れ、第５導電層には２本のビットラインが配置されるこ
    とを特徴とする半導体メモリ装置。
13. 【請求項１３】 前記ワードラインをゲートとした伝送
    トランジスタが前記ワードラインのそれぞれに一つずつ
    形成されることを特徴とする請求項１２項記載の半導体
    メモリ装置。
14. 【請求項１４】 前記ワードラインは前記二つの駆動ト
    ランジスタのゲートがセルの内側に配置されるようそれ
    ぞれセルの外側に配置されることを特徴とする請求項１
    ２項記載の半導体メモリ装置。
15. 【請求項１５】 前記第１電源線はセル中央部を経なが
    ら前記ワードラインとは平行に配置されることを特徴と
    する請求項１２項記載の半導体メモリ装置。
16. 【請求項１６】 前記第１電源線は他のセルと共有しな
    いコンタクトにより前記セル中央部に形成される前記二
    つの駆動トランジスタのソース領域と接触することを特
    徴とする請求項１５記載の半導体メモリ装置。
17. 【請求項１７】 前記第１ノードは前記第２ノードと平
    行に配置されることを特徴とする請求項１２記載の半導
    体メモリ装置。
18. 【請求項１８】 前記第２電源線はセル中央部を通り、
    前記第１電源線と平行に配置されることを特徴とする請
    求項１２記載の半導体メモリ装置。
19. 【請求項１９】 前記第１電源線はセル中央部に形成さ
    れ前記二つの駆動トランジスタのソース領域と接触する
    ことを特徴とする請求項１８項記載の半導体メモリ装
    置。
20. 【請求項２０】 半導体基板に活性領域を形成する工程
    と、 前記活性領域が形成されている半導体基板上に第１導電
    層と絶縁層を積層した後、第１伝送トランジスタのゲー
    トとして用いられる第１ワードライン、第２伝送トラン
    ジスタのゲートとして用いられる第２ワードライン、お
    よび第１および第２駆動トランジスタのゲートをパター
    ニングする工程と、 前記第１および第２ワードライン、前記第１および第２
    駆動トランジスタのゲートをマスクとして結果物全面に
    不純物イオンをドープすることにより前記活性領域に所
    定の不純物拡散領域群を形成する工程と、 結果物全面に絶縁物質を塗布した後、異方正食刻するこ
    とにより前記第１および第２ワードライン、および前記
    第１および第２伝送トランジスタのゲート側壁にスペー
    サを形成する工程と、 結果物全面に第１絶縁層を形成する工程、前記第１ワー
    ドライン、第２ワードライン、第１駆動トランジスタの
    ゲートおよび第２駆動トランジスタのゲート間に形成さ
    れている前記第１絶縁層を除去することにより第１駆動
    トランジスタのゲートと第２駆動トランジスタのゲート
    間には第１コンタクトホール、第１ワードラインと第１
    駆動トランジスタのゲート間には第２コンタクトホー
    ル、第２ワードラインと第２駆動トランジスタのゲート
    間には第３コンタクトホール、第１ワードラインの片側
    には第４コンタクトホール、および第２ワードラインの
    片側には第５コンタクトホールを形成する工程と、 結果物全面に第２導電層を形成した後、前記第１コンタ
    クトホールと連結される第１電源線、前記第２コンタク
    トホールと連結される第１パッド、前記第３コンタクト
    ホールと連結される第２パッド、前記第４コンタクトホ
    ールと連結される第３パッド、および前記第５コンタク
    トホールと連結される第４パッドをパターニングする工
    程と、 結果物全面に第２絶縁層を形成する工程と、 前記第１および第２パッド上に形成されている前記第２
    絶縁層、前記第１および第２駆動トランジスタのゲート
    上に形成されている前記絶縁層、第１および第２絶縁層
    を部分的に取り除くことにより第６、７，８および９コ
    ンタクトホールを形成する工程と、 結果物全面に第３導電層を形成した後、前記第６と第９
    コンタクトホール、および前記第７と第８コンタクトホ
    ールが連結されるようパターニングすることにより、前
    記第１駆動トランジスタのゲートと第２駆動トランジス
    タの片側不純物拡散領域を連結する第１ノード、および
    前記第２駆動トランジスタのゲートと第１駆動トランジ
    スタの片側不純物拡散領域を連結する第２ノードを形成
    する工程と、 結果物全面に第３絶縁層を形成する工程と、 前記第１および第２ノード上に形成されている前記第３
    絶縁層を部分的に取り除くことにより、第１０および第
    １１コンタクトホールを形成する工程と、 結果物全面に第４導電層を形成した後パターニングする
    ことにより前記第１駆動トランジスタのゲートと第２駆
    動トランジスタのゲート間を経る第２電源線、および片
    側は前記第２電源線と連結され他の側は前記第１０およ
    び第１１コンタクトホールと連結されるよう第１および
    第２抵抗素子を形成する工程と、 結果物全面に第４絶縁層を形成する工程と、 前記第３および第４パッド上に形成されている前記第
    ２、第３および第４絶縁層を部分的に取り除くことによ
    り、第１２コンタクトホールおよび第１３コンタクトホ
    ールを形成する工程と、 結果物全面に第５導電層を形成したのちパターニングす
    ることにより、前記第３パッドと連結される第１ビット
    ライン、および第４パッドと連結される第２ビットライ
    ンを形成する工程からなることを特徴とする半導体メモ
    リ装置の製造方法。