JP3623806B2 - 半導体メモリ装置およびその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置およびその製造方法に係り、特にメモリ装置の高集積化を図った半導体メモリ装置である静的ランダムアクセスメモリ（以下、ＳＲＡＭと称する）およびその製造方法に関する。
【０００２】
【従来の技術】
二つの伝送トランジスタ、二つの駆動トランジスタおよび二つの負荷素子より構成されるＳＲＡＭセルに関する研究が各種の分野でなされてきた。
ＳＲＡＭはＤＲＡＭに比べてメモリ容量面においては劣るが使いやすく高速なので、マイコンシステムや端末機器などの中小規模のシステム用メモリとして広範囲の分野で使われている。
【０００３】
ＳＲＡＭのメモリセルはフリップフロップを構成する負荷素子の差により３種、すなわち負荷素子としてデプレッション形ＮＭＯＳトランジスタを使うデプレッション負荷形、高抵抗の多結晶シリコンを使う高抵抗多結晶シリコン負荷形およびＰＭＯＳトランジスタを使うＣＭＯＳ形に分かれる。
このうち、ＣＭＯＳ形メモリセルは、スタンドバイ電流を減らして消費電力を著しく減少しうるのみならず、消費電力、ソフトエラー免疫性およびセル安定化など色々の側面において弱点の多い高抵抗多結晶シリコン負荷形メモリセルの問題点を解決できるので次世代ＳＲＡＭセルとして導入されている。
【０００４】
しかし、このＣＭＯＳ形メモリセルを二次元的に形成する場合、単位メモリセルの占有する面積が著しく増加してメモリ装置の集積度を低下させる要因として作用する。これは、高抵抗多結晶シリコン負荷形メモリセルの場合は四つのトランジスタ、すなわち二つのＮＭＯＳ伝送トランジスタと二つのＮＭＯＳ駆動トラジスタを半導体基板上に形成し、その上部に高抵抗の多結晶シリコンを負荷素子で形成する反面、ＣＭＯＳ形メモリセルの場合は六つのトランジスタ、すなわち二つのＮＭＯＳ伝送トランジスタ、二つのＮＭＯＳ駆動トランジスタおよび二つのＰＭＯＳトランジスタを同一な半導体基板上に形成するからである。
【０００５】
同一の半導体基板に相異なる形のウェルを形成して四つのＮＭＯＳトランジスタおよび二つのＰＭＯＳトランジスタを形成したＣＭＯＳ形メモリセルにおいて、半導体基板には二つのＮＭＯＳ伝送トランジスタと二つのＮＭＯＳ駆動トランジスタのみ形成し、その上部にＰＭＯＳトランジスタを薄膜トランジスタ（以下、ＴＦＴと称する）で形成する方法が開発された。これにより、高抵抗の多結晶シリコンを負荷素子で使ったＳＲＡＭ装置程度に単位セルの占有する面積が減少されたＣＭＯＳ形メモリセルが得られた。
【０００６】
ＩＥＤＭ９１’に載せられた日本ＮＥＣ社の論文” １６Ｍｂｉｔ ＳＲＡＭ Ｃｅｌｌ Ｔｅｃｈ−ｎｏｌｏｇｙ ｆｏｒ ２．０Ｖ Ｏｐｅｒａｔｉｏｎ” （Ｈ． Ｏｈｋｕｂｏ， Ｓ． Ｈｏｒｉｂａ， ｅｔｃ．） は伝送トランジスタおよび駆動トランジスタを半導体基板上に形成した後、その上部に絶縁膜を介してＰＭＯＳ ＴＦＴを形成したＣＭＯＳ形メモリセルのレイアウトを示している。前記論文の図１から判るように、伝送トランジスタと駆動トランジスタの占有する面積内でＰＭＯＳ ＴＦＴを形成することができるので、ＰＭＯＳ ＴＦＴの製造による集積度の低下の問題が生じない。
【０００７】
ＮＥＣ社の前記論文とＩＥＤＭ’９１に載せられた富士通社の論文”Ａ Ｓｐｌｉｔ Ｗｏｒｄｌｉｎｅ Ｃｅｌｌ ｆｏｒ １６Ｍｂ ＳＲＡＭ ｕｓｉｎｇ ｐｏｌｙｓｉｌｉｃｏｎ ｓｉｄｅｗａｌｌ ｃｏｎｔａｃｔｓ ”（Ｋａｚｕｏ Ｉｔａｂａｓｈｉ， Ｋａｚｕｈｉｒｏ Ｍｉｚｕｔａｎｉ， ｅｔｃ．） 等に掲載されたＳＲＡＭセルのレイアウトが添付した図１に示されている。
図１に示した通り、伝送トランジスタのゲート役割をも果たすワードラインが一つのメモリセルの上下側にそれぞれ一つずつ存することが判る。これは一本のワードラインが二つの伝送トランジスタのゲート役割をともに果たさせてやむを得ず活性領域の構造が複雑になった、１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ に載せられた論文 ”Ａ Ｈａｌｆ−ｍｉｃｒｏｎ ＳＲＡＭ ｃｅｌｌ ｕｓｉｎｇ ａ ｄｏｕｂｌｅ−ｇａｔｅｄ ｓｅｌｆ−ａｌｉｇｎｅｄ ｐｏｌｙｓｉｌｉｃｏｎ ＰＭＯＳ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ） Ｌｏａｄ ”（Ａ． Ｏ． Ａｄａｎ， Ｋ． Ｓｕｚｕｋｉ， ｅｔｃ．） に比べて略ボックス形に活性領域の構造を単純化してＳＲＡＭセルが製造できる。従って、単位メモリセルの占有する面積を著しく縮められ高集積化に有利であるのみならず、複雑な構造の活性領域で必ず生ずるバーズビクによる活性領域侵食現象（富士通社の前記論文に記述されている）が減らせるのでメモリセルの信頼性および工程マージンを増加する。
【０００８】
しかし、前記論文によれば、駆動トランジスタのゲートと同一の層で形成され、伝送トランジスタのゲートの役割を果たし、かつ隣り合うメモリセルと連続に連結されるワードラインを有するメモリセルを構成する場合において、駆動トランジスタおよび伝送トランジスタのゲートとワードラインは同一導電層をパタニングして形成される。従って、一つのメモリセルの上下側に配置されるワードライン間に駆動トランジスタのゲートを配置する場合、前記ワードラインと駆動トランジスタのゲート間のピッチによりメモリセルの面積が定められる。
【０００９】
このようにワードラインを駆動トランジスタのゲートと同一層で形成し、隣り合うメモリセルと連続に連結されるよう配置する場合、ＳＲＡＭ装置の高集積化に必須のセル面積の減少を達成しにくい。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は伝送トランジスタのゲートとワードラインが相異なる導電層より形成される半導体メモリ装置を提供することである。
本発明の他の目的は従来のデザインルールを以て単位メモリセルが占有する面積が最小化できる半導体メモリ装置を提供することである。
【００１１】
本発明のさらに他の目的は前記目的を達成するに適合した半導体メモリ装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
前記目的および他の目的を達成するために本発明は、第１メモリセルを備える半導体メモリ装置であって、前記第１メモリセルは、半導体基板と、前記半導体基板に形成されている第１導電層と、前記第１導電層に形成されているゲートをそれぞれ有している第１伝送トランジスタおよび第２伝送トランジスタと、前記第１伝送トランジスタおよび前記第２伝送トランジスタの各ゲート上に形成され、前記第１伝送トランジスタおよび前記第２伝送トランジスタの各ゲートにそれぞれ内部において接触する第１コンタクトホールおよび第２コンタクトホールを有する絶縁層と、前記絶縁層上に形成されている第２導電層と、前記第２導電層から形成されている第１ワードラインおよび第２ワードラインとを備え、前記第１ワードラインは前記第１伝送トランジスタのゲートに前記第１コンタクトホールを介して接続し、前記第２ワードラインは前記第２伝送トランジスタのゲートに前記第２コンタクトホールを介して接続していることを特徴とする半導体メモリ装置を提供する。
【００１５】
そして、本発明の目的および他の目的は、半導体基板にフィールド酸化膜を形成して第１活性領域および第２活性領域を限定する段階と、結果物の全面に第１ゲート絶縁膜を形成する段階と、前記第１ゲート絶縁膜上に第１導電層を沈積してからこれをパタニングすることにより、前記第１活性領域を横切り片側に隣り合うメモリセルの第１伝送トランジスタのゲートと連結される第１伝送トランジスタのゲート、前記第１活性領域を横切りながら前記第１伝送トランジスタのゲートの垂直方向に配置される第１駆動トランジスタのゲート、前記第２活性領域を横切りながら他の側に隣り合うメモリセルの第２伝送トランジスタのゲートと連結される第２伝送トランジスタのゲート、前記第２活性領域を横切りながら前記第２伝送トランジスタのゲートに垂直方向に配置される第２駆動トランジスタのゲートを形成する段階と、結果物の全面に不純物をイオン注入して前記トランジスタのソース領域およびドレイン領域を形成する段階と、結果物の全面に第１絶縁層を形成する段階と、前記第１絶縁層を部分的に除去することにより前記第１伝送トランジスタのゲート上に第１コンタクトホール、前記第１駆動トランジスタのソース領域上に第２コンタクトホール、前記第２駆動トランジスタのソース領域上に第３コンタクトホールおよび前記第２伝送トランジスタのゲート上に第４コンタクトホールを形成する段階と、結果物の全面に第２導電層を沈積してからこれをパタニングすることにより前記第１コンタクトホールを埋め込み前記第１伝送トランジスタのゲートに平行方向に配置される第１ワードライン、前記第２および第３コンタクトホールを埋め込み前記第１ワードラインに平行方向に配置される第１一定電源線、および前記第４コンタクトホールを埋め込み前記第２伝送トランジスタのゲートに平行方向に配置される第２ワードラインを形成する段階を備えることを特徴とする半導体メモリ装置の製造方法により達成される。
【００１６】
ここで、前記負荷素子としてＰＭＯＳ ＴＦＴまたは高抵抗の多結晶シリコンが使え、第１導電層および第２導電層を構成する構成物質で多結晶シリコンまたは多結晶シリコンとシリサイドが積層された構造を用いる。
また、ＰＭＯＳ ＴＦＴの構成は下部ゲート構造、上部ゲート構造あるいは下部ゲートと上部ゲートを同時に有する二重ゲート構造のうちいずれか一つが選択されうる。
【００１７】
【作用】
本発明は伝送トランジスタのゲートとワードラインを相異なる導電層で形成し、伝送トランジスタのゲートを各メモリセル単位に分離させ、前記ワードラインを通じて互いに分離された伝送トランジスタのゲートを連結する。
また、前記伝送トランジスタのゲートを前記ワードライン方向に転写する時、前記伝送トランジスタのゲートが前記駆動トランジスタのゲートと交差するよう配置する。
【００１８】
従って、従来のデザインルールにおいてもメモリセルの面積を著しく減少させることができ、レイアウトマージンを増加させ信頼性のあるメモリセルが具現できる。
【００１９】
【実施例】
以下、本発明の好適な実施例を添付した図面に基づき詳細に説明する。
図２〜図１１は本発明によるＳＲＡＭセル２個を左右に配置したレイアウト図であって、各レイアウトにおいて斜線を引いた部分は一枚のマスクに描かれるマスクパターンを意味する。また、図１２〜図２１および図２２〜図３１はそれぞれ前記図２〜図１１のＡ−Ａ線およびＢ−Ｂ線を切って見た断面図であって、前記各レイアウトに描かれたマスクパターンを用いてＳＲＡＭセルを製造する工程を示す。
【００２０】
図２、図１２および図２２は第１活性領域１Ａおよび第２活性領域１Ｂを形成するためのマスクパターン１００および１０２を用いてフィールド酸化膜１２を形成する段階を示す。
半導体基板１０上に前記パッド酸化膜（図示せず）および窒化膜パターン（図示せず）を順次に形成した後、通常の選択酸化工程で前記窒化膜パターンにより露出された基板を酸化してフィールド酸化膜１２を形成することにより、第１活性領域１Ａおよび第２活性領域１Ｂをそれぞれ限定する。次いで、前記窒化膜パターンおよびパッド酸化膜の全てを取り除く。
【００２１】
ここで、前記第１および第２活性領域１Ａ、１Ｂは隣り合うメモリセルとセルの縁を基準にして対称に形成され、各メモリセル自体にも対称に形成される。
図３、図１３および図２３は第１伝送トランジスタのゲート１４、第１駆動トランジスタのゲート１６、第２駆動トランジスタのゲート１８（図２３）および第２伝送トランジスタのゲート（図示せず）を形成するための各対応マスクパターン１１０、１１２、１１４および１１６を用いて第１伝送トランジスタ、第１駆動トランジスタ、第２伝送トランジスタおよび第２駆動トランジスタを形成する段階を示す。
【００２２】
前記フィールド酸化膜１２の形成された半導体基板１０の全面に、第１および第２伝送トランジスタと第１および第２駆動トランジスタのゲート絶縁膜１３を形成した後、前記ゲート絶縁膜１３上に導電物質、例えば多結晶シリコンあるいは多結晶シリコンとシリサイドが積層された物質を沈積して第１導電層（図示せず）を形成する。次いで、前記マスクパターン１１０、１１２、１１４および１１６を用いた写真食刻工程で前記第１導電層をパタニングすることにより第１伝送トランジスタのゲート１４、第１駆動トランジスタのゲート１６、第２駆動トランジスタのゲート１８および第２伝送トランジスタのゲート（図示せず）をそれぞれ形成する。前記第１伝送トランジスタのゲート１４はメモリセルの縁に形成され、前記第１活性領域（図１２の１Ａ）を横切り、片側に隣り合うメモリセルの第１伝送トランジスタのゲートと連結され、連結されたそれぞれが他の隣り合うメモリセルのゲートとは分離される。前記第１駆動トランジスタのゲート１６はメモリセルの中心部に形成され、前記第１活性領域を横切り、前記第１伝送トランジスタのゲート１４に対して垂直方向に配置される。前記第２駆動トランジスタのゲート１８はメモリセルの中心部に形成され、前記第２活性領域（図１２の１Ｂ）を横切り、前記第１駆動トランジスタのゲート１６に対して平行に配置される。前記第２伝送トランジスタのゲート（図３の左右下隅に対応）はメモリセルの縁に形成され、前記第２活性領域を横切り、他の側に隣り合うメモリセルの第２伝送トランジスタのゲートと連結され、連結されたそれぞれが他の隣り合うメモリセルとは分離される。
【００２３】
次いで、前記トランジスタのゲートの形成された結果物の全面に不純物、例えば燐またはひ素をイオン注入して第１伝送トランジスタのソース領域（あるいはドレイン領域）２０およびドレイン領域（あるいはソース領域）２２、第１駆動トランジスタのソース領域（図示せず）およびドレイン領域２０、第２駆動トランジスタのソース領域（図示せず）およびドレイン領域（図示せず）、第２伝送トランジスタのソース領域（あるいはドレイン領域、図示せず）およびドレイン領域（あるいはソース領域）２４を形成することによりそれぞれのトランジスタを完成する。
【００２４】
ここで、第１伝送トランジスタのソース領域２０とドレイン領域２２、および第１駆動トランジスタのソース領域およびドレイン領域２０は第１活性領域に形成され、前記第１伝送トランジスタのソース領域と第１駆動トランジスタのドレイン領域は共有される。そして、第２駆動トランジスタのソース領域とドレイン領域、および第２伝送トランジスタのソース領域およびドレイン領域２４は第２活性領域に形成され、前記第２駆動トランジスタのドレイン領域と第２伝送トランジスタのソース領域は共有される。
【００２５】
前記図１に示した従来のＳＲＡＭセルのレイアウトと図３に示した本発明のレイアウトを比較すれば次の通りである。
前記図１のレイアウトは伝送トランジスタのゲートがメモリセルの上下側の縁にそれぞれ形成され、メモリセルアレイの全体にかけて隣り合うメモリセルと連結される構造を有する。反面、前記図３のレイアウトはメモリセルの上側に形成される伝送トランジスタのゲートが片側に隣り合うメモリセルの上側に形成される伝送トランジスタのゲートと連結され、メモリセルの下側に形成される伝送トランジスタのゲートが他の側に隣り合うメモリセルの下側に形成される伝送トランジスタのゲートと連結され、連結されたそれぞれが他の隣り合うメモリセルとは分離される構造で形成される。
【００２６】
すなわち、本発明のレイアウトによれば、通常のデザインルールでもメモリセルの面積を左右する伝送トランジスタおよび駆動トランジスタのゲートが占有する面積が減少できるので、単位セルの面積を減少し工程マージンを増加させうる。
図４、図１４および図２４は第１〜第４コンタクトホールを形成するためのマスクパターン１２０、１２２、１２４および１２６を用いて、第１ワードラインを第１伝送トランジスタのゲート１４と連結するための第１コンタクトホール１、第１一定電源線を第１駆動トランジスタのソース領域と連結するための第２コンタクトホール（図示せず）、第１一定電源線を第２駆動トランジスタのソース領域に連結するための第３コンタクトホール（図示せず）、および第２ワードラインを第２伝送トランジスタのゲートと連結するための第４コンタクトホール（図示せず）を形成する段階を示す。
【００２７】
前記トランジスタが形成された結果物の全面に第１絶縁層２８を形成してから前記マスクパターン１２０、１２２、１２４および１２６を用いた写真食刻工程で前記第１絶縁層２８を部分的に取り除くことにより、第１伝送トランジスタのゲート１４の表面を露出させる第１コンタクトホール１、第１駆動トランジスタのソース領域の表面を露出させる第２コンタクトホール、第２駆動トランジスタのソース領域の表面を露出させる第３コンタクトホール、第２伝送トランジスタのゲートの表面を露出させる第４コンタクトホールをそれぞれ形成する。
【００２８】
ここで、前記第１絶縁層２８は前記トランジスタのゲートを後続工程で形成されるワードラインから絶縁させるために提供され、高温酸化膜ＨＴＯのような酸化膜を単一層に沈積して形成でき、前記高温酸化膜上に、例えばＢＰＳＧのような絶縁物質を積層してその表面をも平坦化しうる。
図５、図１５および図２５は第１および第２ワードラインと第１一定電源線を形成するためのマスクパターン１３０、１３２および１３４を用いて前記第１ワードライン３０、第１一定電源線３２および第２ワードライン３４を形成する段階を示す。
【００２９】
前記第１〜第４コンタクトホールの形成された結果物の全面に導電物質、例えば多結晶シリコンあるいは多結晶シリコンとシリサイドが積層された物質を沈積して第２導電層（図示せず）を形成する。次いで、前記マスクパターン１３０、１３２および１３４を用いた写真食刻工程で前記第２導電層をパタニングすることにより、前記第１ワードライン３０、第１一定電源線３２および第２ワードライン３４を形成する。前記第１ワードライン３０、第１一定電源線３２および第２ワードライン３４を形成する。前記第１ワードライン３０は第１コンタクトホール（図１４の１）を通じて第１伝送トランジスタのゲート１４と連結され、前記第２ワードライン３４は第４コンタクトホールを通じて第２伝送トランジスタのゲートに連結される。前記第１一定電源線３２は前記第２および第３コンタクトホールを通じてそれぞれ第１および第２駆動トランジスタのソース領域に連結される。ここで、前記第１一定電源線は接地線となる。
【００３０】
前記図１５に示した通り、前記第１および第２伝送トランジスタと第１および第２駆動トランジスタのゲートは前記ゲート絶縁膜１３上に配置され、前記第１および第２ワードライン３０、３４は前記トランジスタのゲート上に形成された前記第１絶縁層２８上に配置される。
ここで、前記第１および第２ワードライン３０、３４はそれぞれ前記第１および第２伝送トランジスタのゲートに連結されるので、伝送トランジスタのゲートとワードラインを同一層で形成した従来の方法のようなメモリセル回路が可能なことは勿論である。
【００３１】
前記図１で説明した従来の方法においては、ワードラインと伝送トランジスタおよび駆動トランジスタのゲートが同一導電層をパタニングして形成されるので、前記ワードラインと駆動トランジスタのゲートとの間のピッチによりメモリセルの面積が制限される問題点があった。一方、本発明は前述した通り、第１導電層で伝送トランジスタのゲートを形成しながら前記ゲートを各メモリセル単位に分離させた後、第２導電層でワードラインを形成して前記ワードラインが互いに分離された伝送トランジスタのゲートを連結させる。従って、メモリセルの面積を最大に減少させうる。
【００３２】
図６、図１６および図２６は第５〜第８コンタクトホールを形成するためのマスクパターン１４０、１４２、１４４および１４６を用いて、第１パッドを前記第１伝送トランジスタのドレイン領域２２に連結するための第５コンタクトホール（図示せず）、第２ＰＭＯＳ ＴＦＴのゲートを前記第２駆動トランジスタのゲート１８および第１駆動トランジスタのドレイン領域２０（あるいは第１伝送トランジスタのソース領域）に連結するための第６コンタクトホール２、第１ＰＭＯＳ ＴＦＴのゲートを前記第１駆動トランジスタのゲート１６および第２駆動トランジスタのドレイン領域（あるいは第２伝送トランジスタのソース領域）に連結するための第７コンタクトホール（図示せず）および第２パッドを前記第２伝送トランジスタのドレイン領域２４に連結するための第８コンタクトホール３を形成する段階を示す。
【００３３】
前記第１および第２ワードライン３０、３４と第１一定電源線３２の形成された結果物の全面に第２絶縁層３６を形成した後、前記マスクパターン１４０、１４２、１４４および１４６を用いた写真食刻工程で前記第２絶縁層３６を部分的に取り除くことにより、前記第１伝送トランジスタのドレイン領域２２の表面を露出させる第５コンタクトホール、第２駆動トランジスタのゲート１８および第１駆動トランジスタのドレイン領域の表面を露出させる第６コンタクトホール２、第１駆動トランジスタのゲート１６および第２駆動トランジスタのドレイン領域の表面を露出させる第７コンタクトホールおよび第２伝送トランジスタのドレイン領域２４の表面を露出させる第８コンタクトホール３を形成する。
【００３４】
ここで、前記第２絶縁層３６は高温酸化膜のような酸化膜を単一層で沈積して形成でき、前記高温酸化膜上にＢＰＳＧのような絶縁物質を積層してその表面を平坦化させうる。
図７、図１７および図２７は第１および第２パッドと第１および第２ＰＭＯＳＴＦＴのゲートを形成するためのマスクパターン１５０、１５２、１５４および１５６を用いて、第１パッド４０、第２ＰＭＯＳ ＴＦＴのゲート４２、第１ＰＭＯＳ ＴＦＴのゲート４４および第２パッド４６を形成する段階を示す。
【００３５】
前記第５〜第８コンタクトホールの形成された結果物の全面に導電物質、例えば多結晶シリコンを沈積した後、前記マスクパターン１５０、１５２、１５４および１５６を用いた写真食刻工程で前記多結晶シリコンをパタニングすることにより、第１パッド４０、第２ＰＭＯＳ ＴＦＴのゲート４２、第１ＰＭＯＳ ＴＦＴのゲート４４および第２パッド４６を形成する。前記第１パッド４０は前記第５コンタクトホールを通じて第１伝送トランジスタのドレイン領域２２と連結され、後続工程で形成される第１ビットラインと接触し前記第１ワードライン３０に対して平行方向に配置される。前記第２ＰＭＯＳ ＴＦＴゲート４２は前記第６コンタクトホール２を通じて第２駆動トランジスタのゲート１８および第１駆動トランジスタのドレイン領域２０または第１伝送トランジスタのソース領域２０に連なり、前記第１パッド４０に対して平行方向に配置される。前記第１ＰＭＯＳ ＴＦＴのゲート４４は前記第７コンタクトホールを通じて第１駆動トランジスタのゲート１６および第２駆動トランジスタのドレイン領域または第１伝送トランジスタのソース領域に連なり、前記第１パッド４０に対して平行方向に配置される。
【００３６】
前記第２パッド４６は前記第８コンタクトホール３を通じて第２伝送トランジスタのドレイン領域２４に連なり、前記第１パッド４０に対して平行方向に配置され、後続工程で形成される第２ビットラインと接触する。
ここで、前記第１ＰＭＯＳ ＴＦＴのゲート４４は第２駆動トランジスタのゲート１８を横切り、これに対して垂直方向に配置され、前記第２ＰＭＯＳ ＴＦＴのゲート４２は第１駆動トランジスタのゲート１６を横切りこれに対して垂直方向に配置される。
【００３７】
図８、図１８および図２８は第９および第１０コンタクトホールを形成するためのマスクパターン１６０および１６２を用いて、第１ＰＭＯＳ ＴＦＴのドレイン領域を前記第１伝送トランジスタのソース領域（あるいは第１駆動トランジスタのドレイン領域）、第２ＰＭＯＳ ＴＦＴのゲート４２および第２駆動トランジスタのゲート１８に連結するための第９コンタクトホール４および第２ＰＭＯＳ ＴＦＴのドレイン領域を前記第２伝送トランジスタのソース領域（あるいは第２駆動トランジスタのドレイン領域）、第１ＰＭＯＳ ＴＦＴのゲート４４および第１駆動トランジスタのゲート１６に連結するための第１０コンタクトホール（図示せず）を形成する段階を示す。
【００３８】
前記第１パッド４０、第２ＰＭＯＳ ＴＦＴのゲート４２、第１ＰＭＯＳ ＴＦＴのゲート４４および第２パッド４６が形成された結果物の全面に、例えば高温酸化膜のような酸化膜を薄く沈積して第１および第２ＰＭＯＳ ＴＦＴのゲート絶縁膜４８を形成する。次いで、前記マスクパターン１６０および１６２を用いた写真食刻工程で前記ゲート絶縁膜４８を部分的に取り除くことにより、前記第２ＰＭＯＳ ＴＦＴのゲート４２の表面を露出させる第９コンタクトホール４および前記第１ＰＭＯＳ ＴＦＴのゲート４４の表面を露出させる第１０コンタクトホールを形成する。
【００３９】
図９、図１９および図２９は第１ＰＭＯＳ ＴＦＴの活性領域と第２一定電源線および第２ＰＭＯＳ ＴＦＴの活性領域と第３一定電源線を形成するためのマスクパターン１７０および１７２を用いて、前記第１ＰＭＯＳ ＴＦＴのドレイン領域５０、ソース領域５２およびチャネル領域５４と、前記第２ＰＭＯＳ ＴＦＴのドレイン領域、ソース領域およびチャネル領域（図示せず）と、第２一定電源線５２および第３一定電源線５６を形成する段階を示す。
【００４０】
前記第９および第１０コンタクトホールの形成された結果物の全面に、例えばアモルファスシリコンを沈積した後、前記マスクパターン１７０および１７２を用いた写真食刻工程で前記アモルファスシリコンをパタニングすることにより、第１ＰＭＯＳ ＴＦＴの活性領域、第２ＰＭＯＳ ＴＦＴの活性領域、第２一定電源線および第３一定電源線をそれぞれ形成する。次いで、前記第１および第２ＰＭＯＳ ＴＦＴのチャネル領域となる領域（すなわち、第１および第２ＰＭＯＳＴＦＴのゲート上部）を除いた領域に不純物、たとえばボロンをイオン注入することにより、前記第１ＰＭＯＳ ＴＦＴの活性領域をドレイン領域５０、ソース領域５２およびチャネル領域５４に区分し、第２ＰＭＯＳ ＴＦＴの活性領域もやはりドレイン領域、ソース領域およびチャネル領域に区分する。
【００４１】
ここで、前記第２一定電源線５２は第１ＰＭＯＳ ＴＦＴのソース領域５２に連結され、第２ワードライン３４に対して平行方向に配置されるよう形成され、前記第１ＰＭＯＳ ＴＦＴの活性領域は前記第２一定電源線５２と連結され、第２ワードライン３４に対して垂直方向に配置される。そして、前記第３一定電源線５６は第２ＰＭＯＳ ＴＦＴのソース領域（図示せず）に連なり、第１ワードライン３０に対して平行方向に配置されるよう形成され、前記第２ＰＭＯＳ ＴＦＴの活性領域は前記第３一定電源線５６と連結され、第１ワードライン３０に対して垂直方向に配置される。
【００４２】
図１０、図２０および図３０は第１１および第１２コンタクトホールを形成するためのマスクパターン１８０および１８２を用いて、第１ビットラインを前記第１パッド４０に連結するための第１１コンタクトホール５および第２ビットラインを第２パッド４６に連結するための第１２コンタクトホール（図示せず）を形成する段階を示す。
【００４３】
前記第１および第２ＰＭＯＳ ＴＦＴの形成された結果物の全面に第３絶縁層６０を形成した後、前記マスクパターン１８０および１８２を用いた写真食刻工程で前記第３絶縁層６０を部分的に取り除くことにより、前記第１パッド４０の表面を露出させる第１１コンタクトホール５および前記第２パッド４６の表面を露出させる第１２コンタクトホールを形成する。
【００４４】
ここで、前記第３絶縁層６０は高温酸化膜のような酸化膜を単一層で沈積して形成でき、前記高温酸化膜上にＢＰＳＧのような絶縁物質を積層してその表面を平坦化せうる。
図１１、図２１および図３１は第１および第２ビットラインを形成するためのマスクパターン１９０および１９２を用いて第１ビットライン６２および第２ビットライン６４を形成する段階を示す。
【００４５】
前記第１１および第１２コンタクトホールの形成された結果物の全面に金属物質、例えばアルミニウムを沈積した後、前記マスクパターン１９０および１９２を用いた写真食刻工程で前記アルミニウムをパタニングすることにより、第１ビットライン６２および第２ビットライン６４を形成する。前記第１ビットライン６２は前記第１１コンタクトホール５を通じて第１パッド４０と接触して第１伝送トランジスタのドレイン領域２２と連結され、前記第２ビットライン６４は前記第１２コンタクトホールを通じて第２パッド４６と接触して第２伝送トランジスタのドレイン領域２４と連結される。
【００４６】
ここで、前記第１および第２ビットライン６２、６４は前記第１および第２ワードライン３０、３４に対して垂直方向に配置される。
前記図２〜図１１、図１２〜図２１および図２２〜図３１は負荷素子として下部ゲート構造のＰＭＯＳ ＴＦＴを用いた場合のＳＲＡＭセルのレイアウト図および断面図をそれぞれ示しているが、負荷素子として前記下部ゲート構造のＰＭＯＳ ＴＦＴの他、上部ゲート構造のＰＭＯＳ ＴＦＴ、または二重ゲート構造のＰＭＯＳ ＴＦＴが使用できることはもちろんである。これは本発明が伝送トランジスタのゲートとワードラインを相異なる層で形成して単位メモリセルが占有する面積を最小化することを特徴とするからである。
【００４７】
従って、前述したように本発明は、伝送トランジスタのゲートを各メモリセル単位に分離させ、前記伝送トランジスタのゲートとは異なる導電層でワードラインを形成して、前記ワードラインが互いに分離された伝送トランジスタのゲートを連結させる。
前記ワードラインは前記伝送トランジスタのゲートを前記ワードラインから絶縁させるための絶縁層上に形成され、前記ワードラインと伝送トランジスタのゲートは前記絶縁層に形成されたコンタクトホールを通じて電気的に接続される。
【００４８】
また、各メモリセルは隣り合うメモリセルと対称構造で形成され、それぞれも対称構造で形成される。
【００４９】
【発明の効果】
従って、従来のデザインルールにおいてもメモリセルの面積を著しく減少でき、レイアウトマージンを増加して信頼性のあるメモリセルを具現できる。
【図面の簡単な説明】
【図１】図１は伝送トランジスタのゲートとワードラインを同一層で形成した従来の半導体メモリ装置のレイアウト図である。
【図２】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図３】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図４】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図５】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図６】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図７】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図８】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図９】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図１０】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図１１】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図１２】前記図２のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１３】前記図３のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１４】前記図４のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１５】前記図５のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１６】前記図６のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１７】前記図７のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１８】前記図８のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１９】前記図９のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２０】前記図１０のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２１】前記図１１のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２２】前記図２のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２３】前記図３のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２４】前記図４のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２５】前記図５のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２６】前記図６のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２７】前記図７のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２８】前記図８のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２９】前記図９のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図３０】前記図１０のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図３１】前記図１１のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【符号の説明】
１０ 半導体基板
１２ フィールド酸化膜
１３ ゲート絶縁膜
１４ 第１伝送トランジスタのゲート
１６ 第１駆動トランジスタのゲート
１８ 第２駆動トランジスタのゲート
２８ 第１絶縁層
３０ 第１ワードライン
３４ 第２ワードライン
３６ 第２絶縁層
【産業上の利用分野】
本発明は半導体メモリ装置およびその製造方法に係り、特にメモリ装置の高集積化を図った半導体メモリ装置である静的ランダムアクセスメモリ（以下、ＳＲＡＭと称する）およびその製造方法に関する。
【０００２】
【従来の技術】
二つの伝送トランジスタ、二つの駆動トランジスタおよび二つの負荷素子より構成されるＳＲＡＭセルに関する研究が各種の分野でなされてきた。
ＳＲＡＭはＤＲＡＭに比べてメモリ容量面においては劣るが使いやすく高速なので、マイコンシステムや端末機器などの中小規模のシステム用メモリとして広範囲の分野で使われている。
【０００３】
ＳＲＡＭのメモリセルはフリップフロップを構成する負荷素子の差により３種、すなわち負荷素子としてデプレッション形ＮＭＯＳトランジスタを使うデプレッション負荷形、高抵抗の多結晶シリコンを使う高抵抗多結晶シリコン負荷形およびＰＭＯＳトランジスタを使うＣＭＯＳ形に分かれる。
このうち、ＣＭＯＳ形メモリセルは、スタンドバイ電流を減らして消費電力を著しく減少しうるのみならず、消費電力、ソフトエラー免疫性およびセル安定化など色々の側面において弱点の多い高抵抗多結晶シリコン負荷形メモリセルの問題点を解決できるので次世代ＳＲＡＭセルとして導入されている。
【０００４】
しかし、このＣＭＯＳ形メモリセルを二次元的に形成する場合、単位メモリセルの占有する面積が著しく増加してメモリ装置の集積度を低下させる要因として作用する。これは、高抵抗多結晶シリコン負荷形メモリセルの場合は四つのトランジスタ、すなわち二つのＮＭＯＳ伝送トランジスタと二つのＮＭＯＳ駆動トラジスタを半導体基板上に形成し、その上部に高抵抗の多結晶シリコンを負荷素子で形成する反面、ＣＭＯＳ形メモリセルの場合は六つのトランジスタ、すなわち二つのＮＭＯＳ伝送トランジスタ、二つのＮＭＯＳ駆動トランジスタおよび二つのＰＭＯＳトランジスタを同一な半導体基板上に形成するからである。
【０００５】
同一の半導体基板に相異なる形のウェルを形成して四つのＮＭＯＳトランジスタおよび二つのＰＭＯＳトランジスタを形成したＣＭＯＳ形メモリセルにおいて、半導体基板には二つのＮＭＯＳ伝送トランジスタと二つのＮＭＯＳ駆動トランジスタのみ形成し、その上部にＰＭＯＳトランジスタを薄膜トランジスタ（以下、ＴＦＴと称する）で形成する方法が開発された。これにより、高抵抗の多結晶シリコンを負荷素子で使ったＳＲＡＭ装置程度に単位セルの占有する面積が減少されたＣＭＯＳ形メモリセルが得られた。
【０００６】
ＩＥＤＭ９１’に載せられた日本ＮＥＣ社の論文” １６Ｍｂｉｔ ＳＲＡＭ Ｃｅｌｌ Ｔｅｃｈ−ｎｏｌｏｇｙ ｆｏｒ ２．０Ｖ Ｏｐｅｒａｔｉｏｎ” （Ｈ． Ｏｈｋｕｂｏ， Ｓ． Ｈｏｒｉｂａ， ｅｔｃ．） は伝送トランジスタおよび駆動トランジスタを半導体基板上に形成した後、その上部に絶縁膜を介してＰＭＯＳ ＴＦＴを形成したＣＭＯＳ形メモリセルのレイアウトを示している。前記論文の図１から判るように、伝送トランジスタと駆動トランジスタの占有する面積内でＰＭＯＳ ＴＦＴを形成することができるので、ＰＭＯＳ ＴＦＴの製造による集積度の低下の問題が生じない。
【０００７】
ＮＥＣ社の前記論文とＩＥＤＭ’９１に載せられた富士通社の論文”Ａ Ｓｐｌｉｔ Ｗｏｒｄｌｉｎｅ Ｃｅｌｌ ｆｏｒ １６Ｍｂ ＳＲＡＭ ｕｓｉｎｇ ｐｏｌｙｓｉｌｉｃｏｎ ｓｉｄｅｗａｌｌ ｃｏｎｔａｃｔｓ ”（Ｋａｚｕｏ Ｉｔａｂａｓｈｉ， Ｋａｚｕｈｉｒｏ Ｍｉｚｕｔａｎｉ， ｅｔｃ．） 等に掲載されたＳＲＡＭセルのレイアウトが添付した図１に示されている。
図１に示した通り、伝送トランジスタのゲート役割をも果たすワードラインが一つのメモリセルの上下側にそれぞれ一つずつ存することが判る。これは一本のワードラインが二つの伝送トランジスタのゲート役割をともに果たさせてやむを得ず活性領域の構造が複雑になった、１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ に載せられた論文 ”Ａ Ｈａｌｆ−ｍｉｃｒｏｎ ＳＲＡＭ ｃｅｌｌ ｕｓｉｎｇ ａ ｄｏｕｂｌｅ−ｇａｔｅｄ ｓｅｌｆ−ａｌｉｇｎｅｄ ｐｏｌｙｓｉｌｉｃｏｎ ＰＭＯＳ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ） Ｌｏａｄ ”（Ａ． Ｏ． Ａｄａｎ， Ｋ． Ｓｕｚｕｋｉ， ｅｔｃ．） に比べて略ボックス形に活性領域の構造を単純化してＳＲＡＭセルが製造できる。従って、単位メモリセルの占有する面積を著しく縮められ高集積化に有利であるのみならず、複雑な構造の活性領域で必ず生ずるバーズビクによる活性領域侵食現象（富士通社の前記論文に記述されている）が減らせるのでメモリセルの信頼性および工程マージンを増加する。
【０００８】
しかし、前記論文によれば、駆動トランジスタのゲートと同一の層で形成され、伝送トランジスタのゲートの役割を果たし、かつ隣り合うメモリセルと連続に連結されるワードラインを有するメモリセルを構成する場合において、駆動トランジスタおよび伝送トランジスタのゲートとワードラインは同一導電層をパタニングして形成される。従って、一つのメモリセルの上下側に配置されるワードライン間に駆動トランジスタのゲートを配置する場合、前記ワードラインと駆動トランジスタのゲート間のピッチによりメモリセルの面積が定められる。
【０００９】
このようにワードラインを駆動トランジスタのゲートと同一層で形成し、隣り合うメモリセルと連続に連結されるよう配置する場合、ＳＲＡＭ装置の高集積化に必須のセル面積の減少を達成しにくい。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は伝送トランジスタのゲートとワードラインが相異なる導電層より形成される半導体メモリ装置を提供することである。
本発明の他の目的は従来のデザインルールを以て単位メモリセルが占有する面積が最小化できる半導体メモリ装置を提供することである。
【００１１】
本発明のさらに他の目的は前記目的を達成するに適合した半導体メモリ装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
前記目的および他の目的を達成するために本発明は、第１メモリセルを備える半導体メモリ装置であって、前記第１メモリセルは、半導体基板と、前記半導体基板に形成されている第１導電層と、前記第１導電層に形成されているゲートをそれぞれ有している第１伝送トランジスタおよび第２伝送トランジスタと、前記第１伝送トランジスタおよび前記第２伝送トランジスタの各ゲート上に形成され、前記第１伝送トランジスタおよび前記第２伝送トランジスタの各ゲートにそれぞれ内部において接触する第１コンタクトホールおよび第２コンタクトホールを有する絶縁層と、前記絶縁層上に形成されている第２導電層と、前記第２導電層から形成されている第１ワードラインおよび第２ワードラインとを備え、前記第１ワードラインは前記第１伝送トランジスタのゲートに前記第１コンタクトホールを介して接続し、前記第２ワードラインは前記第２伝送トランジスタのゲートに前記第２コンタクトホールを介して接続していることを特徴とする半導体メモリ装置を提供する。
【００１５】
そして、本発明の目的および他の目的は、半導体基板にフィールド酸化膜を形成して第１活性領域および第２活性領域を限定する段階と、結果物の全面に第１ゲート絶縁膜を形成する段階と、前記第１ゲート絶縁膜上に第１導電層を沈積してからこれをパタニングすることにより、前記第１活性領域を横切り片側に隣り合うメモリセルの第１伝送トランジスタのゲートと連結される第１伝送トランジスタのゲート、前記第１活性領域を横切りながら前記第１伝送トランジスタのゲートの垂直方向に配置される第１駆動トランジスタのゲート、前記第２活性領域を横切りながら他の側に隣り合うメモリセルの第２伝送トランジスタのゲートと連結される第２伝送トランジスタのゲート、前記第２活性領域を横切りながら前記第２伝送トランジスタのゲートに垂直方向に配置される第２駆動トランジスタのゲートを形成する段階と、結果物の全面に不純物をイオン注入して前記トランジスタのソース領域およびドレイン領域を形成する段階と、結果物の全面に第１絶縁層を形成する段階と、前記第１絶縁層を部分的に除去することにより前記第１伝送トランジスタのゲート上に第１コンタクトホール、前記第１駆動トランジスタのソース領域上に第２コンタクトホール、前記第２駆動トランジスタのソース領域上に第３コンタクトホールおよび前記第２伝送トランジスタのゲート上に第４コンタクトホールを形成する段階と、結果物の全面に第２導電層を沈積してからこれをパタニングすることにより前記第１コンタクトホールを埋め込み前記第１伝送トランジスタのゲートに平行方向に配置される第１ワードライン、前記第２および第３コンタクトホールを埋め込み前記第１ワードラインに平行方向に配置される第１一定電源線、および前記第４コンタクトホールを埋め込み前記第２伝送トランジスタのゲートに平行方向に配置される第２ワードラインを形成する段階を備えることを特徴とする半導体メモリ装置の製造方法により達成される。
【００１６】
ここで、前記負荷素子としてＰＭＯＳ ＴＦＴまたは高抵抗の多結晶シリコンが使え、第１導電層および第２導電層を構成する構成物質で多結晶シリコンまたは多結晶シリコンとシリサイドが積層された構造を用いる。
また、ＰＭＯＳ ＴＦＴの構成は下部ゲート構造、上部ゲート構造あるいは下部ゲートと上部ゲートを同時に有する二重ゲート構造のうちいずれか一つが選択されうる。
【００１７】
【作用】
本発明は伝送トランジスタのゲートとワードラインを相異なる導電層で形成し、伝送トランジスタのゲートを各メモリセル単位に分離させ、前記ワードラインを通じて互いに分離された伝送トランジスタのゲートを連結する。
また、前記伝送トランジスタのゲートを前記ワードライン方向に転写する時、前記伝送トランジスタのゲートが前記駆動トランジスタのゲートと交差するよう配置する。
【００１８】
従って、従来のデザインルールにおいてもメモリセルの面積を著しく減少させることができ、レイアウトマージンを増加させ信頼性のあるメモリセルが具現できる。
【００１９】
【実施例】
以下、本発明の好適な実施例を添付した図面に基づき詳細に説明する。
図２〜図１１は本発明によるＳＲＡＭセル２個を左右に配置したレイアウト図であって、各レイアウトにおいて斜線を引いた部分は一枚のマスクに描かれるマスクパターンを意味する。また、図１２〜図２１および図２２〜図３１はそれぞれ前記図２〜図１１のＡ−Ａ線およびＢ−Ｂ線を切って見た断面図であって、前記各レイアウトに描かれたマスクパターンを用いてＳＲＡＭセルを製造する工程を示す。
【００２０】
図２、図１２および図２２は第１活性領域１Ａおよび第２活性領域１Ｂを形成するためのマスクパターン１００および１０２を用いてフィールド酸化膜１２を形成する段階を示す。
半導体基板１０上に前記パッド酸化膜（図示せず）および窒化膜パターン（図示せず）を順次に形成した後、通常の選択酸化工程で前記窒化膜パターンにより露出された基板を酸化してフィールド酸化膜１２を形成することにより、第１活性領域１Ａおよび第２活性領域１Ｂをそれぞれ限定する。次いで、前記窒化膜パターンおよびパッド酸化膜の全てを取り除く。
【００２１】
ここで、前記第１および第２活性領域１Ａ、１Ｂは隣り合うメモリセルとセルの縁を基準にして対称に形成され、各メモリセル自体にも対称に形成される。
図３、図１３および図２３は第１伝送トランジスタのゲート１４、第１駆動トランジスタのゲート１６、第２駆動トランジスタのゲート１８（図２３）および第２伝送トランジスタのゲート（図示せず）を形成するための各対応マスクパターン１１０、１１２、１１４および１１６を用いて第１伝送トランジスタ、第１駆動トランジスタ、第２伝送トランジスタおよび第２駆動トランジスタを形成する段階を示す。
【００２２】
前記フィールド酸化膜１２の形成された半導体基板１０の全面に、第１および第２伝送トランジスタと第１および第２駆動トランジスタのゲート絶縁膜１３を形成した後、前記ゲート絶縁膜１３上に導電物質、例えば多結晶シリコンあるいは多結晶シリコンとシリサイドが積層された物質を沈積して第１導電層（図示せず）を形成する。次いで、前記マスクパターン１１０、１１２、１１４および１１６を用いた写真食刻工程で前記第１導電層をパタニングすることにより第１伝送トランジスタのゲート１４、第１駆動トランジスタのゲート１６、第２駆動トランジスタのゲート１８および第２伝送トランジスタのゲート（図示せず）をそれぞれ形成する。前記第１伝送トランジスタのゲート１４はメモリセルの縁に形成され、前記第１活性領域（図１２の１Ａ）を横切り、片側に隣り合うメモリセルの第１伝送トランジスタのゲートと連結され、連結されたそれぞれが他の隣り合うメモリセルのゲートとは分離される。前記第１駆動トランジスタのゲート１６はメモリセルの中心部に形成され、前記第１活性領域を横切り、前記第１伝送トランジスタのゲート１４に対して垂直方向に配置される。前記第２駆動トランジスタのゲート１８はメモリセルの中心部に形成され、前記第２活性領域（図１２の１Ｂ）を横切り、前記第１駆動トランジスタのゲート１６に対して平行に配置される。前記第２伝送トランジスタのゲート（図３の左右下隅に対応）はメモリセルの縁に形成され、前記第２活性領域を横切り、他の側に隣り合うメモリセルの第２伝送トランジスタのゲートと連結され、連結されたそれぞれが他の隣り合うメモリセルとは分離される。
【００２３】
次いで、前記トランジスタのゲートの形成された結果物の全面に不純物、例えば燐またはひ素をイオン注入して第１伝送トランジスタのソース領域（あるいはドレイン領域）２０およびドレイン領域（あるいはソース領域）２２、第１駆動トランジスタのソース領域（図示せず）およびドレイン領域２０、第２駆動トランジスタのソース領域（図示せず）およびドレイン領域（図示せず）、第２伝送トランジスタのソース領域（あるいはドレイン領域、図示せず）およびドレイン領域（あるいはソース領域）２４を形成することによりそれぞれのトランジスタを完成する。
【００２４】
ここで、第１伝送トランジスタのソース領域２０とドレイン領域２２、および第１駆動トランジスタのソース領域およびドレイン領域２０は第１活性領域に形成され、前記第１伝送トランジスタのソース領域と第１駆動トランジスタのドレイン領域は共有される。そして、第２駆動トランジスタのソース領域とドレイン領域、および第２伝送トランジスタのソース領域およびドレイン領域２４は第２活性領域に形成され、前記第２駆動トランジスタのドレイン領域と第２伝送トランジスタのソース領域は共有される。
【００２５】
前記図１に示した従来のＳＲＡＭセルのレイアウトと図３に示した本発明のレイアウトを比較すれば次の通りである。
前記図１のレイアウトは伝送トランジスタのゲートがメモリセルの上下側の縁にそれぞれ形成され、メモリセルアレイの全体にかけて隣り合うメモリセルと連結される構造を有する。反面、前記図３のレイアウトはメモリセルの上側に形成される伝送トランジスタのゲートが片側に隣り合うメモリセルの上側に形成される伝送トランジスタのゲートと連結され、メモリセルの下側に形成される伝送トランジスタのゲートが他の側に隣り合うメモリセルの下側に形成される伝送トランジスタのゲートと連結され、連結されたそれぞれが他の隣り合うメモリセルとは分離される構造で形成される。
【００２６】
すなわち、本発明のレイアウトによれば、通常のデザインルールでもメモリセルの面積を左右する伝送トランジスタおよび駆動トランジスタのゲートが占有する面積が減少できるので、単位セルの面積を減少し工程マージンを増加させうる。
図４、図１４および図２４は第１〜第４コンタクトホールを形成するためのマスクパターン１２０、１２２、１２４および１２６を用いて、第１ワードラインを第１伝送トランジスタのゲート１４と連結するための第１コンタクトホール１、第１一定電源線を第１駆動トランジスタのソース領域と連結するための第２コンタクトホール（図示せず）、第１一定電源線を第２駆動トランジスタのソース領域に連結するための第３コンタクトホール（図示せず）、および第２ワードラインを第２伝送トランジスタのゲートと連結するための第４コンタクトホール（図示せず）を形成する段階を示す。
【００２７】
前記トランジスタが形成された結果物の全面に第１絶縁層２８を形成してから前記マスクパターン１２０、１２２、１２４および１２６を用いた写真食刻工程で前記第１絶縁層２８を部分的に取り除くことにより、第１伝送トランジスタのゲート１４の表面を露出させる第１コンタクトホール１、第１駆動トランジスタのソース領域の表面を露出させる第２コンタクトホール、第２駆動トランジスタのソース領域の表面を露出させる第３コンタクトホール、第２伝送トランジスタのゲートの表面を露出させる第４コンタクトホールをそれぞれ形成する。
【００２８】
ここで、前記第１絶縁層２８は前記トランジスタのゲートを後続工程で形成されるワードラインから絶縁させるために提供され、高温酸化膜ＨＴＯのような酸化膜を単一層に沈積して形成でき、前記高温酸化膜上に、例えばＢＰＳＧのような絶縁物質を積層してその表面をも平坦化しうる。
図５、図１５および図２５は第１および第２ワードラインと第１一定電源線を形成するためのマスクパターン１３０、１３２および１３４を用いて前記第１ワードライン３０、第１一定電源線３２および第２ワードライン３４を形成する段階を示す。
【００２９】
前記第１〜第４コンタクトホールの形成された結果物の全面に導電物質、例えば多結晶シリコンあるいは多結晶シリコンとシリサイドが積層された物質を沈積して第２導電層（図示せず）を形成する。次いで、前記マスクパターン１３０、１３２および１３４を用いた写真食刻工程で前記第２導電層をパタニングすることにより、前記第１ワードライン３０、第１一定電源線３２および第２ワードライン３４を形成する。前記第１ワードライン３０、第１一定電源線３２および第２ワードライン３４を形成する。前記第１ワードライン３０は第１コンタクトホール（図１４の１）を通じて第１伝送トランジスタのゲート１４と連結され、前記第２ワードライン３４は第４コンタクトホールを通じて第２伝送トランジスタのゲートに連結される。前記第１一定電源線３２は前記第２および第３コンタクトホールを通じてそれぞれ第１および第２駆動トランジスタのソース領域に連結される。ここで、前記第１一定電源線は接地線となる。
【００３０】
前記図１５に示した通り、前記第１および第２伝送トランジスタと第１および第２駆動トランジスタのゲートは前記ゲート絶縁膜１３上に配置され、前記第１および第２ワードライン３０、３４は前記トランジスタのゲート上に形成された前記第１絶縁層２８上に配置される。
ここで、前記第１および第２ワードライン３０、３４はそれぞれ前記第１および第２伝送トランジスタのゲートに連結されるので、伝送トランジスタのゲートとワードラインを同一層で形成した従来の方法のようなメモリセル回路が可能なことは勿論である。
【００３１】
前記図１で説明した従来の方法においては、ワードラインと伝送トランジスタおよび駆動トランジスタのゲートが同一導電層をパタニングして形成されるので、前記ワードラインと駆動トランジスタのゲートとの間のピッチによりメモリセルの面積が制限される問題点があった。一方、本発明は前述した通り、第１導電層で伝送トランジスタのゲートを形成しながら前記ゲートを各メモリセル単位に分離させた後、第２導電層でワードラインを形成して前記ワードラインが互いに分離された伝送トランジスタのゲートを連結させる。従って、メモリセルの面積を最大に減少させうる。
【００３２】
図６、図１６および図２６は第５〜第８コンタクトホールを形成するためのマスクパターン１４０、１４２、１４４および１４６を用いて、第１パッドを前記第１伝送トランジスタのドレイン領域２２に連結するための第５コンタクトホール（図示せず）、第２ＰＭＯＳ ＴＦＴのゲートを前記第２駆動トランジスタのゲート１８および第１駆動トランジスタのドレイン領域２０（あるいは第１伝送トランジスタのソース領域）に連結するための第６コンタクトホール２、第１ＰＭＯＳ ＴＦＴのゲートを前記第１駆動トランジスタのゲート１６および第２駆動トランジスタのドレイン領域（あるいは第２伝送トランジスタのソース領域）に連結するための第７コンタクトホール（図示せず）および第２パッドを前記第２伝送トランジスタのドレイン領域２４に連結するための第８コンタクトホール３を形成する段階を示す。
【００３３】
前記第１および第２ワードライン３０、３４と第１一定電源線３２の形成された結果物の全面に第２絶縁層３６を形成した後、前記マスクパターン１４０、１４２、１４４および１４６を用いた写真食刻工程で前記第２絶縁層３６を部分的に取り除くことにより、前記第１伝送トランジスタのドレイン領域２２の表面を露出させる第５コンタクトホール、第２駆動トランジスタのゲート１８および第１駆動トランジスタのドレイン領域の表面を露出させる第６コンタクトホール２、第１駆動トランジスタのゲート１６および第２駆動トランジスタのドレイン領域の表面を露出させる第７コンタクトホールおよび第２伝送トランジスタのドレイン領域２４の表面を露出させる第８コンタクトホール３を形成する。
【００３４】
ここで、前記第２絶縁層３６は高温酸化膜のような酸化膜を単一層で沈積して形成でき、前記高温酸化膜上にＢＰＳＧのような絶縁物質を積層してその表面を平坦化させうる。
図７、図１７および図２７は第１および第２パッドと第１および第２ＰＭＯＳＴＦＴのゲートを形成するためのマスクパターン１５０、１５２、１５４および１５６を用いて、第１パッド４０、第２ＰＭＯＳ ＴＦＴのゲート４２、第１ＰＭＯＳ ＴＦＴのゲート４４および第２パッド４６を形成する段階を示す。
【００３５】
前記第５〜第８コンタクトホールの形成された結果物の全面に導電物質、例えば多結晶シリコンを沈積した後、前記マスクパターン１５０、１５２、１５４および１５６を用いた写真食刻工程で前記多結晶シリコンをパタニングすることにより、第１パッド４０、第２ＰＭＯＳ ＴＦＴのゲート４２、第１ＰＭＯＳ ＴＦＴのゲート４４および第２パッド４６を形成する。前記第１パッド４０は前記第５コンタクトホールを通じて第１伝送トランジスタのドレイン領域２２と連結され、後続工程で形成される第１ビットラインと接触し前記第１ワードライン３０に対して平行方向に配置される。前記第２ＰＭＯＳ ＴＦＴゲート４２は前記第６コンタクトホール２を通じて第２駆動トランジスタのゲート１８および第１駆動トランジスタのドレイン領域２０または第１伝送トランジスタのソース領域２０に連なり、前記第１パッド４０に対して平行方向に配置される。前記第１ＰＭＯＳ ＴＦＴのゲート４４は前記第７コンタクトホールを通じて第１駆動トランジスタのゲート１６および第２駆動トランジスタのドレイン領域または第１伝送トランジスタのソース領域に連なり、前記第１パッド４０に対して平行方向に配置される。
【００３６】
前記第２パッド４６は前記第８コンタクトホール３を通じて第２伝送トランジスタのドレイン領域２４に連なり、前記第１パッド４０に対して平行方向に配置され、後続工程で形成される第２ビットラインと接触する。
ここで、前記第１ＰＭＯＳ ＴＦＴのゲート４４は第２駆動トランジスタのゲート１８を横切り、これに対して垂直方向に配置され、前記第２ＰＭＯＳ ＴＦＴのゲート４２は第１駆動トランジスタのゲート１６を横切りこれに対して垂直方向に配置される。
【００３７】
図８、図１８および図２８は第９および第１０コンタクトホールを形成するためのマスクパターン１６０および１６２を用いて、第１ＰＭＯＳ ＴＦＴのドレイン領域を前記第１伝送トランジスタのソース領域（あるいは第１駆動トランジスタのドレイン領域）、第２ＰＭＯＳ ＴＦＴのゲート４２および第２駆動トランジスタのゲート１８に連結するための第９コンタクトホール４および第２ＰＭＯＳ ＴＦＴのドレイン領域を前記第２伝送トランジスタのソース領域（あるいは第２駆動トランジスタのドレイン領域）、第１ＰＭＯＳ ＴＦＴのゲート４４および第１駆動トランジスタのゲート１６に連結するための第１０コンタクトホール（図示せず）を形成する段階を示す。
【００３８】
前記第１パッド４０、第２ＰＭＯＳ ＴＦＴのゲート４２、第１ＰＭＯＳ ＴＦＴのゲート４４および第２パッド４６が形成された結果物の全面に、例えば高温酸化膜のような酸化膜を薄く沈積して第１および第２ＰＭＯＳ ＴＦＴのゲート絶縁膜４８を形成する。次いで、前記マスクパターン１６０および１６２を用いた写真食刻工程で前記ゲート絶縁膜４８を部分的に取り除くことにより、前記第２ＰＭＯＳ ＴＦＴのゲート４２の表面を露出させる第９コンタクトホール４および前記第１ＰＭＯＳ ＴＦＴのゲート４４の表面を露出させる第１０コンタクトホールを形成する。
【００３９】
図９、図１９および図２９は第１ＰＭＯＳ ＴＦＴの活性領域と第２一定電源線および第２ＰＭＯＳ ＴＦＴの活性領域と第３一定電源線を形成するためのマスクパターン１７０および１７２を用いて、前記第１ＰＭＯＳ ＴＦＴのドレイン領域５０、ソース領域５２およびチャネル領域５４と、前記第２ＰＭＯＳ ＴＦＴのドレイン領域、ソース領域およびチャネル領域（図示せず）と、第２一定電源線５２および第３一定電源線５６を形成する段階を示す。
【００４０】
前記第９および第１０コンタクトホールの形成された結果物の全面に、例えばアモルファスシリコンを沈積した後、前記マスクパターン１７０および１７２を用いた写真食刻工程で前記アモルファスシリコンをパタニングすることにより、第１ＰＭＯＳ ＴＦＴの活性領域、第２ＰＭＯＳ ＴＦＴの活性領域、第２一定電源線および第３一定電源線をそれぞれ形成する。次いで、前記第１および第２ＰＭＯＳ ＴＦＴのチャネル領域となる領域（すなわち、第１および第２ＰＭＯＳＴＦＴのゲート上部）を除いた領域に不純物、たとえばボロンをイオン注入することにより、前記第１ＰＭＯＳ ＴＦＴの活性領域をドレイン領域５０、ソース領域５２およびチャネル領域５４に区分し、第２ＰＭＯＳ ＴＦＴの活性領域もやはりドレイン領域、ソース領域およびチャネル領域に区分する。
【００４１】
ここで、前記第２一定電源線５２は第１ＰＭＯＳ ＴＦＴのソース領域５２に連結され、第２ワードライン３４に対して平行方向に配置されるよう形成され、前記第１ＰＭＯＳ ＴＦＴの活性領域は前記第２一定電源線５２と連結され、第２ワードライン３４に対して垂直方向に配置される。そして、前記第３一定電源線５６は第２ＰＭＯＳ ＴＦＴのソース領域（図示せず）に連なり、第１ワードライン３０に対して平行方向に配置されるよう形成され、前記第２ＰＭＯＳ ＴＦＴの活性領域は前記第３一定電源線５６と連結され、第１ワードライン３０に対して垂直方向に配置される。
【００４２】
図１０、図２０および図３０は第１１および第１２コンタクトホールを形成するためのマスクパターン１８０および１８２を用いて、第１ビットラインを前記第１パッド４０に連結するための第１１コンタクトホール５および第２ビットラインを第２パッド４６に連結するための第１２コンタクトホール（図示せず）を形成する段階を示す。
【００４３】
前記第１および第２ＰＭＯＳ ＴＦＴの形成された結果物の全面に第３絶縁層６０を形成した後、前記マスクパターン１８０および１８２を用いた写真食刻工程で前記第３絶縁層６０を部分的に取り除くことにより、前記第１パッド４０の表面を露出させる第１１コンタクトホール５および前記第２パッド４６の表面を露出させる第１２コンタクトホールを形成する。
【００４４】
ここで、前記第３絶縁層６０は高温酸化膜のような酸化膜を単一層で沈積して形成でき、前記高温酸化膜上にＢＰＳＧのような絶縁物質を積層してその表面を平坦化せうる。
図１１、図２１および図３１は第１および第２ビットラインを形成するためのマスクパターン１９０および１９２を用いて第１ビットライン６２および第２ビットライン６４を形成する段階を示す。
【００４５】
前記第１１および第１２コンタクトホールの形成された結果物の全面に金属物質、例えばアルミニウムを沈積した後、前記マスクパターン１９０および１９２を用いた写真食刻工程で前記アルミニウムをパタニングすることにより、第１ビットライン６２および第２ビットライン６４を形成する。前記第１ビットライン６２は前記第１１コンタクトホール５を通じて第１パッド４０と接触して第１伝送トランジスタのドレイン領域２２と連結され、前記第２ビットライン６４は前記第１２コンタクトホールを通じて第２パッド４６と接触して第２伝送トランジスタのドレイン領域２４と連結される。
【００４６】
ここで、前記第１および第２ビットライン６２、６４は前記第１および第２ワードライン３０、３４に対して垂直方向に配置される。
前記図２〜図１１、図１２〜図２１および図２２〜図３１は負荷素子として下部ゲート構造のＰＭＯＳ ＴＦＴを用いた場合のＳＲＡＭセルのレイアウト図および断面図をそれぞれ示しているが、負荷素子として前記下部ゲート構造のＰＭＯＳ ＴＦＴの他、上部ゲート構造のＰＭＯＳ ＴＦＴ、または二重ゲート構造のＰＭＯＳ ＴＦＴが使用できることはもちろんである。これは本発明が伝送トランジスタのゲートとワードラインを相異なる層で形成して単位メモリセルが占有する面積を最小化することを特徴とするからである。
【００４７】
従って、前述したように本発明は、伝送トランジスタのゲートを各メモリセル単位に分離させ、前記伝送トランジスタのゲートとは異なる導電層でワードラインを形成して、前記ワードラインが互いに分離された伝送トランジスタのゲートを連結させる。
前記ワードラインは前記伝送トランジスタのゲートを前記ワードラインから絶縁させるための絶縁層上に形成され、前記ワードラインと伝送トランジスタのゲートは前記絶縁層に形成されたコンタクトホールを通じて電気的に接続される。
【００４８】
また、各メモリセルは隣り合うメモリセルと対称構造で形成され、それぞれも対称構造で形成される。
【００４９】
【発明の効果】
従って、従来のデザインルールにおいてもメモリセルの面積を著しく減少でき、レイアウトマージンを増加して信頼性のあるメモリセルを具現できる。
【図面の簡単な説明】
【図１】図１は伝送トランジスタのゲートとワードラインを同一層で形成した従来の半導体メモリ装置のレイアウト図である。
【図２】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図３】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図４】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図５】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図６】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図７】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図８】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図９】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図１０】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図１１】伝送トランジスタのゲートとワードラインをそれぞれ異なる層で形成した本発明による半導体メモリ装置のレイアウト図である。
【図１２】前記図２のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１３】前記図３のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１４】前記図４のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１５】前記図５のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１６】前記図６のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１７】前記図７のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１８】前記図８のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図１９】前記図９のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２０】前記図１０のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２１】前記図１１のレイアウト図のＡ−Ａ線を切ってみた本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２２】前記図２のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２３】前記図３のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２４】前記図４のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２５】前記図５のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２６】前記図６のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２７】前記図７のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２８】前記図８のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図２９】前記図９のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図３０】前記図１０のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【図３１】前記図１１のレイアウト図のＢ−Ｂ線を切って見た本発明による半導体メモリ装置の製造方法を説明するための断面図である。
【符号の説明】
１０ 半導体基板
１２ フィールド酸化膜
１３ ゲート絶縁膜
１４ 第１伝送トランジスタのゲート
１６ 第１駆動トランジスタのゲート
１８ 第２駆動トランジスタのゲート
２８ 第１絶縁層
３０ 第１ワードライン
３４ 第２ワードライン
３６ 第２絶縁層
Claims (6)
- 第１伝送トランジスタと第１駆動トランジスタとから構成される第１インバータ及び第２伝送トランジスタと第２駆動トランジスタとから構成される第２インバータとがフリップフロップをなすとともに、第１負荷素子と第１駆動トランジスタとから構成される第３インバータ及び第２負荷素子と第２駆動トランジスタとから構成される第４インバータがフリップフロップに連結されるメモリセルを備える半導体メモリ装置であって、
前記メモリセルは、半導体基板上にフィールド酸化膜により限定された第１活性領域及び第２の活性領域を有し、且つ隣り合うメモリセルとフィールド酸化膜により分離されて形成され、
前記第１伝送トランジスタ及び前記第２伝送トランジスタ、ならびに前記第１駆動トランジスタ及び前記第２駆動トランジスタは、ゲート絶縁膜上に形成されたゲートを有し、
前記第１伝送トランジスタのゲートは前記第１活性領域を横切るように配置され、且つ前記第１駆動トランジスタのゲートは前記第１活性領域を横切りながら前記第１伝送トランジスタのゲートの垂直方向に配置され、
前記第２伝送トランジスタのゲートは前記第２活性領域を横切るように配置され、且つ前記第２駆動トランジスタのゲートは前記第２活性領域を横切りながら前記第２伝送トランジスタのゲートの垂直方向に配置され、
前記第１伝送トランジスタ及び前記第２伝送トランジスタ、ならびに前記第１駆動トランジスタ及び第２駆動トランジスタ上に絶縁層が形成され、
前記絶縁層上には、前記絶縁層に形成された第１のコンタクトホールを通じて前記第１伝送トランジスタのゲートに電気的に接続される第１のワードライン、及び前記第１のワードラインと平行方向に延在し、前記絶縁層に形成された第２のコンタクトホールを通じて前記第２伝送トランジスタのゲートに電気的に接続される第２のワードラインが形成され、
前記第１伝送トランジスタのゲートは前記第１のワードラインと平行な第１の方向において隣り合う第１のメモリセルの第１伝送トランジスタのゲートと連結され、且つ前記第２伝送トランジスタのゲートは前記第１の方向と反対の第２の方向において隣り合う第２のメモリセルの第２伝送トランジスタのゲートと連結され、
前記第１伝送トランジスタのゲートは前記第２のメモリセルの第１伝送トランジスタのゲートとは直接接続されておらず、前記第２伝送トランジスタのゲートは前記第１のメモリセルの第２伝送トランジスタのゲートとは直接接続されていないことを特徴とする半導体メモリ装置。 - 請求項１記載の半導体メモリ装置の製造方法であって、
半導体基板にフィールド酸化膜を形成して第１活性領域及び第２活性領域を限定する段階と、
結果物の全面に第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜上に第１導電層を沈積してからこれをパタニングすることにより、前記第１活性領域を横切るように配置される第１伝送トランジスタのゲート、前記第１活性領域を横切るように配置され前記第１伝送トランジスタのゲートの垂直方向に配置される第１駆動トランジスタのゲート、前記第２活性領域を横切るように配置される第２伝送トランジスタのゲート、及び前記第２活性領域を横切るように配置され前記第２伝送トランジスタのゲートの垂直方向に配置される第２駆動トランジスタのゲートを形成する段階と、
結果物の全面に不純物をイオン注入して前記トランジスタのソース領域及びドレイン領域を形成する段階と、
結果物の全面に第１絶縁層を形成する段階と、
前記第１絶縁層を部分的に除去することにより前記第１伝送トランジスタのゲート上に第１コンタクトホール、前記第１駆動トランジスタのソース領域上に第２コンタクトホール、前記第２駆動トランジスタのソース領域上に第３コンタクトホール及び前記第２伝送トランジスタのゲート上に第４コンタクトホールを形成する段階と、
結果物の全面に第２導電層を沈積してからこれをパタニングすることにより前記第１コンタクトホールを埋め込み前記第１伝送トランジスタのゲートに平行方向に配置される第１ワードライン、前記第２及び第３コンタクトホールを埋め込み前記第１ワードラインに平行方向に配置される第１一定電源線、及び前記第４コンタクトホールを埋め込み前記第２伝送トランジスタのゲートに平行方向に配置される第２ワードラインを形成する段階と、
を備えることを特徴とする半導体メモリ装置の製造方法。 - 前記第１導電層及び第２導電層を構成する物質として多結晶シリコンまたは多結晶シリコンとシリサイドが積層された構造の導電物質を用いることを特徴とする請求項２項記載の半導体メモリ装置の製造方法。
- 前記第１ワードライン、第１一定電源線及び第２ワードラインを形成する段階後、
結果物の全面に第２絶縁層を形成する段階と、
前記第２絶縁層を部分的に除去することにより前記第１伝送トランジスタのドレイン領域上に第５コンタクトホール、前記第１伝送トランジスタのソース領域または前記第１駆動トランジスタのドレイン領域及び第２駆動トランジスタのゲート上に第６コンタクトホール、前記第２伝送トランジスタのソース領域または前記第２駆動トランジスタのドレイン領域及び前記第１駆動トランジスタのゲート上に第７コンタクトホール、及び前記第２伝送トランジスタのドレイン領域上に第８コンタクトホールを形成する段階と、
結果物の全面に第３導電層を沈積した後パタニングすることにより、前記第５コンタクトホールを埋め込み前記第１ワードラインに対して平行方向に配置される第１パッド、前記第６コンタクトホールを埋め込み前記第１一定電源線に対して平行方向に配置される第２ＰＭＯＳ ＴＦＴのゲート、前記第７コンタクトホールを埋め込み前記第１一定電源線に対して平行方向に配置される第１ＰＭＯＳ ＴＦＴのゲート、及び前記第８コンタクトホールを埋め込み前記第２ワードラインに対して平行に配置される第２パッドを形成する段階と、
結果物の全面に前記第２ゲート絶縁膜を形成する段階と、
前記第２ゲート絶縁膜を部分的に除去することにより、前記第２ＰＭＯＳ ＴＦＴ及び第１ＰＭＯＳ ＴＦＴのゲート上にそれぞれ第９コンタクトホール及び第１０コンタクトホールを形成する段階と、
結果物の全面に第４導電層を沈積した後パタニングすることにより、前記第９コンタクトホールを埋め込み前記第１ＰＭＯＳ ＴＦＴのゲートを横切る第１ＰＭＯＳ ＴＦＴの活性領域、前記第１ＰＭＯＳ ＴＦＴの活性領域と連結され前記第２ワードラインに対して平行方向に配置される第２一定電源線、前記第１０コンタクトホールを埋め込み前記第２ＰＭＯＳ ＴＦＴのゲートを横切る第２ＰＭＯＳ ＴＦＴの活性領域、前記第２ＰＭＯＳ ＴＦＴの活性領域と連結され前記第１ワードラインに対して平行方向に配置される第３一定電源線を形成する段階と、
結果物の全面に第３絶縁層を形成する段階と、
前記第３絶縁層を部分的に除去することにより、前記第１パッド及び第２パッド上にそれぞれ第１１コンタクトホール及び第１２コンタクトホールを形成する段階と、
結果物の全面に第５導電層を沈積した後パタニングすることにより、前記第１１コンタクトホールを埋め込み前記第１ワードラインに対して垂直方向に配置される第１ビットライン、及び前記第１２コンタクトホールを埋め込み前記第２ワードラインに対して垂直方向に配置される第２ビットラインを形成する段階をさらに備えることを特徴とする請求項２項記載の半導体メモリ装置の製造方法。 - 前記第１絶縁層、第２絶縁層及び第３絶縁層はその表面が平坦化していることを特徴とする請求項４項記載の半導体メモリ装置の製造方法。
- 前記第１ＰＭＯＳ ＴＦＴ及び第２ＰＭＯＳ ＴＦＴの活性領域を高抵抗の多結晶シリコンよりなった負荷素子に代替可能なことを特徴とする請求項４項記載の半導体メモリ装置の製造方法。
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