JP3134927B2 - 半導体装置及びｓｒａｍセルの製造方法 - Google Patents
半導体装置及びｓｒａｍセルの製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、高抵抗ポリシリコン負荷型の
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）セルに関する。
の製造方法に関し、特に、高抵抗ポリシリコン負荷型の
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）セルに関する。
【０００２】
【従来の技術】従来、ＳＲＡＭにおいてセル占有面積を
小さくする技術として、負荷抵抗を高い抵抗値を有する
ポリシリコン（以下、高抵抗ポリシリコンと呼ぶ。）で
構成するものがある。この技術により構成されるＳＲＡ
Ｍセルは、高抵抗ポリシリコン負荷抵抗型セルと呼ばれ
る。高抵抗ポリシリコンで構成される抵抗素子は、ＭＯ
Ｓトランジスタの上層に重ねて作られ、これにより、Ｓ
ＲＡＭにおけるセル占有面積の小型化が図られている。
小さくする技術として、負荷抵抗を高い抵抗値を有する
ポリシリコン（以下、高抵抗ポリシリコンと呼ぶ。）で
構成するものがある。この技術により構成されるＳＲＡ
Ｍセルは、高抵抗ポリシリコン負荷抵抗型セルと呼ばれ
る。高抵抗ポリシリコンで構成される抵抗素子は、ＭＯ
Ｓトランジスタの上層に重ねて作られ、これにより、Ｓ
ＲＡＭにおけるセル占有面積の小型化が図られている。
【０００３】この技術を採用したＳＲＡＭセルとして
は、例えば、特開平９-２１９４９４号公報に開示され
ているものが挙げられる。以下、該公報において図７及
び図８で示されているＳＲＡＭセルの構造及びその製造
方法を、従来例として採用し、説明することとする。
は、例えば、特開平９-２１９４９４号公報に開示され
ているものが挙げられる。以下、該公報において図７及
び図８で示されているＳＲＡＭセルの構造及びその製造
方法を、従来例として採用し、説明することとする。
【０００４】従来例のＳＲＡＭセルは、図１４に示され
るような構成を備えている。
るような構成を備えている。
【０００５】詳しくは、従来のＳＲＡＭセルは、半導体
基板１０１、フィールド酸化膜１０２、ゲート酸化膜１
０３、ゲート電極１０４、Ｎ+拡散層１０７、層間絶縁
膜１０８、共通コンタクト穴１０９、パッドポリシリコ
ン層１１０、及び抵抗ポリシリコン層１１２を備えてい
る。フィールド酸化膜１０２は、素子分離領域として作
用する。ゲート酸化膜１０３の下には、チャネル領域が
構成されており、更にその両脇にはソース・ドレイン領
域が構成され、これらとゲート電極１０４とで、ＭＯＳ
トランジスタを構成している。共通コンタクト穴１０９
は、ＳＲＡＭセルにおけるいずれか一方の記憶ノードを
構成している。パッドポリシリコン層１１０は、低抵抗
のポリシリコンで形成されており、Ｖｃｃ部や、記憶ノ
ードとそれに接続されるドライバトランジスタとの交差
配線に対応する。抵抗ポリシリコン層１１２は、高抵抗
のポリシリコンで構成されており、前述のＭＯＳ上に形
成される抵抗素子として動作する。このため、抵抗ポリ
シリコン層１１２の内、ＭＯＳトランジスタ上部に層間
絶縁膜１０８を介して設けられている部分（高抵抗部）
の長さは抵抗長とよばれ、抵抗長が長ければ長いほど、
ＳＲＡＭセルにおける負荷抵抗の抵抗値は高くなる。
基板１０１、フィールド酸化膜１０２、ゲート酸化膜１
０３、ゲート電極１０４、Ｎ+拡散層１０７、層間絶縁
膜１０８、共通コンタクト穴１０９、パッドポリシリコ
ン層１１０、及び抵抗ポリシリコン層１１２を備えてい
る。フィールド酸化膜１０２は、素子分離領域として作
用する。ゲート酸化膜１０３の下には、チャネル領域が
構成されており、更にその両脇にはソース・ドレイン領
域が構成され、これらとゲート電極１０４とで、ＭＯＳ
トランジスタを構成している。共通コンタクト穴１０９
は、ＳＲＡＭセルにおけるいずれか一方の記憶ノードを
構成している。パッドポリシリコン層１１０は、低抵抗
のポリシリコンで形成されており、Ｖｃｃ部や、記憶ノ
ードとそれに接続されるドライバトランジスタとの交差
配線に対応する。抵抗ポリシリコン層１１２は、高抵抗
のポリシリコンで構成されており、前述のＭＯＳ上に形
成される抵抗素子として動作する。このため、抵抗ポリ
シリコン層１１２の内、ＭＯＳトランジスタ上部に層間
絶縁膜１０８を介して設けられている部分（高抵抗部）
の長さは抵抗長とよばれ、抵抗長が長ければ長いほど、
ＳＲＡＭセルにおける負荷抵抗の抵抗値は高くなる。
【０００６】このような構成を備える従来のＳＲＡＭセ
ルは、次のようにして製造される。
ルは、次のようにして製造される。
【０００７】まず、図１５に示されるように、半導体基
板１０１上に素子分離領域となるフィールド酸化膜１０
２としてのシリコン酸化膜を形成した後、ゲート絶縁膜
１０３となるシリコン酸化膜を形成し、ついで、タング
ステンポリサイド膜からなるゲート電極１０４を形成
し、更に、半導体基板１０１の表面に不純物拡散層とし
てＮ+拡散層を形成する。
板１０１上に素子分離領域となるフィールド酸化膜１０
２としてのシリコン酸化膜を形成した後、ゲート絶縁膜
１０３となるシリコン酸化膜を形成し、ついで、タング
ステンポリサイド膜からなるゲート電極１０４を形成
し、更に、半導体基板１０１の表面に不純物拡散層とし
てＮ+拡散層を形成する。
【０００８】その後、図１６に示されるように、層間絶
縁膜１０８を形成し、更にレジスト１４１によりコンタ
クトホール開口用マスクを形成して、共通コンタクト穴
１０９を開口し、レジスト１４１を除去する。
縁膜１０８を形成し、更にレジスト１４１によりコンタ
クトホール開口用マスクを形成して、共通コンタクト穴
１０９を開口し、レジスト１４１を除去する。
【０００９】次に、図１７に示されるように、全面に低
抵抗のポリシリコンからなるパッドポリシリコン層１１
０を形成し、その後、図示されるようなレジスト１４２
を形成する。
抵抗のポリシリコンからなるパッドポリシリコン層１１
０を形成し、その後、図示されるようなレジスト１４２
を形成する。
【００１０】更に、図１８に示されるように、当該レジ
スト１４２をパッドポリシリコン層１１０のパターニン
グマスクとして利用して、パッドポリシリコン層１１０
のエッチングを行ない、レジスト１４２を除去する。
スト１４２をパッドポリシリコン層１１０のパターニン
グマスクとして利用して、パッドポリシリコン層１１０
のエッチングを行ない、レジスト１４２を除去する。
【００１１】その後、図１９に示されるように、高抵抗
のポリシリコンから構成される抵抗ポリシリコン層１１
２を形成し、更に、レジスト１４３を形成する。
のポリシリコンから構成される抵抗ポリシリコン層１１
２を形成し、更に、レジスト１４３を形成する。
【００１２】最後に、レジスト１４３をマスクとして、
抵抗ポリシリコン層１１２の端部をエッチングして、図
２０に示されるような構成のＳＲＡＭセルを得ることが
できる。
抵抗ポリシリコン層１１２の端部をエッチングして、図
２０に示されるような構成のＳＲＡＭセルを得ることが
できる。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来例のＳＲＡＭセルは、その構成及び製造方法に起
因して、以下に示すような問題点を有していた。
た従来例のＳＲＡＭセルは、その構成及び製造方法に起
因して、以下に示すような問題点を有していた。
【００１４】パッドポリシリコン層１１０の抵抗値を下
げるために、一般的に、高濃度に不純物を導入すること
が行われる。したがって、従来のＳＲＡＭセルの構成に
おいては、パッドポリシリコン層１１０と抵抗ポリシリ
コン層１１２とが接触している部分において、抵抗ポリ
シリコン層１１２内に、パッドポリシリコン層１１０内
に導入されている不純物が拡散することとなる。この様
子は、図２１において、太い矢印にて示される。
げるために、一般的に、高濃度に不純物を導入すること
が行われる。したがって、従来のＳＲＡＭセルの構成に
おいては、パッドポリシリコン層１１０と抵抗ポリシリ
コン層１１２とが接触している部分において、抵抗ポリ
シリコン層１１２内に、パッドポリシリコン層１１０内
に導入されている不純物が拡散することとなる。この様
子は、図２１において、太い矢印にて示される。
【００１５】抵抗ポリシリコン層１１２内に導入される
不純物量は、パッドポリシリコン層１１０内に導入され
る不純物量よりはるかに少ないので、パッドポリシリコ
ン層１１０の上面および側面から拡散した不純物によ
り、抵抗ポリシリコン層１１２内の高抵抗の部分が短く
なり、抵抗長は、図２１に示されるＬ２の部分になる。
この従来例における抵抗長Ｌ２は、当初想定されていた
抵抗長Ｌ１よりも短い。
不純物量は、パッドポリシリコン層１１０内に導入され
る不純物量よりはるかに少ないので、パッドポリシリコ
ン層１１０の上面および側面から拡散した不純物によ
り、抵抗ポリシリコン層１１２内の高抵抗の部分が短く
なり、抵抗長は、図２１に示されるＬ２の部分になる。
この従来例における抵抗長Ｌ２は、当初想定されていた
抵抗長Ｌ１よりも短い。
【００１６】従って、上述した従来例のＳＲＡＭセルに
おいては、負荷抵抗の抵抗値が所望とした抵抗値よりも
下がることとなり、消費電力の観点から、問題が生じる
こととなっていた。
おいては、負荷抵抗の抵抗値が所望とした抵抗値よりも
下がることとなり、消費電力の観点から、問題が生じる
こととなっていた。
【００１７】また、上述した構成とは異なる構成を有す
る他の従来例としては、図２２に示されるような構成を
備えたものが挙げられる。図２２に示される他の従来例
は、図１４に示される従来例と比較して、共通コンタク
ト穴１０９内部の形状が異なっている。
る他の従来例としては、図２２に示されるような構成を
備えたものが挙げられる。図２２に示される他の従来例
は、図１４に示される従来例と比較して、共通コンタク
ト穴１０９内部の形状が異なっている。
【００１８】このような構成を備える他の従来例もま
た、上述した従来例と同様に、また、パッドポリシリコ
ン層１１０と抵抗ポリシリコン層１１２とが接触してい
る部分において、パッドポリシリコン層１１０から抵抗
ポリシリコン層１１２に、図２２に矢印で示される様に
して、不純物が拡散し、当初想定されていた抵抗長Ｌ１
よりも短くなるという問題が生じていた。
た、上述した従来例と同様に、また、パッドポリシリコ
ン層１１０と抵抗ポリシリコン層１１２とが接触してい
る部分において、パッドポリシリコン層１１０から抵抗
ポリシリコン層１１２に、図２２に矢印で示される様に
して、不純物が拡散し、当初想定されていた抵抗長Ｌ１
よりも短くなるという問題が生じていた。
【００１９】更に、当該構成を有する他の従来例におい
ては、抵抗ポリシリコン層１１２のパターニング時に共
通コンタクト穴１０９に対して、レジスト１１３の目合
わせずれを起こしたときに、図２３に示されるような問
題が生じることとなっていた。
ては、抵抗ポリシリコン層１１２のパターニング時に共
通コンタクト穴１０９に対して、レジスト１１３の目合
わせずれを起こしたときに、図２３に示されるような問
題が生じることとなっていた。
【００２０】即ち、レジスト１１３が例えば、図２３に
示す程度の位置にずれて形成された場合において、当該
レジスト１１３に基づいてエッチング加工が行われるこ
ととなると、レジスト１１３の一端を反映して、共通コ
ンタクト穴１０９内部において、抵抗ポリシリコン層１
１２およびパッドポリシリコン層１１０がエッチングさ
れる。
示す程度の位置にずれて形成された場合において、当該
レジスト１１３に基づいてエッチング加工が行われるこ
ととなると、レジスト１１３の一端を反映して、共通コ
ンタクト穴１０９内部において、抵抗ポリシリコン層１
１２およびパッドポリシリコン層１１０がエッチングさ
れる。
【００２１】ここで、一般的に、エッチングをするとき
は、プロセスばらつきを考慮してオーバーエッチングを
施すことが知られている。
は、プロセスばらつきを考慮してオーバーエッチングを
施すことが知られている。
【００２２】レジスト１１３の目合わせズレが生じてい
ると、このオーバーエッチングにより、図２３に示され
るように、半導体基板１０１もエッチングしてしまう事
態も起こる。
ると、このオーバーエッチングにより、図２３に示され
るように、半導体基板１０１もエッチングしてしまう事
態も起こる。
【００２３】このように、共通コンタクト穴１０９直下
の半導体基板１０１がエッチングされた場合、その部分
がＳＲＡＭにおけるノード部分に相当することから、基
板損傷等によるリークを引き起こし、記憶データが破壊
されるおそれがあるという重大な問題があった。
の半導体基板１０１がエッチングされた場合、その部分
がＳＲＡＭにおけるノード部分に相当することから、基
板損傷等によるリークを引き起こし、記憶データが破壊
されるおそれがあるという重大な問題があった。
【００２４】そこで、本発明は、所望とする抵抗長を備
えた高抵抗ポリシリコン負荷抵抗型ＳＲＡＭセルを提供
すること及びそのための製造方法を提供することを目的
とする。
えた高抵抗ポリシリコン負荷抵抗型ＳＲＡＭセルを提供
すること及びそのための製造方法を提供することを目的
とする。
【００２５】また、本発明は、レジストの目合わせずれ
が生じた場合であっても、オーバーエッチングにより基
板までエッチングされることを防ぎ、ＳＲＡＭセルにお
けるノードが破壊されることを防止したＳＲＡＭセルの
製造方法を提供することにある。
が生じた場合であっても、オーバーエッチングにより基
板までエッチングされることを防ぎ、ＳＲＡＭセルにお
けるノードが破壊されることを防止したＳＲＡＭセルの
製造方法を提供することにある。
【００２６】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、以下に示すような具体的手段を提供
する。
を解決するために、以下に示すような具体的手段を提供
する。
【００２７】即ち、本発明によれば、その一部が内部配
線として機能する低抵抗ポリシリコンと、その一部が所
定の抵抗長を有する抵抗領域として機能する高抵抗ポリ
シリコンとを有し、且つ、前記抵抗領域がＭＯＳトラン
ジスタとして機能する拡散領域の上方に配置されるよう
な構造を有する高抵抗負荷型ＳＲＡＭセルを備えた半導
体装置において、前記ＳＲＡＭセルは、前記高抵抗ポリ
シリコンが前記抵抗領域を除き前記低抵抗ポリシリコン
上に設けられ、前記低抵抗ポリシリコンの上面でのみ高
抵抗ポリシリコンと接触し、低抵抗ポリシリコンの側面
にサイドウオールを有し、前記低抵抗ポリシリコンが前
記高抵抗ポリシリコンと前記サイドウオールで隔てられ
ていることを特徴とする半導体装置が得られる。
線として機能する低抵抗ポリシリコンと、その一部が所
定の抵抗長を有する抵抗領域として機能する高抵抗ポリ
シリコンとを有し、且つ、前記抵抗領域がＭＯＳトラン
ジスタとして機能する拡散領域の上方に配置されるよう
な構造を有する高抵抗負荷型ＳＲＡＭセルを備えた半導
体装置において、前記ＳＲＡＭセルは、前記高抵抗ポリ
シリコンが前記抵抗領域を除き前記低抵抗ポリシリコン
上に設けられ、前記低抵抗ポリシリコンの上面でのみ高
抵抗ポリシリコンと接触し、低抵抗ポリシリコンの側面
にサイドウオールを有し、前記低抵抗ポリシリコンが前
記高抵抗ポリシリコンと前記サイドウオールで隔てられ
ていることを特徴とする半導体装置が得られる。
【００２８】また、本発明によれば、前記ＳＲＡＭセル
は、前記拡散領域上に形成された層間絶縁膜を更に有し
ており、前記高抵抗ポリシリコンの抵抗領域は、前記層
間絶縁膜上に形成されており、前記低抵抗ポリシリコン
の一部は、前記層間絶縁膜上に形成されており、前記サ
イドウォールは、前記層間絶縁膜上において、当該低抵
抗ポリシリコンの一部と前記抵抗領域との間に介在し、
前記低抵抗ポリシリコンの一部から前記抵抗領域に対す
る不純物が拡散することにより前記抵抗長が短くなるこ
とを防ぐための抵抗長保証サイドウォールとして機能す
る半導体装置が得られる。
は、前記拡散領域上に形成された層間絶縁膜を更に有し
ており、前記高抵抗ポリシリコンの抵抗領域は、前記層
間絶縁膜上に形成されており、前記低抵抗ポリシリコン
の一部は、前記層間絶縁膜上に形成されており、前記サ
イドウォールは、前記層間絶縁膜上において、当該低抵
抗ポリシリコンの一部と前記抵抗領域との間に介在し、
前記低抵抗ポリシリコンの一部から前記抵抗領域に対す
る不純物が拡散することにより前記抵抗長が短くなるこ
とを防ぐための抵抗長保証サイドウォールとして機能す
る半導体装置が得られる。
【００２９】ここで、前記層間絶縁膜は、前記ＭＯＳト
ランジスタの上方において、当該ＭＯＳトランジスタの
ゲート電極までは達しない穴である凹部を有しており、
前記高抵抗ポリシリコンの抵抗領域は、当該凹部内面に
沿うようにして、前記層間絶縁膜上に形成されているこ
ととしても良い。
ランジスタの上方において、当該ＭＯＳトランジスタの
ゲート電極までは達しない穴である凹部を有しており、
前記高抵抗ポリシリコンの抵抗領域は、当該凹部内面に
沿うようにして、前記層間絶縁膜上に形成されているこ
ととしても良い。
【００３０】若しくは、本発明によれば、前記ＳＲＡＭ
セルは、前記拡散領域上に形成された層間絶縁膜を有す
るとともに、当該層間絶縁膜内部であって前記ＳＲＡＭ
における記憶ノードとして動作する位置に対応する位置
に設けられた共通コンタクト穴を更に有しており、前記
低抵抗ポリシリコンの一部は、当該共通コンタクト穴内
部を覆うようにして形成されており、前記サイドウォー
ルは、前記共通コンタクト穴内部において、前記低抵抗
ポリシリコン上にあって、前記低抵抗ポリシリコンの一
部の側壁に接する様にして設けられていることを特徴と
する半導体装置が得られる。
セルは、前記拡散領域上に形成された層間絶縁膜を有す
るとともに、当該層間絶縁膜内部であって前記ＳＲＡＭ
における記憶ノードとして動作する位置に対応する位置
に設けられた共通コンタクト穴を更に有しており、前記
低抵抗ポリシリコンの一部は、当該共通コンタクト穴内
部を覆うようにして形成されており、前記サイドウォー
ルは、前記共通コンタクト穴内部において、前記低抵抗
ポリシリコン上にあって、前記低抵抗ポリシリコンの一
部の側壁に接する様にして設けられていることを特徴と
する半導体装置が得られる。
【００３１】本発明によれば、更に詳しい構成として、
次のような構成を備える半導体装置が得られる。
次のような構成を備える半導体装置が得られる。
【００３２】即ち、本発明によれば、その一部が内部配
線として機能する低抵抗ポリシリコンと、その一部が所
定の抵抗長を有する抵抗領域として機能する高抵抗ポリ
シリコンとを有し、且つ、前記抵抗領域がＭＯＳトラン
ジスタとして機能する拡散領域の上方に配置されるよう
な構造を有する高抵抗負荷型ＳＲＡＭセルの製造方法で
あって、前記低抵抗ポリシリコンからなるパッドポリシ
リコン層を形成した後、当該パッドポリシリコン層の側
壁にサイドウォールを形成し、その後に前記高抵抗ポリ
シリコンからなる抵抗ポリシリコン層を形成することを
特徴とするＳＲＡＭセルの製造方法が得られる。
線として機能する低抵抗ポリシリコンと、その一部が所
定の抵抗長を有する抵抗領域として機能する高抵抗ポリ
シリコンとを有し、且つ、前記抵抗領域がＭＯＳトラン
ジスタとして機能する拡散領域の上方に配置されるよう
な構造を有する高抵抗負荷型ＳＲＡＭセルの製造方法で
あって、前記低抵抗ポリシリコンからなるパッドポリシ
リコン層を形成した後、当該パッドポリシリコン層の側
壁にサイドウォールを形成し、その後に前記高抵抗ポリ
シリコンからなる抵抗ポリシリコン層を形成することを
特徴とするＳＲＡＭセルの製造方法が得られる。
【００３３】詳しくは、本発明によれば、半導体基板内
部に作り込まれたＭＯＳトランジスタと、高抵抗ポリシ
リコンで形成される負荷抵抗とを備えるる素子分離領域
と、前記半導体基板上の前記ＭＯＳトランジスタを構成
する位置に対して該素高抵抗ポリシリコン負荷型ＳＲＡ
Ｍセルであって、記憶ノード近傍における基板に垂直な
断面構造として、半導体基板内に形成され子分離領域に
結合されるようにして形成されるゲート絶縁膜と、当該
素子分離領域及びゲート絶縁膜上に形成されるゲート電
極と、前記記憶ノード部に相当する前記半導体基板内部
の所定の位置に前記素子分離領域と隣り合うようにして
形成された不純物拡散層と、前記素子分離領域上に形成
される前記ゲート電極の一部上と前記記憶ノードに相当
する前記不純物拡散層の一部上とを共通コンタクト穴と
するようにして前記ゲート電極及び前記不純物拡散層上
に形成される層間絶縁膜と、前記共通コンタクト穴の内
面及び前記層間絶縁膜の一部を含むようにして所定の配
線を構成する位置に設けられるパッドポリシリコン層
と、少なくとも前記層間絶縁膜上の前記パッドポリシリ
コン層が設けられていない部分に対して設けられ前記負
荷抵抗として動作する高抵抗ポリシリコン層とを備えた
ＳＲＡＭセルを有する半導体装置であって、絶縁体から
なり、前記パッドポリシリコン上にあって、前記パッド
ポリシリコン層の側壁に対して所定の位置で接するよう
にして形成される複数のサイドウォールを更に備えるこ
とを特徴とする半導体装置が得られる。
部に作り込まれたＭＯＳトランジスタと、高抵抗ポリシ
リコンで形成される負荷抵抗とを備えるる素子分離領域
と、前記半導体基板上の前記ＭＯＳトランジスタを構成
する位置に対して該素高抵抗ポリシリコン負荷型ＳＲＡ
Ｍセルであって、記憶ノード近傍における基板に垂直な
断面構造として、半導体基板内に形成され子分離領域に
結合されるようにして形成されるゲート絶縁膜と、当該
素子分離領域及びゲート絶縁膜上に形成されるゲート電
極と、前記記憶ノード部に相当する前記半導体基板内部
の所定の位置に前記素子分離領域と隣り合うようにして
形成された不純物拡散層と、前記素子分離領域上に形成
される前記ゲート電極の一部上と前記記憶ノードに相当
する前記不純物拡散層の一部上とを共通コンタクト穴と
するようにして前記ゲート電極及び前記不純物拡散層上
に形成される層間絶縁膜と、前記共通コンタクト穴の内
面及び前記層間絶縁膜の一部を含むようにして所定の配
線を構成する位置に設けられるパッドポリシリコン層
と、少なくとも前記層間絶縁膜上の前記パッドポリシリ
コン層が設けられていない部分に対して設けられ前記負
荷抵抗として動作する高抵抗ポリシリコン層とを備えた
ＳＲＡＭセルを有する半導体装置であって、絶縁体から
なり、前記パッドポリシリコン上にあって、前記パッド
ポリシリコン層の側壁に対して所定の位置で接するよう
にして形成される複数のサイドウォールを更に備えるこ
とを特徴とする半導体装置が得られる。
【００３４】また、本発明によれば、この半導体装置に
おいて、前記高抵抗ポリシリコン層と前記パッドポリシ
リコン層とは、前記層間絶縁膜に接しない位置で互いに
接続されているとともに、前記層間絶縁膜上において
は、前記サイドウォールを挟むようにして設けられてい
ることを特徴とする半導体装置が得られる。
おいて、前記高抵抗ポリシリコン層と前記パッドポリシ
リコン層とは、前記層間絶縁膜に接しない位置で互いに
接続されているとともに、前記層間絶縁膜上において
は、前記サイドウォールを挟むようにして設けられてい
ることを特徴とする半導体装置が得られる。
【００３５】ここで、前記サイドウォールは、パッドポ
リシリコン層の内、前記共通コンタクト穴の内面に存す
る前記パッドポリシリコン層の側壁に当たる部分にも設
けられていることとしても良い。
リシリコン層の内、前記共通コンタクト穴の内面に存す
る前記パッドポリシリコン層の側壁に当たる部分にも設
けられていることとしても良い。
【００３６】上記した構成から理解されるように、本発
明の一の特徴は、高抵抗ポリシリコンの一部を所定の抵
抗長の抵抗として用い、且つ、前記高抵抗ポリシリコン
と接続され配線として用いられる低抵抗ポリシリコンと
を備えた半導体装置において、前記高抵抗ポリシリコン
の前記所定の抵抗長の抵抗として動作する部分の両端に
て、前記低抵抗ポリシリコンとの間に介在するようにし
て設けられる絶縁物を備え、当該絶縁物により前記低抵
抗ポリシリコンから前記高抵抗ポリシリコンの前記抵抗
を構成する部分に対しての不純物拡散を防いだことにあ
る。
明の一の特徴は、高抵抗ポリシリコンの一部を所定の抵
抗長の抵抗として用い、且つ、前記高抵抗ポリシリコン
と接続され配線として用いられる低抵抗ポリシリコンと
を備えた半導体装置において、前記高抵抗ポリシリコン
の前記所定の抵抗長の抵抗として動作する部分の両端に
て、前記低抵抗ポリシリコンとの間に介在するようにし
て設けられる絶縁物を備え、当該絶縁物により前記低抵
抗ポリシリコンから前記高抵抗ポリシリコンの前記抵抗
を構成する部分に対しての不純物拡散を防いだことにあ
る。
【００３７】本発明によれば、これら半導体装置、詳し
くは、ＳＲＡＭセルは、次のようにして製造される。
くは、ＳＲＡＭセルは、次のようにして製造される。
【００３８】即ち、本発明によれば、高抵抗ポリシリコ
ン負荷型ＳＲＡＭセルの製造方法であって、半導体基板
の表面に素子分離領域を形成する第１のステップと、当
該素子分離領域及び前記半導体基板表面の一面上に、後
にゲート絶縁膜となる絶縁膜及び後にゲート電極となる
導電膜を順次形成し、それらを所望の形状に加工して、
ゲート絶縁膜及びゲート電極を形成する第２のステップ
と、該ゲート電極をマスクとしてイオン注入を行ない、
それにより、前記半導体基板内部に不純物拡散層を形成
する第３のステップと、全面を覆うようにして層間絶縁
膜を形成する第４のステップと、当該層間絶縁膜の内、
前記ゲート電極１０４と前記不純物拡散層とに跨るよう
にして、当該層間絶縁膜に対して共通コンタクト穴１０
９を開口する第５のステップと、少なくとも、共通コン
タクト穴の内面を覆い且つ前記層間絶縁膜上の所定領域
を除くようにして、所望の形状にパターニングされたパ
ッドポリシリコン層を形成する第６のステップと、当該
パッドポリシリコン層の側壁に絶縁体からなるサイドウ
ォールを形成する第７のステップと、当該サイドウォー
ル形成後に、前記層間絶縁膜上の所定領域を含むように
して、且つ、前記パッドポリシリコン層と当該所定領域
以外で電気的に接続されるようにして、抵抗ポリシリコ
ン層を形成する第８のステップと、を有することを特徴
とするＳＲＡＭセルの製造方法が得られる。
ン負荷型ＳＲＡＭセルの製造方法であって、半導体基板
の表面に素子分離領域を形成する第１のステップと、当
該素子分離領域及び前記半導体基板表面の一面上に、後
にゲート絶縁膜となる絶縁膜及び後にゲート電極となる
導電膜を順次形成し、それらを所望の形状に加工して、
ゲート絶縁膜及びゲート電極を形成する第２のステップ
と、該ゲート電極をマスクとしてイオン注入を行ない、
それにより、前記半導体基板内部に不純物拡散層を形成
する第３のステップと、全面を覆うようにして層間絶縁
膜を形成する第４のステップと、当該層間絶縁膜の内、
前記ゲート電極１０４と前記不純物拡散層とに跨るよう
にして、当該層間絶縁膜に対して共通コンタクト穴１０
９を開口する第５のステップと、少なくとも、共通コン
タクト穴の内面を覆い且つ前記層間絶縁膜上の所定領域
を除くようにして、所望の形状にパターニングされたパ
ッドポリシリコン層を形成する第６のステップと、当該
パッドポリシリコン層の側壁に絶縁体からなるサイドウ
ォールを形成する第７のステップと、当該サイドウォー
ル形成後に、前記層間絶縁膜上の所定領域を含むように
して、且つ、前記パッドポリシリコン層と当該所定領域
以外で電気的に接続されるようにして、抵抗ポリシリコ
ン層を形成する第８のステップと、を有することを特徴
とするＳＲＡＭセルの製造方法が得られる。
【００３９】また、本発明によれば、上記ＳＲＭＡセル
の製造方法であって、前記第３のステップは、前記ゲー
ト電極をマスクとしてイオン注入を行ない、Ｎ-拡散層
を形成する第１の付加的ステップと、前記ゲート電極の
側壁に当たる位置に一時的サイドウォールを形成する第
２の付加的ステップと、前記ゲート電極及び前記一時的
サイドウォールをマスクとしてイオン注入し、Ｎ+拡散
層を形成する第３の付加的ステップとを備えることを特
徴とするＳＲＡＭセルの製造方法が得られる。
の製造方法であって、前記第３のステップは、前記ゲー
ト電極をマスクとしてイオン注入を行ない、Ｎ-拡散層
を形成する第１の付加的ステップと、前記ゲート電極の
側壁に当たる位置に一時的サイドウォールを形成する第
２の付加的ステップと、前記ゲート電極及び前記一時的
サイドウォールをマスクとしてイオン注入し、Ｎ+拡散
層を形成する第３の付加的ステップとを備えることを特
徴とするＳＲＡＭセルの製造方法が得られる。
【００４０】
【発明の実施の形態】以下に、本発明の実施の形態によ
る高抵抗ポリシリコン負荷型ＳＲＡＭセルの構造及び製
造方法について、図面を参照して説明する。
る高抵抗ポリシリコン負荷型ＳＲＡＭセルの構造及び製
造方法について、図面を参照して説明する。
【００４１】まず、図１に示される等価回路図を用い
て、高抵抗ポリシリコン負荷型ＳＲＡＭの構成について
説明する。
て、高抵抗ポリシリコン負荷型ＳＲＡＭの構成について
説明する。
【００４２】図１を参照すれば理解されるように、ＳＲ
ＡＭセルは、Ｖｃｃ、Ｖｓｓ間のフリップフロップと、
アクセストランジスタＴｒ３、Ｔｒ４とビット線ＢＬ
１、ＢＬ２、およびワード線ＷＬによって構成される。
ＡＭセルは、Ｖｃｃ、Ｖｓｓ間のフリップフロップと、
アクセストランジスタＴｒ３、Ｔｒ４とビット線ＢＬ
１、ＢＬ２、およびワード線ＷＬによって構成される。
【００４３】フリップフロップは、ドライバトランジス
タＴｒ１、Ｔｒ２、負荷抵抗Ｒ１、Ｒ２、及び交差配線
によって構成される。図１において、Ｑ１、Ｑ２は、記
憶ノードであり、データ保持時には、データ「Ｈｉｇ
ｈ」および「Ｌｏｗ」がそれぞれのノードに蓄積され
る。
タＴｒ１、Ｔｒ２、負荷抵抗Ｒ１、Ｒ２、及び交差配線
によって構成される。図１において、Ｑ１、Ｑ２は、記
憶ノードであり、データ保持時には、データ「Ｈｉｇ
ｈ」および「Ｌｏｗ」がそれぞれのノードに蓄積され
る。
【００４４】図１において、Ｖｃｃ部、並びに記憶ノー
ドＱ１−ドライバトランジスタＴｒ２間の交差配線及び
記憶ノードＱ２−ドライバトランジスタＴｒ１間の交差
配線は、ＳＲＡＭセルの信頼性の観点から、数ＫΩ／ｓ
ｑ．以下程度の抵抗値であることが望ましい。これは、
記憶ノードＱ１−ドライバトランジスタＴｒ２間の交差
配線及び記憶ノードＱ２−ドライバトランジスタＴｒ１
間の交差配線の抵抗値が上記以上の値を有すると、メモ
リセルのデータ反転時にデータ転送遅延が起こることと
なり、メモリセルの高速安定動作が阻害されてしまうか
らである。
ドＱ１−ドライバトランジスタＴｒ２間の交差配線及び
記憶ノードＱ２−ドライバトランジスタＴｒ１間の交差
配線は、ＳＲＡＭセルの信頼性の観点から、数ＫΩ／ｓ
ｑ．以下程度の抵抗値であることが望ましい。これは、
記憶ノードＱ１−ドライバトランジスタＴｒ２間の交差
配線及び記憶ノードＱ２−ドライバトランジスタＴｒ１
間の交差配線の抵抗値が上記以上の値を有すると、メモ
リセルのデータ反転時にデータ転送遅延が起こることと
なり、メモリセルの高速安定動作が阻害されてしまうか
らである。
【００４５】一方で、負荷抵抗Ｒ１、Ｒ２は、ＳＲＡＭ
に要求される低消費電力という観点から、数ＧΩ〜数Ｔ
Ω以上程度の抵抗値を有することが要求される。例え
ば、記憶ノードＱ１にデータ「Ｈｉｇｈ」が蓄積されて
いる場合には、ドライバトランジスタＴｒ２はオンして
おり、負荷抵抗Ｒ２、ドライバトランジスタＴｒ２を通
って、ＶｃｃからＶｓｓに対して貫通電流が流れる。こ
の際に、負荷抵抗Ｒ２の抵抗値が要求される抵抗値以下
になっていると、必要以上の電流が待機時電流としてＶ
ｃｃからＶｓｓに流れてしまうこととなり、ＳＲＡＭの
消費電力を悪化させてしまう。同様の動作は、記憶ノー
ドＱ２にデータ「Ｈｉｇｈ」が蓄積されている場合にも
生じる。したがって、負荷抵抗Ｒ１、Ｒ２は、非常に高
い抵抗値を有することを要求される。
に要求される低消費電力という観点から、数ＧΩ〜数Ｔ
Ω以上程度の抵抗値を有することが要求される。例え
ば、記憶ノードＱ１にデータ「Ｈｉｇｈ」が蓄積されて
いる場合には、ドライバトランジスタＴｒ２はオンして
おり、負荷抵抗Ｒ２、ドライバトランジスタＴｒ２を通
って、ＶｃｃからＶｓｓに対して貫通電流が流れる。こ
の際に、負荷抵抗Ｒ２の抵抗値が要求される抵抗値以下
になっていると、必要以上の電流が待機時電流としてＶ
ｃｃからＶｓｓに流れてしまうこととなり、ＳＲＡＭの
消費電力を悪化させてしまう。同様の動作は、記憶ノー
ドＱ２にデータ「Ｈｉｇｈ」が蓄積されている場合にも
生じる。したがって、負荷抵抗Ｒ１、Ｒ２は、非常に高
い抵抗値を有することを要求される。
【００４６】以下に示される本実施の形態による高抵抗
ポリシリコン負荷型ＳＲＡＭセルは、かかる条件を満た
し、高い信頼性を有すると共に、消費電力の悪化を抑え
ることができる。
ポリシリコン負荷型ＳＲＡＭセルは、かかる条件を満た
し、高い信頼性を有すると共に、消費電力の悪化を抑え
ることができる。
【００４７】（第１の実施の形態）本発明の第１の実施
の形態による高抵抗ポリシリコン負荷型ＳＲＡＭセル
は、図１に示される記憶ノード近傍における断面とし
て、図２に示されるような構成を備えている。
の形態による高抵抗ポリシリコン負荷型ＳＲＡＭセル
は、図１に示される記憶ノード近傍における断面とし
て、図２に示されるような構成を備えている。
【００４８】第１の実施の形態による高抵抗ポリシリコ
ン負荷型ＳＲＡＭセルは、半導体基板１０１、フィール
ド酸化膜１０２、ゲート酸化膜１０３、ゲート電極１０
４、Ｎ-拡散層１０５、Ｎ+拡散層１０７、層間絶縁膜１
０８、共通コンタクト穴１０９、パッドポリシリコン層
１１０、サイドウォール１１１、抵抗ポリシリコン層１
１２を備えている。フィールド酸化膜１０２は、素子分
離領域として作用する。ゲート酸化膜１０３の下には、
チャネル領域が構成されており、更にその両脇にはソー
ス・ドレイン領域が構成され、これらとゲート電極１０
４とで、ＭＯＳトランジスタを構成している。共通コン
タクト穴１０９は、記憶ノードＱ１（又はＱ２）を構成
している。パッドポリシリコン層１１０は、低抵抗のポ
リシリコンで形成されており、図１におけるＶｃｃ部、
並びに記憶ノードＱ１−ドライバトランジスタＴｒ２間
の交差配線（記憶ノードＱ２−ドライバトランジスタＴ
ｒ１間の交差配線）に対応する。このパッドポリシリコ
ン層１１０は、上述のように、数ＫΩ／ｓｑ．以下程度
の抵抗値を有するようにして形成されることが望まし
い。抵抗ポリシリコン層１１２は、高抵抗のポリシリコ
ンで構成されており、図１における負荷抵抗Ｒ１（又は
Ｒ２）に対応する。特に、抵抗ポリシリコン層１１２の
内、ＭＯＳトランジスタ上部に層間絶縁膜１０８を介し
て設けられている部分（高抵抗部）の長さは抵抗長とよ
ばれ、抵抗長が長ければ長いほど、図１における負荷抵
抗Ｒ１、Ｒ２の抵抗値は高くなる。即ち、前述の通り、
負荷抵抗には高い抵抗値が要求されていることから、こ
の抵抗長は長い方が好ましい。
ン負荷型ＳＲＡＭセルは、半導体基板１０１、フィール
ド酸化膜１０２、ゲート酸化膜１０３、ゲート電極１０
４、Ｎ-拡散層１０５、Ｎ+拡散層１０７、層間絶縁膜１
０８、共通コンタクト穴１０９、パッドポリシリコン層
１１０、サイドウォール１１１、抵抗ポリシリコン層１
１２を備えている。フィールド酸化膜１０２は、素子分
離領域として作用する。ゲート酸化膜１０３の下には、
チャネル領域が構成されており、更にその両脇にはソー
ス・ドレイン領域が構成され、これらとゲート電極１０
４とで、ＭＯＳトランジスタを構成している。共通コン
タクト穴１０９は、記憶ノードＱ１（又はＱ２）を構成
している。パッドポリシリコン層１１０は、低抵抗のポ
リシリコンで形成されており、図１におけるＶｃｃ部、
並びに記憶ノードＱ１−ドライバトランジスタＴｒ２間
の交差配線（記憶ノードＱ２−ドライバトランジスタＴ
ｒ１間の交差配線）に対応する。このパッドポリシリコ
ン層１１０は、上述のように、数ＫΩ／ｓｑ．以下程度
の抵抗値を有するようにして形成されることが望まし
い。抵抗ポリシリコン層１１２は、高抵抗のポリシリコ
ンで構成されており、図１における負荷抵抗Ｒ１（又は
Ｒ２）に対応する。特に、抵抗ポリシリコン層１１２の
内、ＭＯＳトランジスタ上部に層間絶縁膜１０８を介し
て設けられている部分（高抵抗部）の長さは抵抗長とよ
ばれ、抵抗長が長ければ長いほど、図１における負荷抵
抗Ｒ１、Ｒ２の抵抗値は高くなる。即ち、前述の通り、
負荷抵抗には高い抵抗値が要求されていることから、こ
の抵抗長は長い方が好ましい。
【００４９】このような構成を備える本実施の形態によ
る高抵抗負荷型ＳＲＡＭセルの製造方法の特徴的な部分
について、以下に図３乃至図１１を用いて説明する。
る高抵抗負荷型ＳＲＡＭセルの製造方法の特徴的な部分
について、以下に図３乃至図１１を用いて説明する。
【００５０】まず、図３に示されるように、半導体基板
１０１の表面に、フィールド酸化膜１０２を形成する。
本実施の形態において、フィールド酸化膜１０２は、例
えば２０００〜５０００Ａ程度の厚さを有するものと
し、公知の選択酸化法により形成することとする。
１０１の表面に、フィールド酸化膜１０２を形成する。
本実施の形態において、フィールド酸化膜１０２は、例
えば２０００〜５０００Ａ程度の厚さを有するものと
し、公知の選択酸化法により形成することとする。
【００５１】次に、一面上に、後にゲート酸化膜１０３
となる酸化膜及び後にゲート電極１０４となる導電膜を
順次形成し、それらを所望の形状に加工して、図４に示
されるようなゲート酸化膜１０３及びゲート電極１０４
を形成する。本実施の形態において、ゲート酸化膜１０
３となる酸化膜は、既知の方法により形成されるものと
し、また、例えば６０〜１００Ａ程度の厚さを有するも
のとする。また、ゲート電極１０４となる導電膜は、例
えば厚さ２０００〜３０００Ａのポリシリコンから構成
されるものであり、ＣＶＤ法等により形成される。更
に、酸化膜及び導電膜を所望の形状に加工する方法とし
ては、既知の方法を採用する。また、特に、ゲート電極
１０４の材質としては、上記したポリシリコンの他、リ
ン等の不純物を添加したポリシリコン（ＤＯＰＯＳ）を
採用しても良いし、チタン又はタングステン等の高融点
金属とシリコンとの化合物（シリサイド）とポリシリコ
ンの複合膜（ポリサイド）を採用することとしても良
い。
となる酸化膜及び後にゲート電極１０４となる導電膜を
順次形成し、それらを所望の形状に加工して、図４に示
されるようなゲート酸化膜１０３及びゲート電極１０４
を形成する。本実施の形態において、ゲート酸化膜１０
３となる酸化膜は、既知の方法により形成されるものと
し、また、例えば６０〜１００Ａ程度の厚さを有するも
のとする。また、ゲート電極１０４となる導電膜は、例
えば厚さ２０００〜３０００Ａのポリシリコンから構成
されるものであり、ＣＶＤ法等により形成される。更
に、酸化膜及び導電膜を所望の形状に加工する方法とし
ては、既知の方法を採用する。また、特に、ゲート電極
１０４の材質としては、上記したポリシリコンの他、リ
ン等の不純物を添加したポリシリコン（ＤＯＰＯＳ）を
採用しても良いし、チタン又はタングステン等の高融点
金属とシリコンとの化合物（シリサイド）とポリシリコ
ンの複合膜（ポリサイド）を採用することとしても良
い。
【００５２】ゲート電極１０４を形成した後、ゲート電
極１０４をマスクとしてイオン注入を行ない、それによ
り、Ｎ-拡散層１０５を形成し、更にその後、図５に示
されるような一時的サイドウォール１０６を形成する。
Ｎ-拡散層１０５は、例えば、１Ｅ１３ｃｍ-2程度のリ
ン若しくはヒ素、又はその双方を注入することで形成で
きる。また、一時的サイドウォール１０６は、例えば、
１０００〜２０００Ａ程度の酸化膜をＣＶＤ法等で形成
した後、異方性のエッチングを施すことで形成される。
極１０４をマスクとしてイオン注入を行ない、それによ
り、Ｎ-拡散層１０５を形成し、更にその後、図５に示
されるような一時的サイドウォール１０６を形成する。
Ｎ-拡散層１０５は、例えば、１Ｅ１３ｃｍ-2程度のリ
ン若しくはヒ素、又はその双方を注入することで形成で
きる。また、一時的サイドウォール１０６は、例えば、
１０００〜２０００Ａ程度の酸化膜をＣＶＤ法等で形成
した後、異方性のエッチングを施すことで形成される。
【００５３】更に、一時的サイドウォール１０６及びゲ
ート電極１０４をマスクとしてイオン注入を行ない、図
６に示されるようにＮ+拡散層１０７を形成する。Ｎ+拡
散層１０７は、例えば、１Ｅ１５ｃｍ-2程度のヒ素を注
入することにより形成できる。
ート電極１０４をマスクとしてイオン注入を行ない、図
６に示されるようにＮ+拡散層１０７を形成する。Ｎ+拡
散層１０７は、例えば、１Ｅ１５ｃｍ-2程度のヒ素を注
入することにより形成できる。
【００５４】その後、図７に示されるように、全面を覆
うようにして層間絶縁膜１０８を形成する。本実施の形
態において、層間絶縁膜１０８は、例えば、ホウ素とリ
ンが添加されたシリカガラス（ＢＰＳＧ）等からなり、
厚さ３０００〜６０００Ａ程度のものであるとし、ＣＶ
Ｄ法等によって形成されることとする。その他、この層
間絶縁膜１０８は、ＢＰＳＧをリフローして形成するこ
ととしても良いし、酸化膜とＢＰＳＧリフロー膜の積層
膜で構成されることとしても良い。更に、酸化膜を所望
の厚さで形成した後、例えばＣＭＰ法等で厚さを薄くす
ることにより形成することとしても良い。
うようにして層間絶縁膜１０８を形成する。本実施の形
態において、層間絶縁膜１０８は、例えば、ホウ素とリ
ンが添加されたシリカガラス（ＢＰＳＧ）等からなり、
厚さ３０００〜６０００Ａ程度のものであるとし、ＣＶ
Ｄ法等によって形成されることとする。その他、この層
間絶縁膜１０８は、ＢＰＳＧをリフローして形成するこ
ととしても良いし、酸化膜とＢＰＳＧリフロー膜の積層
膜で構成されることとしても良い。更に、酸化膜を所望
の厚さで形成した後、例えばＣＭＰ法等で厚さを薄くす
ることにより形成することとしても良い。
【００５５】次いで、図８に示されるように、層間絶縁
膜１０８に対して、共通コンタクト穴１０９を開口す
る。詳しくは、共通コンタクト穴１０９は、層間絶縁膜
１０８の内、ゲート電極１０４とＮ+拡散層１０７に跨
っている部分に対して形成され、また、その形成時にお
いて一時的サイドウォール１０６も同時に除去される。
膜１０８に対して、共通コンタクト穴１０９を開口す
る。詳しくは、共通コンタクト穴１０９は、層間絶縁膜
１０８の内、ゲート電極１０４とＮ+拡散層１０７に跨
っている部分に対して形成され、また、その形成時にお
いて一時的サイドウォール１０６も同時に除去される。
【００５６】更に、図９に示されるように、共通コンタ
クト穴１０９を覆い且つ所望の形状にパターニングされ
たパッドポリシリコン層１１０を形成する。このパッド
ポリシリコン層１１０は、３００〜２０００Ａ程度の厚
さに形成されるのが望ましい。また、本実施の形態にお
いて、パッドポリシリコン層１１０は、低抵抗のもので
あれば、ＣＶＤ法等によって成長されたポリシリコンに
対してリン等の不純物を１Ｅ１５ｃｍ-2程度注入するこ
とにより形成することとしても良いし、リン等の不純物
を添加したポリシリコン（ＤＯＰＯＳ）により構成する
こととしても良い。
クト穴１０９を覆い且つ所望の形状にパターニングされ
たパッドポリシリコン層１１０を形成する。このパッド
ポリシリコン層１１０は、３００〜２０００Ａ程度の厚
さに形成されるのが望ましい。また、本実施の形態にお
いて、パッドポリシリコン層１１０は、低抵抗のもので
あれば、ＣＶＤ法等によって成長されたポリシリコンに
対してリン等の不純物を１Ｅ１５ｃｍ-2程度注入するこ
とにより形成することとしても良いし、リン等の不純物
を添加したポリシリコン（ＤＯＰＯＳ）により構成する
こととしても良い。
【００５７】次に、図１０に示されるように、サイドウ
ォール１１１を形成する。サイドウォール１１１は、例
えば３００〜２０００Ａ程度の酸化膜をＣＶＤ法等で形
成した後、異方性のエッチングを施すことにより形成さ
れるものであり、その形成される位置は、共通コンタク
ト穴１０９の内部に形成されたパッドポリシリコン層１
１０の側壁も含め、パッドポリシリコン層１１０の側壁
である。特に、サイドウォール１１１の内、後述する抵
抗ポリシリコン層１１２とパッドポリシリコン層１１０
との間に介在するようにして層間絶縁膜１０８上に設け
られるサイドウォールは、パッドポリシリコン層１１０
から抵抗ポリシリコン層１１２内への不純物拡散を抑
え、抵抗ポリシリコン層１１２における抵抗長を保証す
るためのものであり、抵抗長保証サイドウォールと呼
ぶ。また、サイドウォール１１１の内、共通コンタクト
穴１０９内部に設けられるサイドウォールは、後述する
ように、エッチング工程においてレジスト膜の目合わせ
ズレがあった場合に、共通コンタクト穴１０９内部にお
いて、半導体基板１０１までエッチングされないよう
に、エッチングストッパとして作用するものであり、ス
トッパサイドウォールと呼ぶ。
ォール１１１を形成する。サイドウォール１１１は、例
えば３００〜２０００Ａ程度の酸化膜をＣＶＤ法等で形
成した後、異方性のエッチングを施すことにより形成さ
れるものであり、その形成される位置は、共通コンタク
ト穴１０９の内部に形成されたパッドポリシリコン層１
１０の側壁も含め、パッドポリシリコン層１１０の側壁
である。特に、サイドウォール１１１の内、後述する抵
抗ポリシリコン層１１２とパッドポリシリコン層１１０
との間に介在するようにして層間絶縁膜１０８上に設け
られるサイドウォールは、パッドポリシリコン層１１０
から抵抗ポリシリコン層１１２内への不純物拡散を抑
え、抵抗ポリシリコン層１１２における抵抗長を保証す
るためのものであり、抵抗長保証サイドウォールと呼
ぶ。また、サイドウォール１１１の内、共通コンタクト
穴１０９内部に設けられるサイドウォールは、後述する
ように、エッチング工程においてレジスト膜の目合わせ
ズレがあった場合に、共通コンタクト穴１０９内部にお
いて、半導体基板１０１までエッチングされないよう
に、エッチングストッパとして作用するものであり、ス
トッパサイドウォールと呼ぶ。
【００５８】その後、抵抗ポリシリコン層１１２を形成
し、図１１（図２）に示される構成を備えたＳＲＡＭセ
ルを得ることができる。抵抗ポリシリコン層１１２は、
例えば３００〜２０００Ａ程度のＳＩＰＯＳ膜（Ｓｅｍ
ｉ Ｉｎｓｕｌａｔｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ
膜）或いはポリシリコン膜をＣＶＤ法等で形成した後、
所望の抵抗値となるように、リン等の不純物を１Ｅ１３
ｃｍ-2〜１Ｅ１４ｃｍ-2程度注入し、更に、既知の方法
を用いて、所望の形状にパターニングをして形成され
る。
し、図１１（図２）に示される構成を備えたＳＲＡＭセ
ルを得ることができる。抵抗ポリシリコン層１１２は、
例えば３００〜２０００Ａ程度のＳＩＰＯＳ膜（Ｓｅｍ
ｉ Ｉｎｓｕｌａｔｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ
膜）或いはポリシリコン膜をＣＶＤ法等で形成した後、
所望の抵抗値となるように、リン等の不純物を１Ｅ１３
ｃｍ-2〜１Ｅ１４ｃｍ-2程度注入し、更に、既知の方法
を用いて、所望の形状にパターニングをして形成され
る。
【００５９】本発明に特に関連がある訳ではないため図
には示していないが、抵抗ポリシリコン層１１２を形成
した後、層間絶縁膜を形成し、然るべき熱処理を加え、
コンタクトホール、ビット線を含む配線層、さらにパッ
シベーション膜を形成すると、ＳＲＡＭが完成する。ま
た特に説明していないが、メモリセルはＮＭＯＳで構成
されている一方、周辺の回路には、ＮＭＯＳだけでな
く、ＰＭＯＳも含まれる。このＰＭＯＳの形成方法は、
ＮＭＯＳと同様にして行われる。
には示していないが、抵抗ポリシリコン層１１２を形成
した後、層間絶縁膜を形成し、然るべき熱処理を加え、
コンタクトホール、ビット線を含む配線層、さらにパッ
シベーション膜を形成すると、ＳＲＡＭが完成する。ま
た特に説明していないが、メモリセルはＮＭＯＳで構成
されている一方、周辺の回路には、ＮＭＯＳだけでな
く、ＰＭＯＳも含まれる。このＰＭＯＳの形成方法は、
ＮＭＯＳと同様にして行われる。
【００６０】このようにして形成された本実施の形態に
よる構成を備えたＳＲＡＭセルは、従来構成のＳＲＡＭ
セルと比較して、以下に図１１及び図１２を用いて述べ
るような効果を奏する。
よる構成を備えたＳＲＡＭセルは、従来構成のＳＲＡＭ
セルと比較して、以下に図１１及び図１２を用いて述べ
るような効果を奏する。
【００６１】まず、図１１を用いて低消費電力化の達成
について詳述する。
について詳述する。
【００６２】図１１を参照すると、本実施の形態による
ＳＲＡＭセルは、上述の通り、抵抗長保証サイドウォー
ルとしてのサイドウォール１１１を備えている。かかる
サイドウォール１１１が層間絶縁膜１０８上において低
抵抗のパッドポリシリコン層１１０と高抵抗の抵抗ポリ
シリコン層１１２との間に介在していることから、パッ
ドポリシリコン層１１０の側壁から抵抗ポリシリ１１２
内への不純物拡散が抑えられることとなり、概略、パッ
ドポリシリコン層１１０の上面からの拡散（図１１内に
太目の矢印で示される）のみになる。即ち、本実施の形
態によるＳＲＡＭセルにおいては、パッドポリシリコン
層１１０側壁から抵抗ポリシリコン層１１２に対して横
方向の不純物拡散が抑えられることとなり、所望とした
抵抗長Ｌ１を得ることができる。
ＳＲＡＭセルは、上述の通り、抵抗長保証サイドウォー
ルとしてのサイドウォール１１１を備えている。かかる
サイドウォール１１１が層間絶縁膜１０８上において低
抵抗のパッドポリシリコン層１１０と高抵抗の抵抗ポリ
シリコン層１１２との間に介在していることから、パッ
ドポリシリコン層１１０の側壁から抵抗ポリシリ１１２
内への不純物拡散が抑えられることとなり、概略、パッ
ドポリシリコン層１１０の上面からの拡散（図１１内に
太目の矢印で示される）のみになる。即ち、本実施の形
態によるＳＲＡＭセルにおいては、パッドポリシリコン
層１１０側壁から抵抗ポリシリコン層１１２に対して横
方向の不純物拡散が抑えられることとなり、所望とした
抵抗長Ｌ１を得ることができる。
【００６３】これに対して、従来例の構成では、層間絶
縁膜１０８上においてパッドポリシリコン層１１０と抵
抗ポリシリコン層１１２との間に介在するものがないた
め、パッドポリシリコン層１１０の側壁から抵抗ポリシ
リコン層１１２に対して不純物拡散が生じることとな
り、結果として、前述の通り、所望とした抵抗長よりも
短い抵抗長となっていた。
縁膜１０８上においてパッドポリシリコン層１１０と抵
抗ポリシリコン層１１２との間に介在するものがないた
め、パッドポリシリコン層１１０の側壁から抵抗ポリシ
リコン層１１２に対して不純物拡散が生じることとな
り、結果として、前述の通り、所望とした抵抗長よりも
短い抵抗長となっていた。
【００６４】抵抗ポリシリコン層１１２の抵抗長の長さ
に依存する高抵抗の値は、上述したように、ＳＲＡＭの
特性上重要なパラメータであり、ある所望の抵抗値以上
の値が要求される。従来例の構成のように、パッドポリ
シリコン層１１０からの不純物拡散が多いと、それによ
って抵抗長が短くなり、また、不純物拡散による抵抗値
への影響が大きくなり、抵抗値変動がより起こりやすく
なる。従って、従来例の構成では、ＳＲＡＭの特性安定
化が図られない。これに対して、本実施の形態によれ
ば、従来例より長い抵抗長を有する高抵抗ポリシリコン
負荷型ＳＲＡＭセルを得ることが出来ることから、従来
例の構成で生じていた不純物拡散による影響を少なくす
ることができ、結果として、従来例の構成よりもＳＲＡ
Ｍ特性の安定化が図られることとなる。
に依存する高抵抗の値は、上述したように、ＳＲＡＭの
特性上重要なパラメータであり、ある所望の抵抗値以上
の値が要求される。従来例の構成のように、パッドポリ
シリコン層１１０からの不純物拡散が多いと、それによ
って抵抗長が短くなり、また、不純物拡散による抵抗値
への影響が大きくなり、抵抗値変動がより起こりやすく
なる。従って、従来例の構成では、ＳＲＡＭの特性安定
化が図られない。これに対して、本実施の形態によれ
ば、従来例より長い抵抗長を有する高抵抗ポリシリコン
負荷型ＳＲＡＭセルを得ることが出来ることから、従来
例の構成で生じていた不純物拡散による影響を少なくす
ることができ、結果として、従来例の構成よりもＳＲＡ
Ｍ特性の安定化が図られることとなる。
【００６５】次に、図１２を用いて、目合わせズレに対
する効果について説明する。
する効果について説明する。
【００６６】エッチングプロセスにおいて、図１２に示
されるように、レジスト１１３が共通コンタクト穴１０
９に対して目合わせズレを起こす場合がある。このよう
な場合、レジスト１１３をマスクとして抵抗ポリシリコ
ン層１１２及びパッドポリシリコン層１１０をエッチン
グすると、所定の位置からズレたレジスト１１３の一端
を反映したエッチングが行われる。
されるように、レジスト１１３が共通コンタクト穴１０
９に対して目合わせズレを起こす場合がある。このよう
な場合、レジスト１１３をマスクとして抵抗ポリシリコ
ン層１１２及びパッドポリシリコン層１１０をエッチン
グすると、所定の位置からズレたレジスト１１３の一端
を反映したエッチングが行われる。
【００６７】この際、従来例の構成では、オーバーエッ
チにより基板までエッチングされることがあり、結果と
して、記憶ノードからのデータリークを生じさせること
となっていた。
チにより基板までエッチングされることがあり、結果と
して、記憶ノードからのデータリークを生じさせること
となっていた。
【００６８】しかしながら、本実施の形態によれば、レ
ジスト１１３の目合わせズレが生じた場合であっても、
抵抗ポリシリコン層１１２及びパッドポリシリコン層１
１０のエッチング時に、ストッパサイドウォールとして
のサイドウォール１１１がエッチングストッパとして作
用し、抵抗ポリシリコン層１１２をオーバーエッチした
としても、基板までエッチングされることがない。
ジスト１１３の目合わせズレが生じた場合であっても、
抵抗ポリシリコン層１１２及びパッドポリシリコン層１
１０のエッチング時に、ストッパサイドウォールとして
のサイドウォール１１１がエッチングストッパとして作
用し、抵抗ポリシリコン層１１２をオーバーエッチした
としても、基板までエッチングされることがない。
【００６９】即ち、本実施の形態によれば、レジスト１
１３の共通コンタクト穴１０９に対する目合わせズレに
よる歩留まりの低下を抑制することができる。更に、本
実施の形態によれば、従来、目合わせズレによる不良を
低減する目的で採用されていた設計上の目合わせ余裕を
削ることができることとなり、メモリセルの縮小化が図
られる。
１３の共通コンタクト穴１０９に対する目合わせズレに
よる歩留まりの低下を抑制することができる。更に、本
実施の形態によれば、従来、目合わせズレによる不良を
低減する目的で採用されていた設計上の目合わせ余裕を
削ることができることとなり、メモリセルの縮小化が図
られる。
【００７０】（第２の実施の形態）本発明の第２の実施
の形態による高抵抗ポリシリコン負荷抵抗型ＳＲＡＭセ
ルは、上述の第１の実施の形態によるＳＲＡＭセルの変
形例である。従って、以下においては、第１の実施の形
態との相違を主として説明する。
の形態による高抵抗ポリシリコン負荷抵抗型ＳＲＡＭセ
ルは、上述の第１の実施の形態によるＳＲＡＭセルの変
形例である。従って、以下においては、第１の実施の形
態との相違を主として説明する。
【００７１】本実施の形態によるＳＲＡＭセルは、ＭＯ
Ｓトランジスタ上の層間絶縁膜１０８に凹部１３０を有
しており、その凹部１３０の内面に沿うようにして形成
された抵抗ポリシリコン層１１２を備えている。
Ｓトランジスタ上の層間絶縁膜１０８に凹部１３０を有
しており、その凹部１３０の内面に沿うようにして形成
された抵抗ポリシリコン層１１２を備えている。
【００７２】このような構成を備えたＳＲＡＭセルにお
いては、層間絶縁膜のエッチング量、即ち凹部１３０の
深さＬ３に相当する分だけ、抵抗ポリシリコン層１１２
内の抵抗長が長くなる。つまり、本実施の形態における
抵抗長は、Ｌ１＋Ｌ３＊２であり、前述の第１の実施の
形態における抵抗長Ｌ１と比較して、凹部１３０の深さ
Ｌ３の２倍の長さだけ長くなっている。
いては、層間絶縁膜のエッチング量、即ち凹部１３０の
深さＬ３に相当する分だけ、抵抗ポリシリコン層１１２
内の抵抗長が長くなる。つまり、本実施の形態における
抵抗長は、Ｌ１＋Ｌ３＊２であり、前述の第１の実施の
形態における抵抗長Ｌ１と比較して、凹部１３０の深さ
Ｌ３の２倍の長さだけ長くなっている。
【００７３】従って、本実施の形態によれば、抵抗長が
長くなった分に応じて高抵抗部の設計自由度が増えるこ
ととなり、また、安定的に高い抵抗値を得ることもでき
る。更に、図示されたＬ１の距離を短くしても充分な抵
抗長を得られる可能性が高くなることから、メモリセル
を縮小化を図ることもできる。
長くなった分に応じて高抵抗部の設計自由度が増えるこ
ととなり、また、安定的に高い抵抗値を得ることもでき
る。更に、図示されたＬ１の距離を短くしても充分な抵
抗長を得られる可能性が高くなることから、メモリセル
を縮小化を図ることもできる。
【００７４】このような構成を備える本実施の形態によ
るＳＲＡＭセルは、次のようにして製造することができ
る。
るＳＲＡＭセルは、次のようにして製造することができ
る。
【００７５】まず、前述の第１の実施の形態と同様にし
て、パッドポリシリコン層１１０を所望の形状に形成す
るまでの処理を行なう（図３〜図９参照）。
て、パッドポリシリコン層１１０を所望の形状に形成す
るまでの処理を行なう（図３〜図９参照）。
【００７６】次いで、図１０に示されるようにして、サ
イドウォール１１１を形成するわけであるが、本実施の
形態においては、その材料として、例えば、窒化膜を選
択して形成する。即ち、窒化膜をＣＶＤ法等で形成した
後、その窒化膜に対して異方性のエッチングを施すこと
により、サイドウォール１１１を形成する。
イドウォール１１１を形成するわけであるが、本実施の
形態においては、その材料として、例えば、窒化膜を選
択して形成する。即ち、窒化膜をＣＶＤ法等で形成した
後、その窒化膜に対して異方性のエッチングを施すこと
により、サイドウォール１１１を形成する。
【００７７】その後、パッドポリシリコン層１１０及び
サイドウォール１１１をエッチングマスクとして、層間
絶縁膜１０８をエッチングして、凹部１３０を形成し、
更に、前述の第１の実施の形態と同様にして、抵抗ポリ
シリコン層１１２を形成すれば、図１３に示される構成
を備えたＳＲＡＭセルを得ることができる。
サイドウォール１１１をエッチングマスクとして、層間
絶縁膜１０８をエッチングして、凹部１３０を形成し、
更に、前述の第１の実施の形態と同様にして、抵抗ポリ
シリコン層１１２を形成すれば、図１３に示される構成
を備えたＳＲＡＭセルを得ることができる。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
ＳＲＡＭセルが、層間絶縁膜上において、低抵抗である
パッドポリシリコン層と高抵抗である抵抗ポリシリコン
層との間に、パッドポリシリコン層から抵抗ポリシリコ
ン層に対する不純物拡散を防止するためのサイドウォー
ルを有することから、所望とする抵抗長を備えた高抵抗
ポリシリコン負荷抵抗型ＳＲＡＭセルを得ることができ
る。
ＳＲＡＭセルが、層間絶縁膜上において、低抵抗である
パッドポリシリコン層と高抵抗である抵抗ポリシリコン
層との間に、パッドポリシリコン層から抵抗ポリシリコ
ン層に対する不純物拡散を防止するためのサイドウォー
ルを有することから、所望とする抵抗長を備えた高抵抗
ポリシリコン負荷抵抗型ＳＲＡＭセルを得ることができ
る。
【００７９】また、本発明によれば、当該ＳＲＡＭセル
が、共通コンタクト穴内部においてもサイドウォールを
有することから、抵抗ポリシリコン層のエッチングの際
にマスクとして用いられるレジストの目合わせズレが生
じていた場合であってもサイドウォールがエッチングス
トッパとして作用することとなり、ＳＲＡＭセルの製造
工程において記憶ノードが破壊されることを防止するこ
とができる。
が、共通コンタクト穴内部においてもサイドウォールを
有することから、抵抗ポリシリコン層のエッチングの際
にマスクとして用いられるレジストの目合わせズレが生
じていた場合であってもサイドウォールがエッチングス
トッパとして作用することとなり、ＳＲＡＭセルの製造
工程において記憶ノードが破壊されることを防止するこ
とができる。
【図１】高抵抗負荷型ＳＲＡＭセルの回路構成を示す図
である。
である。
【図２】本発明の第１の実施の形態によるＳＲＡＭセル
の記憶ノード近傍における断面を示す図である。
の記憶ノード近傍における断面を示す図である。
【図３】図２に示されるＳＲＡＭセルの製造工程の一過
程を示す図である。
程を示す図である。
【図４】図２に示されるＳＲＡＭセルの製造工程の一過
程を示す図である。
程を示す図である。
【図５】図２に示されるＳＲＡＭセルの製造工程の一過
程を示す図である。
程を示す図である。
【図６】図２に示されるＳＲＡＭセルの製造工程の一過
程を示す図である。
程を示す図である。
【図７】図２に示されるＳＲＡＭセルの製造工程の一過
程を示す図である。
程を示す図である。
【図８】図２に示されるＳＲＡＭセルの製造工程の一過
程を示す図である。
程を示す図である。
【図９】図２に示されるＳＲＡＭセルの製造工程の一過
程を示す図である。
程を示す図である。
【図１０】図２に示されるＳＲＡＭセルの製造工程の一
過程を示す図である。
過程を示す図である。
【図１１】図２に示されるＳＲＡＭセルの製造工程の一
過程を示す図である。
過程を示す図である。
【図１２】レジストの目合わせズレが生じた場合におけ
る本実施の形態による効果を示す図である。
る本実施の形態による効果を示す図である。
【図１３】本発明の第２の実施の形態によるＳＲＡＭセ
ルの記憶ノード近傍における断面を示す図である。
ルの記憶ノード近傍における断面を示す図である。
【図１４】従来例によるＳＲＡＭセルの記憶ノード近傍
における断面を示す図である。
における断面を示す図である。
【図１５】図１４に示されるＳＲＡＭセルの製造工程の
一過程を示す図である。
一過程を示す図である。
【図１６】図１４に示されるＳＲＡＭセルの製造工程の
一過程を示す図である。
一過程を示す図である。
【図１７】図１４に示されるＳＲＡＭセルの製造工程の
一過程を示す図である。
一過程を示す図である。
【図１８】図１４に示されるＳＲＡＭセルの製造工程の
一過程を示す図である。
一過程を示す図である。
【図１９】図１４に示されるＳＲＡＭセルの製造工程の
一過程を示す図である。
一過程を示す図である。
【図２０】図１４に示されるＳＲＡＭセルの製造工程の
一過程を示す図である。
一過程を示す図である。
【図２１】図１４に示されるＳＲＡＭセルの有する問題
点を説明するための図である。
点を説明するための図である。
【図２２】他の従来例によるＳＲＡＭセルの記憶ノード
近傍における断面を示す図である。
近傍における断面を示す図である。
【図２３】図２２に示されるＳＲＡＭセルの有する問題
点を説明するための図である。
点を説明するための図である。
Ｔｒ１ ドライバトランジスタ Ｔｒ２ ドライバトランジスタ Ｔｒ３ アクセストランジスタ Ｔｒ４ アクセストランジスタ Ｒ１ 負荷抵抗 Ｒ２ 負荷抵抗 Ｑ１ 記憶ノード Ｑ２ 記憶ノード １０１ 半導体基板 １０２ フィールド酸化膜 １０３ ゲート酸化膜 １０４ ゲート電極 １０５ Ｎ-拡散層 １０７ Ｎ+拡散層 １０８ 層間絶縁膜 １０９ 共通コンタクト穴 １１０ パッドポリシリコン層 １１１ サイドウォール １１２ 抵抗ポリシリコン層 １３０ 凹部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/265 H01L 21/822 H01L 27/04 H01L 27/11
Claims (12)
- 【請求項１】 その一部が内部配線として機能する低抵
抗ポリシリコンと、その一部が所定の抵抗長を有する抵
抗領域として機能する高抵抗ポリシリコンとを有し、且
つ、前記抵抗領域がＭＯＳトランジスタとして機能する
拡散領域の上方に配置されるような構造を有する高抵抗
負荷型ＳＲＡＭセルを備えた半導体装置において、前記ＳＲＡＭセルは、前記高抵抗ポリシリコンが前記抵
抗領域を除き前記低抵抗ポリシリコン上に設けられ、前
記低抵抗ポリシリコンの上面でのみ高抵抗ポリシリコン
と接触し、低抵抗ポリシリコンの側面にサイドウオール
を有し、前記低抵抗ポリシリコンが前記高抵抗ポリシリ
コンと前記サイドウオールで隔てられている ことを特徴
とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記ＳＲＡＭセルは、前記拡散領域上に形成された層間
絶縁膜を更に有しており、 前記高抵抗ポリシリコンの抵抗領域は、前記層間絶縁膜
上に形成されており、 前記低抵抗ポリシリコンの一部は、前記層間絶縁膜上に
形成されており、 前記サイドウォールは、前記層間絶縁膜上において、当
該低抵抗ポリシリコンの一部と前記抵抗領域との間に介
在し、前記低抵抗ポリシリコンの一部から前記抵抗領域
に対する不純物が拡散することにより前記抵抗長が短く
なることを防ぐための抵抗長保証サイドウォールとして
機能することを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前記層間絶縁膜は、前記ＭＯＳトランジスタの上方にお
いて、当該ＭＯＳトランジスタのゲート電極までは達し
ない穴である凹部を有し、 前記高抵抗ポリシリコンの抵抗領域は、当該凹部内面に
沿うようにして、前記層間絶縁膜上に形成されているこ
とを特徴とする半導体装置。 - 【請求項４】 請求項１に記載の半導体装置において、 前記ＳＲＡＭセルは、前記拡散領域上に形成された層間
絶縁膜を有するとともに、当該層間絶縁膜内部であって
前記ＳＲＡＭにおける記憶ノードとして動作する位置に
対応する位置に設けられた共通コンタクト穴を更に有し
ており、 前記低抵抗ポリシリコンの一部は、当該共通コンタクト
穴内部を覆うようにして形成されており、 前記サイドウォールは、前記共通コンタクト穴内部にお
いて、前記低抵抗ポリシリコン上にあって、前記低抵抗
ポリシリコンの一部の側壁に接する様にして設けられて
いることを特徴とする半導体装置。 - 【請求項５】 半導体基板内部に作り込まれたＭＯＳト
ランジスタと、高抵抗ポリシリコンで形成される負荷抵
抗とを備えるる素子分離領域と、前記半導体基板上の前
記ＭＯＳトランジスタを構成する位置に対して該素高抵
抗ポリシリコン負荷型ＳＲＡＭセルであって、記憶ノー
ド近傍における基板に垂直な断面構造として、半導体基
板内に形成され子分離領域に結合されるようにして形成
されるゲート絶縁膜と、当該素子分離領域及びゲート絶
縁膜上に形成されるゲート電極と、前記記憶ノード部に
相当する前記半導体基板内部の所定の位置に前記素子分
離領域と隣り合うようにして形成された不純物拡散層
と、前記素子分離領域上に形成される前記ゲート電極の
一部上と前記記憶ノードに相当する前記不純物拡散層の
一部上とを共通コンタクト穴とするようにして前記ゲー
ト電極及び前記不純物拡散層上に形成される層間絶縁膜
と、前記共通コンタクト穴の内面及び前記層間絶縁膜の
一部を含むようにして所定の配線を構成する位置に設け
られるパッドポリシリコン層と、少なくとも前記層間絶
縁膜上の前記パッドポリシリコン層が設けられていない
部分に対して設けられ前記負荷抵抗として動作する高抵
抗ポリシリコン層とを備えたＳＲＡＭセルを有する半導
体装置であって、 絶縁体からなり、前記パッドポリシリコン上にあって、
前記パッドポリシリコン層の側壁に対して所定の位置で
接するようにして形成される複数のサイドウォールを更
に備えることを特徴とする半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、 前記高抵抗ポリシリコン層と前記パッドポリシリコン層
とは、前記層間絶縁膜に接しない位置で互いに接続され
ているとともに、前記層間絶縁膜上においては、前記サ
イドウォールを挟むようにして設けられていることを特
徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、 前記サイドウォールは、パッドポリシリコン層の内、前
記共通コンタクト穴の内面に存する前記パッドポリシリ
コン層の側壁に当たる部分にも設けられていることを特
徴とする半導体装置。 - 【請求項８】 高抵抗ポリシリコンの一部を所定の抵抗
長の抵抗として用い、且つ、前記高抵抗ポリシリコンと
接続され配線として用いられる低抵抗ポリシリコンとを
備えた半導体装置において、前記高抵抗ポリシリコンの
前記所定の抵抗長の抵抗として動作する部分の両端に
て、前記低抵抗ポリシリコンとの間に介在するようにし
て設けられる絶縁物を備え、当該絶縁物により前記低抵
抗ポリシリコンから前記高抵抗ポリシリコンの前記抵抗
を構成する部分に対しての不純物拡散を防いだことを特
徴とする半導体装置。 - 【請求項９】 高抵抗ポリシリコン負荷型ＳＲＡＭセル
の製造方法であって、 半導体基板の表面に素子分離領域を形成する第１のステ
ップと、 当該素子分離領域及び前記半導体基板表面の一面上に、
後にゲート絶縁膜となる絶縁膜及び後にゲート電極とな
る導電膜を順次形成し、それらを所望の形状に加工し
て、ゲート絶縁膜及びゲート電極を形成する第２のステ
ップと、 該ゲート電極をマスクとしてイオン注入を行ない、それ
により、前記半導体基板内部に不純物拡散層を形成する
第３のステップと、 全面を覆うようにして層間絶縁膜を形成する第４のステ
ップと、 当該層間絶縁膜の内、前記ゲート電極１０４と前記不純
物拡散層とに跨るようにして、当該層間絶縁膜に対して
共通コンタクト穴１０９を開口する第５のステップと、 少なくとも、共通コンタクト穴の内面を覆い且つ前記層
間絶縁膜上の所定領域を除くようにして、所望の形状に
パターニングされたパッドポリシリコン層を形成する第
６のステップと、 当該パッドポリシリコン層の側壁に絶縁体からなるサイ
ドウォールを形成する第７のステップと、 当該サイドウォール形成後に、前記層間絶縁膜上の所定
領域を含むようにして、且つ、前記パッドポリシリコン
層と当該所定領域以外で電気的に接続されるようにし
て、抵抗ポリシリコン層を形成する第８のステップと、
を有することを特徴とするＳＲＡＭセルの製造方法。 - 【請求項１０】 請求項９に記載のＳＲＡＭセルの製造
方法であって、 前記第３のステップは、 前記ゲート電極をマスクとしてイオン注入を行ない、Ｎ
-拡散層を形成する第１の付加的ステップと、 前記ゲート電極の側壁に当たる位置に一時的サイドウォ
ールを形成する第２の付加的ステップと、 前記ゲート電極及び前記一時的サイドウォールをマスク
としてイオン注入し、Ｎ+拡散層を形成する第３の付加
的ステップとを備えることを特徴とするＳＲＡＭセルの
製造方法。 - 【請求項１１】 請求項９に記載のＳＲＡＭセルの製造
方法であって、 前記第７のステップは、前記パッドポリシリコン層と共
に、前記層間絶縁膜に対するエッチングマスクとなり得
る材料を選択し、当該選択された材料により、前記サイ
ドウォールを形成し、その上で、当該サイドウォールと
前記パッドポリシリコンとをエッチングマスクとして、
前記層間絶縁膜をエッチングして凹部を形成することを
特徴とするＳＲＡＭセルの製造方法。 - 【請求項１２】 その一部が内部配線として機能する低
抵抗ポリシリコンと、その一部が所定の抵抗長を有する
抵抗領域として機能する高抵抗ポリシリコンとを有し、
且つ、前記抵抗領域がＭＯＳトランジスタとして機能す
る拡散領域の上方に配置されるような構造を有する高抵
抗負荷型ＳＲＡＭセルの製造方法であって、前記低抵抗
ポリシリコンからなるパッドポリシリコン層を形成した
後、当該パッドポリシリコン層の側壁にサイドウォール
を形成し、その後に前記高抵抗ポリシリコンからなる抵
抗ポリシリコン層を形成することを特徴とするＳＲＡＭ
セルの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10122087A JP3134927B2 (ja) | 1998-05-01 | 1998-05-01 | 半導体装置及びｓｒａｍセルの製造方法 |
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|---|---|---|---|
| JP10122087A JP3134927B2 (ja) | 1998-05-01 | 1998-05-01 | 半導体装置及びｓｒａｍセルの製造方法 |
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|---|---|
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|---|---|
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