JP3104609B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3104609B2 JP3104609B2 JP08024350A JP2435096A JP3104609B2 JP 3104609 B2 JP3104609 B2 JP 3104609B2 JP 08024350 A JP08024350 A JP 08024350A JP 2435096 A JP2435096 A JP 2435096A JP 3104609 B2 JP3104609 B2 JP 3104609B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- material film
- low
- resistance material
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 80
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000463 material Substances 0.000 claims description 110
- 239000010410 layer Substances 0.000 claims description 74
- 239000000758 substrate Substances 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 32
- 239000011229 interlayer Substances 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000000059 patterning Methods 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 241001673391 Entandrophragma candollei Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にＭＯＳＦＥＴや高抵抗負荷等
の回路要素によるフリップフロップを用いてメモリセル
が形成されるスタティック・ランダム・アクセス・メモ
リ（以下、ＳＲＡＭと記す）のコンタクトホール、配線
接続構造およびその形成方法に関するものである。
その製造方法に関し、特にＭＯＳＦＥＴや高抵抗負荷等
の回路要素によるフリップフロップを用いてメモリセル
が形成されるスタティック・ランダム・アクセス・メモ
リ（以下、ＳＲＡＭと記す）のコンタクトホール、配線
接続構造およびその形成方法に関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴや高抵抗負荷等の回路要素
によるフリップフロップを用いた従来のＳＲＡＭの一例
を図１１に示す。この図において、符号１００で示す点
は一方のＭＯＳＦＥＴ１０１ａの拡散層（半導体基板）
と他方のＭＯＳＦＥＴ１０１ｂのゲート電極と１つの高
抵抗負荷１０２が接続された点である。メモリセルにお
いて、これら半導体基板、ゲート電極、高抵抗負荷（に
繋がる配線）が相互に接続される接続点を１つのコンタ
クトホールで実現することにより、工程の簡略化および
素子の高集積化が図られている。
によるフリップフロップを用いた従来のＳＲＡＭの一例
を図１１に示す。この図において、符号１００で示す点
は一方のＭＯＳＦＥＴ１０１ａの拡散層（半導体基板）
と他方のＭＯＳＦＥＴ１０１ｂのゲート電極と１つの高
抵抗負荷１０２が接続された点である。メモリセルにお
いて、これら半導体基板、ゲート電極、高抵抗負荷（に
繋がる配線）が相互に接続される接続点を１つのコンタ
クトホールで実現することにより、工程の簡略化および
素子の高集積化が図られている。
【０００３】図９および図１０は、半導体基板とゲート
電極の双方にわたってコンタクトホールを開口した構造
の従来のＳＲＡＭセルの製造工程を順を追って示すプロ
セスフロー図である。この従来例では、まず、図９
（ａ）に示すように、半導体基板１上に素子分離領域と
なる厚いシリコン酸化膜２を２００〜５００ｎｍ形成し
た後、ゲート絶縁膜３となるシリコン酸化膜を５〜２０
ｎｍ形成し、ついで、ゲート電極または配線となる、例
えばタングステンポリサイド膜を５０〜２００ｎｍ堆積
し、ゲート電極４を形成する。その後、基板表面に不純
物拡散層５を形成する。
電極の双方にわたってコンタクトホールを開口した構造
の従来のＳＲＡＭセルの製造工程を順を追って示すプロ
セスフロー図である。この従来例では、まず、図９
（ａ）に示すように、半導体基板１上に素子分離領域と
なる厚いシリコン酸化膜２を２００〜５００ｎｍ形成し
た後、ゲート絶縁膜３となるシリコン酸化膜を５〜２０
ｎｍ形成し、ついで、ゲート電極または配線となる、例
えばタングステンポリサイド膜を５０〜２００ｎｍ堆積
し、ゲート電極４を形成する。その後、基板表面に不純
物拡散層５を形成する。
【０００４】その後、図９（ｂ）に示すように、層間絶
縁膜６を５０〜５００ｎｍ形成し、フォトレジスト７ａ
によりコンタクトホール開口用マスクを形成する。次
に、図９（ｃ）に示すように、コンタクトホール８を開
口した後、フォトレジスト７ａを除去し、高抵抗材料膜
９を３０〜１５０ｎｍ形成する。高抵抗材料膜９には、
ＳＩＰＯＳ膜等の高抵抗素子の形成が可能な材料を用い
る。ここで、ＳＩＰＯＳ膜とは、半絶縁性多結晶シリコ
ン（Semi-Insulating Polycrystalline Silicon）のこ
とであり、ＣＶＤ法を用いてＳｉＨ4とＮ2Ｏとを混合し
て膜を形成する。その後、高抵抗材料膜９をパターニン
グするためのフォトレジスト７ｂを形成する。
縁膜６を５０〜５００ｎｍ形成し、フォトレジスト７ａ
によりコンタクトホール開口用マスクを形成する。次
に、図９（ｃ）に示すように、コンタクトホール８を開
口した後、フォトレジスト７ａを除去し、高抵抗材料膜
９を３０〜１５０ｎｍ形成する。高抵抗材料膜９には、
ＳＩＰＯＳ膜等の高抵抗素子の形成が可能な材料を用い
る。ここで、ＳＩＰＯＳ膜とは、半絶縁性多結晶シリコ
ン（Semi-Insulating Polycrystalline Silicon）のこ
とであり、ＣＶＤ法を用いてＳｉＨ4とＮ2Ｏとを混合し
て膜を形成する。その後、高抵抗材料膜９をパターニン
グするためのフォトレジスト７ｂを形成する。
【０００５】次に、図１０（ｄ）に示すように、高抵抗
材料膜９をエッチングし、フォトレジスト７ｂを除去す
る。その後、低抵抗値が必要であるＶcc配線部と、高抵
抗値が必要である高抵抗素子部を作り分けるために、高
抵抗材料膜９上にフォトレジスト７ｃを形成し、つい
で、リンまたは砒素等の不純物を１５〜５０KeV 、１×
１０15〜１×１０16cm-2の条件でイオン注入する。
材料膜９をエッチングし、フォトレジスト７ｂを除去す
る。その後、低抵抗値が必要であるＶcc配線部と、高抵
抗値が必要である高抵抗素子部を作り分けるために、高
抵抗材料膜９上にフォトレジスト７ｃを形成し、つい
で、リンまたは砒素等の不純物を１５〜５０KeV 、１×
１０15〜１×１０16cm-2の条件でイオン注入する。
【０００６】そして、図１０（ｅ）に示すように、フォ
トレジスト７ｃを除去した後、熱処理を行うことによ
り、抵抗値が１００ＧΩ〜１００ＴΩの高抵抗素子１０
と、抵抗値が５００Ω〜１０ｋΩのＶcc配線部１１およ
びコンタクトホール内部の配線部１２が形成される。
トレジスト７ｃを除去した後、熱処理を行うことによ
り、抵抗値が１００ＧΩ〜１００ＴΩの高抵抗素子１０
と、抵抗値が５００Ω〜１０ｋΩのＶcc配線部１１およ
びコンタクトホール内部の配線部１２が形成される。
【０００７】以上のように形成した半導体装置におい
て、半導体基板１とゲート電極４との間の抵抗は、高抵
抗材料膜であるＳＩＰＯＳ膜で接続した場合、０．４μ
ｍ程度のコンタクトサイズで１０ｋΩ〜１０ＭΩ程度と
なる。
て、半導体基板１とゲート電極４との間の抵抗は、高抵
抗材料膜であるＳＩＰＯＳ膜で接続した場合、０．４μ
ｍ程度のコンタクトサイズで１０ｋΩ〜１０ＭΩ程度と
なる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の技術における問題点は、半導体基板とゲート電極と
の間の抵抗が高くなることである。一般に、高抵抗材料
膜は不純物を導入することにより容易に低抵抗化するこ
とができるが、低抵抗材料膜を高抵抗化することは困難
なため、高抵抗素子を形成するためには例えばＳＩＰＯ
Ｓ膜のような元来高抵抗である膜を使わざるを得ない。
そして、従来の技術ではこの高抵抗材料膜を用いて半導
体基板とゲート電極を接続する構造としていたため、不
純物を導入したところで低抵抗化には限度があり、特に
コンタクトサイズが小さくなると半導体基板とゲート電
極との間の抵抗が高くなり、メモリセルの特性が劣化す
るとともに半導体装置の高集積化の妨げとなっていた。
来の技術における問題点は、半導体基板とゲート電極と
の間の抵抗が高くなることである。一般に、高抵抗材料
膜は不純物を導入することにより容易に低抵抗化するこ
とができるが、低抵抗材料膜を高抵抗化することは困難
なため、高抵抗素子を形成するためには例えばＳＩＰＯ
Ｓ膜のような元来高抵抗である膜を使わざるを得ない。
そして、従来の技術ではこの高抵抗材料膜を用いて半導
体基板とゲート電極を接続する構造としていたため、不
純物を導入したところで低抵抗化には限度があり、特に
コンタクトサイズが小さくなると半導体基板とゲート電
極との間の抵抗が高くなり、メモリセルの特性が劣化す
るとともに半導体装置の高集積化の妨げとなっていた。
【０００９】本発明は、上記の課題を解決するためにな
されたものであって、半導体基板とゲート電極と高抵抗
素子を１つのコンタクトホールで接続する半導体装置に
おいて、半導体基板−ゲート電極間抵抗の低抵抗化を実
現できる半導体装置およびその製造方法を提供すること
を目的とする。
されたものであって、半導体基板とゲート電極と高抵抗
素子を１つのコンタクトホールで接続する半導体装置に
おいて、半導体基板−ゲート電極間抵抗の低抵抗化を実
現できる半導体装置およびその製造方法を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体基板上に第１の導
電層、層間絶縁膜が順次積層されるとともに、層間絶縁
膜上にその一部が高抵抗素子を構成する第２の導電層が
形成され、第２の導電層が、層間絶縁膜に形成された１
つのコンタクトホールの底部で半導体基板と第１の導電
層の双方に電気的に接続された半導体装置において、コ
ンタクトホール内部のうち少なくとも底部に低抵抗材料
膜が形成され、低抵抗材料膜上に高抵抗材料膜からなる
第２の導電層が形成されたことにより、第２の導電層
が、低抵抗材料膜を介して半導体基板と第１の導電層の
双方に電気的に接続されたことを特徴とするものであ
る。また、前記コンタクトホールの内部、および前記第
２の導電層のうち高抵抗素子以外の領域に低抵抗材料膜
を形成し、この低抵抗材料膜上に高抵抗材料膜からなる
第２の導電層を形成してもよい。
めに、本発明の半導体装置は、半導体基板上に第１の導
電層、層間絶縁膜が順次積層されるとともに、層間絶縁
膜上にその一部が高抵抗素子を構成する第２の導電層が
形成され、第２の導電層が、層間絶縁膜に形成された１
つのコンタクトホールの底部で半導体基板と第１の導電
層の双方に電気的に接続された半導体装置において、コ
ンタクトホール内部のうち少なくとも底部に低抵抗材料
膜が形成され、低抵抗材料膜上に高抵抗材料膜からなる
第２の導電層が形成されたことにより、第２の導電層
が、低抵抗材料膜を介して半導体基板と第１の導電層の
双方に電気的に接続されたことを特徴とするものであ
る。また、前記コンタクトホールの内部、および前記第
２の導電層のうち高抵抗素子以外の領域に低抵抗材料膜
を形成し、この低抵抗材料膜上に高抵抗材料膜からなる
第２の導電層を形成してもよい。
【００１１】また、本発明の半導体装置の製造方法は、
半導体基板上に第１の導電層、層間絶縁膜が順次積層さ
れるとともに、層間絶縁膜上にその一部が高抵抗素子を
構成する第２の導電層が形成され、第２の導電層が、層
間絶縁膜に形成された１つのコンタクトホールの底部で
半導体基板と第１の導電層の双方に電気的に接続された
半導体装置の製造方法において、半導体基板上に第１の
導電層、層間絶縁膜を順次積層する第１の工程と、第１
の導電層と半導体基板の双方が露出するように層間絶縁
膜にコンタクトホールを開口する第２の工程と、コンタ
クトホール内部のうち少なくとも底部に低抵抗材料膜を
形成する第３の工程と、低抵抗材料膜上に高抵抗材料膜
からなる第２の導電層を形成する第４の工程、を有する
ことを特徴とするものである。
半導体基板上に第１の導電層、層間絶縁膜が順次積層さ
れるとともに、層間絶縁膜上にその一部が高抵抗素子を
構成する第２の導電層が形成され、第２の導電層が、層
間絶縁膜に形成された１つのコンタクトホールの底部で
半導体基板と第１の導電層の双方に電気的に接続された
半導体装置の製造方法において、半導体基板上に第１の
導電層、層間絶縁膜を順次積層する第１の工程と、第１
の導電層と半導体基板の双方が露出するように層間絶縁
膜にコンタクトホールを開口する第２の工程と、コンタ
クトホール内部のうち少なくとも底部に低抵抗材料膜を
形成する第３の工程と、低抵抗材料膜上に高抵抗材料膜
からなる第２の導電層を形成する第４の工程、を有する
ことを特徴とするものである。
【００１２】また、前記第３の工程において、コンタク
トホール内部のうち少なくとも底部に低抵抗材料膜を形
成する手段として、（１）全面に低抵抗材料膜を形成
し、その後、表面研磨を用いて層間絶縁膜上面の低抵抗
材料膜を除去することにより、コンタクトホールの内部
のみに低抵抗材料膜を残す方法、（２）選択エピタキシ
ャル成長法を用いてシリコン膜を形成することにより、
コンタクトホールの底部のみに低抵抗材料膜を形成する
方法、（３）全面に低抵抗材料膜を形成し、その後、コ
ンタクトホールを覆うマスク材を形成し、マスク材をマ
スクとして低抵抗材料膜のエッチングを行うことにより
コンタクトホールの内部に低抵抗材料膜を残す方法、等
を採ることができる。さらに、（３）の方法を採る場
合、コンタクトホールを覆うマスク材を形成する際に、
第２の導電層のパターンの中で低抵抗値を必要とする領
域にも同時にマスク材を形成するとよい。
トホール内部のうち少なくとも底部に低抵抗材料膜を形
成する手段として、（１）全面に低抵抗材料膜を形成
し、その後、表面研磨を用いて層間絶縁膜上面の低抵抗
材料膜を除去することにより、コンタクトホールの内部
のみに低抵抗材料膜を残す方法、（２）選択エピタキシ
ャル成長法を用いてシリコン膜を形成することにより、
コンタクトホールの底部のみに低抵抗材料膜を形成する
方法、（３）全面に低抵抗材料膜を形成し、その後、コ
ンタクトホールを覆うマスク材を形成し、マスク材をマ
スクとして低抵抗材料膜のエッチングを行うことにより
コンタクトホールの内部に低抵抗材料膜を残す方法、等
を採ることができる。さらに、（３）の方法を採る場
合、コンタクトホールを覆うマスク材を形成する際に、
第２の導電層のパターンの中で低抵抗値を必要とする領
域にも同時にマスク材を形成するとよい。
【００１３】本発明では、第２の導電層を用いて１つの
コンタクトホールの底部で半導体基板と第１の導電層を
電気的に接続する場合、コンタクトホール底部に形成し
た低抵抗材料膜上に第２の導電層を形成するようにした
ことで、半導体基板と第１の導電層は低抵抗材料膜を通
じて接続されるため、半導体基板−第１の導電層間の抵
抗を下げることができる。一方、第２の導電層は高抵抗
材料膜で形成されるため、この層上に高抵抗素子を支障
なく形成することができる。
コンタクトホールの底部で半導体基板と第１の導電層を
電気的に接続する場合、コンタクトホール底部に形成し
た低抵抗材料膜上に第２の導電層を形成するようにした
ことで、半導体基板と第１の導電層は低抵抗材料膜を通
じて接続されるため、半導体基板−第１の導電層間の抵
抗を下げることができる。一方、第２の導電層は高抵抗
材料膜で形成されるため、この層上に高抵抗素子を支障
なく形成することができる。
【００１４】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１および図２を参照して説明する。図１および図２
は、本実施の形態の半導体装置の製造方法を工程順を追
って示すプロセスフロー図である。
を図１および図２を参照して説明する。図１および図２
は、本実施の形態の半導体装置の製造方法を工程順を追
って示すプロセスフロー図である。
【００１５】まず、図１（ａ）に示すように、半導体基
板１上に素子分離領域となる厚いシリコン酸化膜２を２
００〜５００ｎｍ形成した後、ゲート絶縁膜４となるシ
リコン酸化膜を５〜２０ｎｍ形成し、ついで、ゲート電
極と配線を兼ねる、例えばタングステンポリサイド膜を
５０〜２００ｎｍ堆積し、ゲート電極４（第１の導電
層）を形成する。そして、半導体基板１の表面に不純物
拡散層５を形成する。
板１上に素子分離領域となる厚いシリコン酸化膜２を２
００〜５００ｎｍ形成した後、ゲート絶縁膜４となるシ
リコン酸化膜を５〜２０ｎｍ形成し、ついで、ゲート電
極と配線を兼ねる、例えばタングステンポリサイド膜を
５０〜２００ｎｍ堆積し、ゲート電極４（第１の導電
層）を形成する。そして、半導体基板１の表面に不純物
拡散層５を形成する。
【００１６】その後、図１（ｂ）に示すように、全面に
層間絶縁膜６を５０〜５００ｎｍ形成し（第１の工
程）、フォトレジスト７ａによりコンタクトホール開口
用マスクを形成する。
層間絶縁膜６を５０〜５００ｎｍ形成し（第１の工
程）、フォトレジスト７ａによりコンタクトホール開口
用マスクを形成する。
【００１７】次に、図１（ｃ）に示すように、フォトレ
ジスト７ａをマスクとして層間絶縁膜６をエッチングす
ることによりコンタクトホール８を開口し（第２の工
程）、フォトレジスト７ａを除去した後、全面に低抵抗
材料膜１３を３０〜１５０ｎｍ堆積する。この低抵抗材
料膜１３としては、高濃度の不純物を含む、例えばリン
の濃度が１×１０19〜１×１０21cm-3程度の多結晶シリ
コン膜を用いる。また、低抵抗材料膜として、多結晶シ
リコン膜の他、高融点シリサイド膜や金属膜等を用いて
もよい。
ジスト７ａをマスクとして層間絶縁膜６をエッチングす
ることによりコンタクトホール８を開口し（第２の工
程）、フォトレジスト７ａを除去した後、全面に低抵抗
材料膜１３を３０〜１５０ｎｍ堆積する。この低抵抗材
料膜１３としては、高濃度の不純物を含む、例えばリン
の濃度が１×１０19〜１×１０21cm-3程度の多結晶シリ
コン膜を用いる。また、低抵抗材料膜として、多結晶シ
リコン膜の他、高融点シリサイド膜や金属膜等を用いて
もよい。
【００１８】ついで、図１（ｄ）に示すように、表面研
磨を行うことにより層間絶縁膜６の上面の低抵抗材料膜
１３を除去し、コンタクトホール８の内部にのみ低抵抗
材料膜１３が残るようにする（第３の工程）。
磨を行うことにより層間絶縁膜６の上面の低抵抗材料膜
１３を除去し、コンタクトホール８の内部にのみ低抵抗
材料膜１３が残るようにする（第３の工程）。
【００１９】次に、図２（ｅ）に示すように、全面に例
えばＳＩＰＯＳ膜からなる高抵抗材料膜９（第２の導電
層）を３０〜１５０ｎｍ形成する（第４の工程）。つい
で、高抵抗材料膜９をパターニングするためのフォトレ
ジスト７ｂを形成する。
えばＳＩＰＯＳ膜からなる高抵抗材料膜９（第２の導電
層）を３０〜１５０ｎｍ形成する（第４の工程）。つい
で、高抵抗材料膜９をパターニングするためのフォトレ
ジスト７ｂを形成する。
【００２０】ついで、図２（ｆ）に示すように、フォト
レジスト７ｂをマスクとして高抵抗材料膜９をエッチン
グした後、フォトレジスト７ｂを除去する。その後、高
抵抗材料膜９の中で、低抵抗値が必要であるＶcc配線部
と高抵抗値が必要である高抵抗素子部を作り分けるため
に、まず、フォトレジスト７ｃを形成した後、リンまた
は砒素等の不純物を１５〜５０KeV 、１×１０15〜１×
１０16cm-2の条件でイオン注入を行う。
レジスト７ｂをマスクとして高抵抗材料膜９をエッチン
グした後、フォトレジスト７ｂを除去する。その後、高
抵抗材料膜９の中で、低抵抗値が必要であるＶcc配線部
と高抵抗値が必要である高抵抗素子部を作り分けるため
に、まず、フォトレジスト７ｃを形成した後、リンまた
は砒素等の不純物を１５〜５０KeV 、１×１０15〜１×
１０16cm-2の条件でイオン注入を行う。
【００２１】そして、フォトレジスト７ｃを除去した
後、熱処理を行うことにより、図２（ｇ）に示すよう
に、イオン注入されていない領域が抵抗値１００ＧΩ〜
１００ＴΩ程度の高抵抗素子１０となり、イオン注入さ
れた領域が抵抗値５００Ω〜１０ｋΩ程度のＶcc配線１
１となる。
後、熱処理を行うことにより、図２（ｇ）に示すよう
に、イオン注入されていない領域が抵抗値１００ＧΩ〜
１００ＴΩ程度の高抵抗素子１０となり、イオン注入さ
れた領域が抵抗値５００Ω〜１０ｋΩ程度のＶcc配線１
１となる。
【００２２】上記の工程を経て完成した本実施の形態の
半導体装置においては、半導体基板１上に形成した第１
の導電層であるゲート電極４の上に層間絶縁膜６を介し
て高抵抗材料膜９からなる第２の導電層が形成され、そ
の第２の導電層はコンタクトホール８の底面および側面
で低抵抗材料膜１３を介して半導体基板１（拡散層５）
とゲート電極４に接続されている。すなわち、半導体基
板１−ゲート電極４間は低抵抗材料膜１３を通じて接続
されているため、この間の抵抗を充分に低抵抗化するこ
とができる。具体的には、０．４μｍ程度のコンタクト
サイズの場合、１００〜５００Ω程度とすることがで
き、ＳＩＰＯＳ膜で接続した従来の半導体装置における
１０ｋΩ〜１０ＭΩと比べて格段に抵抗を下げることが
できる。その一方、高抵抗素子１０についてはＳＩＰＯ
Ｓ膜のような高抵抗材料膜で形成するため、所望の高抵
抗値を得ることができる。
半導体装置においては、半導体基板１上に形成した第１
の導電層であるゲート電極４の上に層間絶縁膜６を介し
て高抵抗材料膜９からなる第２の導電層が形成され、そ
の第２の導電層はコンタクトホール８の底面および側面
で低抵抗材料膜１３を介して半導体基板１（拡散層５）
とゲート電極４に接続されている。すなわち、半導体基
板１−ゲート電極４間は低抵抗材料膜１３を通じて接続
されているため、この間の抵抗を充分に低抵抗化するこ
とができる。具体的には、０．４μｍ程度のコンタクト
サイズの場合、１００〜５００Ω程度とすることがで
き、ＳＩＰＯＳ膜で接続した従来の半導体装置における
１０ｋΩ〜１０ＭΩと比べて格段に抵抗を下げることが
できる。その一方、高抵抗素子１０についてはＳＩＰＯ
Ｓ膜のような高抵抗材料膜で形成するため、所望の高抵
抗値を得ることができる。
【００２３】以下、本発明の第２の実施の形態を図３お
よび図４を参照して説明する。図３および図４は、本実
施の形態の半導体装置の製造方法を工程順を追って示す
プロセスフロー図である。
よび図４を参照して説明する。図３および図４は、本実
施の形態の半導体装置の製造方法を工程順を追って示す
プロセスフロー図である。
【００２４】まず、図３（ａ）、（ｂ）に示すように、
第１の実施の形態と同様に、半導体基板１上に素子分離
領域となるシリコン酸化膜２を形成した後、ゲート絶縁
膜３となるシリコン酸化膜を形成し、ついで、タングス
テンポリサイド膜からなるゲート電極４を形成する。そ
して、半導体基板１表面に拡散層５を形成した後、層間
絶縁膜６を形成し（第１の工程）、フォトレジスト７ａ
によりコンタクトホール開口用マスクを形成する。
第１の実施の形態と同様に、半導体基板１上に素子分離
領域となるシリコン酸化膜２を形成した後、ゲート絶縁
膜３となるシリコン酸化膜を形成し、ついで、タングス
テンポリサイド膜からなるゲート電極４を形成する。そ
して、半導体基板１表面に拡散層５を形成した後、層間
絶縁膜６を形成し（第１の工程）、フォトレジスト７ａ
によりコンタクトホール開口用マスクを形成する。
【００２５】次に、図３（ｃ）に示すように、コンタク
トホール８を開口し（第２の工程）、フォトレジスト７
ａを除去した後、選択エピタキシャル成長を用いて膜厚
５０〜１５０ｎｍのシリコン膜を形成する。この方法に
より、コンタクトホール８の底部のみに低抵抗材料膜１
３が形成される（第３の工程）。
トホール８を開口し（第２の工程）、フォトレジスト７
ａを除去した後、選択エピタキシャル成長を用いて膜厚
５０〜１５０ｎｍのシリコン膜を形成する。この方法に
より、コンタクトホール８の底部のみに低抵抗材料膜１
３が形成される（第３の工程）。
【００２６】以降の工程は、第１の実施の形態と全く同
様に、図４（ｄ）に示すように、全面に高抵抗材料膜９
を形成した後（第４の工程）、パターニングを行い、そ
の後、図４（ｅ）に示すように、フォトレジスト７ｃを
マスクとしてＶcc配線部にリンまたは砒素等の不純物の
イオン注入を行う。そして、フォトレジスト７ｃ除去
後、熱処理を行うことにより、図４（ｆ）に示すよう
に、高抵抗素子１０とＶcc配線１１が形成される。
様に、図４（ｄ）に示すように、全面に高抵抗材料膜９
を形成した後（第４の工程）、パターニングを行い、そ
の後、図４（ｅ）に示すように、フォトレジスト７ｃを
マスクとしてＶcc配線部にリンまたは砒素等の不純物の
イオン注入を行う。そして、フォトレジスト７ｃ除去
後、熱処理を行うことにより、図４（ｆ）に示すよう
に、高抵抗素子１０とＶcc配線１１が形成される。
【００２７】本実施の形態の場合も、第１の実施の形態
と同様、半導体基板１−ゲート電極４間が低抵抗材料膜
１３で接続され、高抵抗素子１０は高抵抗材料膜で形成
されているため、半導体基板−ゲート電極間抵抗の低抵
抗化と所望の抵抗値を持つ高抵抗素子を実現することが
できる。
と同様、半導体基板１−ゲート電極４間が低抵抗材料膜
１３で接続され、高抵抗素子１０は高抵抗材料膜で形成
されているため、半導体基板−ゲート電極間抵抗の低抵
抗化と所望の抵抗値を持つ高抵抗素子を実現することが
できる。
【００２８】それに加えて、本実施の形態の場合、選択
エピタキシャル成長技術を用いたことでコンタクトホー
ル８の底面のみに低抵抗材料膜１３を堆積することがで
きるので、第１の実施の形態のように、半導体基板１と
ゲート電極４を接続する低抵抗材料膜部分を形成する際
に、表面研磨等の技術を用いて層間絶縁膜６上面の低抵
抗材料膜を除去する工程が必要なくなり、製造プロセス
をより簡単にすることができる。
エピタキシャル成長技術を用いたことでコンタクトホー
ル８の底面のみに低抵抗材料膜１３を堆積することがで
きるので、第１の実施の形態のように、半導体基板１と
ゲート電極４を接続する低抵抗材料膜部分を形成する際
に、表面研磨等の技術を用いて層間絶縁膜６上面の低抵
抗材料膜を除去する工程が必要なくなり、製造プロセス
をより簡単にすることができる。
【００２９】以下、本発明の第３の実施の形態を図５お
よび図６を参照して説明する。図５および図６は、本実
施の形態の半導体装置の製造方法を工程順を追って示す
プロセスフロー図である。
よび図６を参照して説明する。図５および図６は、本実
施の形態の半導体装置の製造方法を工程順を追って示す
プロセスフロー図である。
【００３０】まず、図５（ａ）、（ｂ）に示すように、
第１の実施の形態と同様に、半導体基板１上に素子分離
領域となるシリコン酸化膜２を形成した後、ゲート絶縁
膜４となるシリコン酸化膜を形成し、ついで、タングス
テンポリサイド膜からなるゲート電極４を形成する。そ
して、半導体基板１表面に不純物拡散層５を形成した
後、層間絶縁膜６を形成し（第１の工程）、フォトレジ
スト７ａによりコンタクトホール開口用マスクを形成す
る。ついで、コンタクトホール８を開口し（第２の工
程）、フォトレジスト７ａを除去する。
第１の実施の形態と同様に、半導体基板１上に素子分離
領域となるシリコン酸化膜２を形成した後、ゲート絶縁
膜４となるシリコン酸化膜を形成し、ついで、タングス
テンポリサイド膜からなるゲート電極４を形成する。そ
して、半導体基板１表面に不純物拡散層５を形成した
後、層間絶縁膜６を形成し（第１の工程）、フォトレジ
スト７ａによりコンタクトホール開口用マスクを形成す
る。ついで、コンタクトホール８を開口し（第２の工
程）、フォトレジスト７ａを除去する。
【００３１】次に、図５（ｃ）に示すように、ＣＶＤ法
等の任意の方法を用いて全面に膜厚５０〜１５０ｎｍの
低抵抗材料膜１３を形成する。ついで、コンタクトホー
ル８とその周囲のわずかな部分を覆うようにフォトレジ
スト７ｄを形成し、低抵抗材料膜パターニング用マスク
とする。
等の任意の方法を用いて全面に膜厚５０〜１５０ｎｍの
低抵抗材料膜１３を形成する。ついで、コンタクトホー
ル８とその周囲のわずかな部分を覆うようにフォトレジ
スト７ｄを形成し、低抵抗材料膜パターニング用マスク
とする。
【００３２】そして、上記フォトレジスト７ｄをマスク
として低抵抗材料膜１３のエッチングを行うことによ
り、図５（ｄ）に示すように、層間絶縁膜６上面の低抵
抗材料膜１３を除去し、コンタクトホール８の底面およ
び側面に低抵抗材料膜１３を残す（第３の工程）。その
後、フォトレジスト７ｄを除去する。
として低抵抗材料膜１３のエッチングを行うことによ
り、図５（ｄ）に示すように、層間絶縁膜６上面の低抵
抗材料膜１３を除去し、コンタクトホール８の底面およ
び側面に低抵抗材料膜１３を残す（第３の工程）。その
後、フォトレジスト７ｄを除去する。
【００３３】以降の工程は、第１の実施の形態と同様
に、図６（ｅ）に示すように、全面に高抵抗材料膜９を
形成した後（第４の工程）、フォトレジスト７ｂをマス
クとしてパターニングを行い、その後、図６（ｆ）に示
すように、フォトレジスト７ｃをマスクとしてＶcc配線
部にリンまたは砒素等の不純物のイオン注入を行う。そ
して、フォトレジスト７ｃ除去後、熱処理を行うことに
より、図６（ｇ）に示すように、高抵抗素子１０とＶcc
配線１１が形成される。
に、図６（ｅ）に示すように、全面に高抵抗材料膜９を
形成した後（第４の工程）、フォトレジスト７ｂをマス
クとしてパターニングを行い、その後、図６（ｆ）に示
すように、フォトレジスト７ｃをマスクとしてＶcc配線
部にリンまたは砒素等の不純物のイオン注入を行う。そ
して、フォトレジスト７ｃ除去後、熱処理を行うことに
より、図６（ｇ）に示すように、高抵抗素子１０とＶcc
配線１１が形成される。
【００３４】本実施の形態の場合も、コンタクト抵抗の
低抵抗化と充分に高い抵抗値を持つ高抵抗素子が得られ
るといった、第１、第２の実施の形態と同様の効果を得
ることができる。また、本実施の形態は、第１の実施の
形態における表面研磨による低抵抗材料膜の除去工程に
代えて、低抵抗材料膜のパターニング工程を設けた例で
ある。
低抵抗化と充分に高い抵抗値を持つ高抵抗素子が得られ
るといった、第１、第２の実施の形態と同様の効果を得
ることができる。また、本実施の形態は、第１の実施の
形態における表面研磨による低抵抗材料膜の除去工程に
代えて、低抵抗材料膜のパターニング工程を設けた例で
ある。
【００３５】以下、本発明の第４の実施の形態を図７お
よび図８を参照して説明する。図７および図８は、本実
施の形態の半導体装置の製造方法を工程順を追って示す
プロセスフロー図である。
よび図８を参照して説明する。図７および図８は、本実
施の形態の半導体装置の製造方法を工程順を追って示す
プロセスフロー図である。
【００３６】まず、図７（ａ）、（ｂ）に示すように、
第１の実施の形態と同様に、半導体基板１上に素子分離
領域となるシリコン酸化膜２を形成した後、ゲート絶縁
膜３となるシリコン酸化膜を形成し、ついで、タングス
テンポリサイド膜からなるゲート電極４を形成する。そ
して、半導体基板１表面に不純物拡散層５を形成した
後、層間絶縁膜６を形成し（第１の工程）、フォトレジ
ストによりコンタクトホール開口用マスクを形成する。
ついで、コンタクトホール８を開口し（第２の工程）、
フォトレジスト７ａを除去する。
第１の実施の形態と同様に、半導体基板１上に素子分離
領域となるシリコン酸化膜２を形成した後、ゲート絶縁
膜３となるシリコン酸化膜を形成し、ついで、タングス
テンポリサイド膜からなるゲート電極４を形成する。そ
して、半導体基板１表面に不純物拡散層５を形成した
後、層間絶縁膜６を形成し（第１の工程）、フォトレジ
ストによりコンタクトホール開口用マスクを形成する。
ついで、コンタクトホール８を開口し（第２の工程）、
フォトレジスト７ａを除去する。
【００３７】次に、図７（ｃ）に示すように、全面に膜
厚５０〜１５０ｎｍの低抵抗材料膜１３を形成する。そ
の後、この低抵抗材料膜１３上に、コンタクトホール８
内部とその周囲のわずかな部分を覆う第３の実施の形態
と同様のパターンと、後にＶcc配線部となる領域を覆う
パターンの双方を有するフォトレジスト７ｄ，７ｅを形
成し、低抵抗材料膜パターニング用マスクとする。
厚５０〜１５０ｎｍの低抵抗材料膜１３を形成する。そ
の後、この低抵抗材料膜１３上に、コンタクトホール８
内部とその周囲のわずかな部分を覆う第３の実施の形態
と同様のパターンと、後にＶcc配線部となる領域を覆う
パターンの双方を有するフォトレジスト７ｄ，７ｅを形
成し、低抵抗材料膜パターニング用マスクとする。
【００３８】そして、上記フォトレジスト７ｄ，７ｅを
マスクとして低抵抗材料膜１３のエッチングを行うこと
により、図８（ｄ）に示すように、コンタクトホール８
の底面および側面とＶcc配線部の双方に低抵抗材料膜１
３ａ，１３ｂを残す（第３の工程）。その後、フォトレ
ジスト７ｄ，７ｅを除去する。
マスクとして低抵抗材料膜１３のエッチングを行うこと
により、図８（ｄ）に示すように、コンタクトホール８
の底面および側面とＶcc配線部の双方に低抵抗材料膜１
３ａ，１３ｂを残す（第３の工程）。その後、フォトレ
ジスト７ｄ，７ｅを除去する。
【００３９】その後、図８（ｅ）に示すように、全面に
ＳＩＰＯＳ膜からなる高抵抗材料膜９を５０〜１５０ｎ
ｍ程度堆積した後（第４の工程）、ＳＩＰＯＳ膜をパタ
ーニングするためのフォトレジスト７ｂを形成する。
ＳＩＰＯＳ膜からなる高抵抗材料膜９を５０〜１５０ｎ
ｍ程度堆積した後（第４の工程）、ＳＩＰＯＳ膜をパタ
ーニングするためのフォトレジスト７ｂを形成する。
【００４０】ついで、このフォトレジスト７ｂをマスク
として高抵抗材料膜９のパターニングを行い、フォトレ
ジスト７ｂを除去すると、図８（ｆ）に示すように、高
抵抗素子１０とＶcc配線１１が形成される。
として高抵抗材料膜９のパターニングを行い、フォトレ
ジスト７ｂを除去すると、図８（ｆ）に示すように、高
抵抗素子１０とＶcc配線１１が形成される。
【００４１】本実施の形態においては、上記実施の形態
と同様の効果に加えて、以下の効果を奏することができ
る。すなわち、低抵抗材料膜１３のパターニング時に、
コンタクトホール部分と同時にＶcc配線部にも低抵抗材
料膜１３を残し、その上に重ねて形成した高抵抗材料膜
９のうち、コンタクトホール部分の低抵抗材料膜１３ａ
とＶcc配線部の低抵抗材料膜１３ｂの間の領域が高抵抗
素子１０として機能することになる。したがって、高抵
抗素子１０の抵抗長は、低抵抗材料膜のコンタクトホー
ル部１３ａとＶcc配線部１３ｂに対して自己整合的に決
まり、それは低抵抗材料膜パターニング時のパターン寸
法のみで決まることになる。
と同様の効果に加えて、以下の効果を奏することができ
る。すなわち、低抵抗材料膜１３のパターニング時に、
コンタクトホール部分と同時にＶcc配線部にも低抵抗材
料膜１３を残し、その上に重ねて形成した高抵抗材料膜
９のうち、コンタクトホール部分の低抵抗材料膜１３ａ
とＶcc配線部の低抵抗材料膜１３ｂの間の領域が高抵抗
素子１０として機能することになる。したがって、高抵
抗素子１０の抵抗長は、低抵抗材料膜のコンタクトホー
ル部１３ａとＶcc配線部１３ｂに対して自己整合的に決
まり、それは低抵抗材料膜パターニング時のパターン寸
法のみで決まることになる。
【００４２】これに対して、従来の方法、もしくは第１
〜第３の実施の形態の場合、例えば第３の実施の形態の
図６（ｃ）〜（ｇ）に示すように、高抵抗素子１０の抵
抗長は低抵抗材料膜１３のパターニング時のマスクパタ
ーン７ｄと高抵抗材料膜９へのイオン注入時のマスクパ
ターン７ｃ相互の位置関係で決まる。そこで、仮に、こ
れらマスクパターンの目合わせずれが発生すると、高抵
抗素子１０の抵抗長が大きくずれる恐れがある。ところ
が、本実施の形態の場合、そのような恐れはなく、従来
の方法および第１〜第３の実施の形態の方法に比べて、
高抵抗素子１０の抵抗値の製造バラツキが低減できる、
という優れた効果を有している。。
〜第３の実施の形態の場合、例えば第３の実施の形態の
図６（ｃ）〜（ｇ）に示すように、高抵抗素子１０の抵
抗長は低抵抗材料膜１３のパターニング時のマスクパタ
ーン７ｄと高抵抗材料膜９へのイオン注入時のマスクパ
ターン７ｃ相互の位置関係で決まる。そこで、仮に、こ
れらマスクパターンの目合わせずれが発生すると、高抵
抗素子１０の抵抗長が大きくずれる恐れがある。ところ
が、本実施の形態の場合、そのような恐れはなく、従来
の方法および第１〜第３の実施の形態の方法に比べて、
高抵抗素子１０の抵抗値の製造バラツキが低減できる、
という優れた効果を有している。。
【００４３】また、本実施の形態は、低抵抗が必要なコ
ンタクトホール部とＶcc配線部を低抵抗材料膜１３で形
成し、高抵抗素子１０のみを高抵抗材料膜９で形成する
方法であり、イオン注入を用いて高抵抗材料膜９を低抵
抗化することによりＶcc配線１１を形成する必要がない
ため、第１〜第３の実施の形態の製造プロセスから低抵
抗化のためのイオン注入工程を省くことができ、製造プ
ロセスをより簡単にすることができる。
ンタクトホール部とＶcc配線部を低抵抗材料膜１３で形
成し、高抵抗素子１０のみを高抵抗材料膜９で形成する
方法であり、イオン注入を用いて高抵抗材料膜９を低抵
抗化することによりＶcc配線１１を形成する必要がない
ため、第１〜第３の実施の形態の製造プロセスから低抵
抗化のためのイオン注入工程を省くことができ、製造プ
ロセスをより簡単にすることができる。
【００４４】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各種膜の材料や膜厚等の具体的な値については適宜
変更することが可能である。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各種膜の材料や膜厚等の具体的な値については適宜
変更することが可能である。
【００４５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、第２の導電層を用いて１つのコンタクトホール
の底部で半導体基板と第１の導電層を電気的に接続する
際に、コンタクトホール底部に形成した低抵抗材料膜上
に第２の導電層を形成するようにしたことで、半導体基
板と第１の導電層は低抵抗材料膜を通じて接続されるた
め、素子の微細化が進みコンタクトサイズが小さくなっ
た場合でも、従来の半導体装置の場合に比べて、半導体
基板−第１の導電層間の抵抗を充分に下げることができ
る。一方、第２の導電層は高抵抗材料膜で形成されるた
め、第２の導電層上に所望の抵抗値を持った高抵抗素子
を支障なく形成することができる。
よれば、第２の導電層を用いて１つのコンタクトホール
の底部で半導体基板と第１の導電層を電気的に接続する
際に、コンタクトホール底部に形成した低抵抗材料膜上
に第２の導電層を形成するようにしたことで、半導体基
板と第１の導電層は低抵抗材料膜を通じて接続されるた
め、素子の微細化が進みコンタクトサイズが小さくなっ
た場合でも、従来の半導体装置の場合に比べて、半導体
基板−第１の導電層間の抵抗を充分に下げることができ
る。一方、第２の導電層は高抵抗材料膜で形成されるた
め、第２の導電層上に所望の抵抗値を持った高抵抗素子
を支障なく形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図２】同、プロセスフロー図の続きである。
【図３】本発明の第２の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図４】同、プロセスフロー図の続きである。
【図５】本発明の第３の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図６】同、プロセスフロー図の続きである。
【図７】本発明の第４の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図８】同、プロセスフロー図の続きである。
【図９】従来の半導体装置の製造方法を工程順を追って
示すプロセスフロー図である。
示すプロセスフロー図である。
【図１０】同、プロセスフロー図の続きである。
【図１１】一般のＳＲＡＭのフリップフロップを示す図
である。
である。
１ 半導体基板 ２ （素子分離用）シリコン酸化膜 ３ ゲート絶縁膜 ４ ゲート電極（第１の導電層） ５ 不純物拡散層 ６ 層間絶縁膜 ７ａ，７ｂ，７ｃ，７ｄ，７ｅ フォトレジスト ８ コンタクトホール ９ 高抵抗材料膜（第２の導電層） １０ 高抵抗素子 １１ Ｖcc配線部 １２ コンタクトホール内配線部 １３，１３ａ，１３ｂ 低抵抗材料膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/768 H01L 27/11
Claims (6)
- 【請求項１】 半導体基板表面に不純物拡散層を有する
トランジスタが設けられ、該半導体基板上に第１の導電
層、層間絶縁膜が順次積層されるとともに、該層間絶縁
膜上に第２の導電層が形成され、該第２の導電層の一部
が高抵抗素子を構成し、該第２の導電層が、前記層間絶
縁膜に形成された１つのコンタクトホールの底部で前記
トランジスタの前記不純物拡散層と前記第１の導電層と
の双方に電気的に接続され、前記高抵抗素子が前記トラ
ンジスタの高抵抗負荷となる半導体装置において、 前記コンタクトホール内部のうち少なくとも底部に低抵
抗材料膜が形成され、該低抵抗材料膜上に高抵抗材料膜
からなる前記第２の導電層が形成され、該第２の導電層
が前記コンタクトホールの内部に残され、該第２の導電
層が、前記低抵抗材料膜を介して前記トランジスタの前
記不純物拡散層と第１の導電層との双方に電気的に接続
されたことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記低抵抗材料膜が前記コンタクトホール内部の底部及
び側壁部に形成されたことを特徴とする半導体装置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、前記第２の導電層が形成された領域のうちの前
記高抵抗素子以外の領域と、前記コンタクトホールの内
部と、に前記低抵抗材料膜が形成され、該低抵抗材料膜
上に高抵抗材料膜からなる前記第２の導電層が形成され
たことを特徴とする半導体装置。 - 【請求項４】 半導体基板表面に不純物拡散層を有する
トランジスタが設けられ、該半導体基板上に第１の導電
層、層間絶縁膜が順次積層されるとともに、該層間絶縁
膜上に第２の導電層が形成され、該第２の導電層の一部
が高抵抗素子を構成し、該第２の導電層が、前記層間絶
縁膜に形成された１つのコンタクトホールの内部に残さ
れ、かつ、該第２の導電層が、前記コンタクトホールの
底部で、前記コンタクトホール内部のうち少なくとも底
部に設けられた低抵抗材料膜を介して、前記トランジス
タの前記不純物拡散層と第１の導電層との双方に電気的
に接続され、前記高抵抗素子が前記トランジスタの高抵
抗負荷となる半導体装置の製造方法であって、 半導体基板上に第１の導電層、層間絶縁膜を順次積層す
る第１の工程と、前記第１の導電層と半導体基板の双方
が露出するように前記層間絶縁膜にコンタクトホールを
開口する第２の工程と、該コンタクトホール内部のうち
少なくとも底部に低抵抗材料膜を形成する第３の工程
と、該低抵抗材料膜上に高抵抗材料膜からなる前記第２
の導電層を形成する第４の工程、を有することを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 前記第３の工程において、全面に前記低抵抗材料膜を形
成し、その後、前記コンタクトホールの部分を覆うマス
ク材を形成し、該マスク材をマスクとして前記低抵抗材
料膜のエッチングを行うことにより、前記コンタクトホ
ールの内部に前記低抵抗材料膜を残すことを特徴とする
半導体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、 前記コンタクトホールの部分を覆うマスク材を形成する
際に、後の前記第４の工程で前記低抵抗材料膜の上に前
記第２の導電層のパターンを形成して低抵抗値とする領
域にも前記マスク材を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08024350A JP3104609B2 (ja) | 1996-02-09 | 1996-02-09 | 半導体装置およびその製造方法 |
| KR1019970004242A KR100236147B1 (ko) | 1996-02-09 | 1997-02-10 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08024350A JP3104609B2 (ja) | 1996-02-09 | 1996-02-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219494A JPH09219494A (ja) | 1997-08-19 |
| JP3104609B2 true JP3104609B2 (ja) | 2000-10-30 |
Family
ID=12135757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08024350A Expired - Fee Related JP3104609B2 (ja) | 1996-02-09 | 1996-02-09 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3104609B2 (ja) |
| KR (1) | KR100236147B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3171240B2 (ja) * | 1998-01-13 | 2001-05-28 | 日本電気株式会社 | 抵抗素子、それを用いた半導体装置およびこれらの製造方法 |
| JP3134927B2 (ja) | 1998-05-01 | 2001-02-13 | 日本電気株式会社 | 半導体装置及びｓｒａｍセルの製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04221821A (ja) * | 1990-12-25 | 1992-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0541378A (ja) * | 1991-03-15 | 1993-02-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0632492A3 (en) * | 1993-06-30 | 1996-11-20 | Sgs Thomson Microelectronics | Process for the formation of self-aligning LDD structures and low-ohmic contacts for arrangements of thin-film transistor technology. |
-
1996
- 1996-02-09 JP JP08024350A patent/JP3104609B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-10 KR KR1019970004242A patent/KR100236147B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970063750A (ko) | 1997-09-12 |
| KR100236147B1 (ko) | 1999-12-15 |
| JPH09219494A (ja) | 1997-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5851869A (en) | Manufacture of semiconductor device having low contact resistance | |
| US5795827A (en) | Method for reducing the resistance of self-aligned contacts, for triple polysilicon SRAM devices | |
| JPH08130246A (ja) | 半導体装置とその製造方法 | |
| JPH0466106B2 (ja) | ||
| US7332811B2 (en) | Integrated circuit interconnect | |
| JPH06275724A (ja) | 半導体装置およびその製造方法 | |
| JPH07147329A (ja) | 半導体装置 | |
| EP0621631B1 (en) | Method of forming resistors for integrated circuits by using trenches | |
| US5773344A (en) | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing same | |
| US6096600A (en) | Method of forming a capacitative section of a semiconductor device and method of forming a capacitative section and gate section of a semiconductor device | |
| JP3104609B2 (ja) | 半導体装置およびその製造方法 | |
| JP2616706B2 (ja) | 半導体装置およびその製造方法 | |
| US5744866A (en) | Low resistance ground wiring in a semiconductor device | |
| JP2004363284A (ja) | 半導体装置の製造方法 | |
| JP3120750B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6237960A (ja) | 読み出し専用半導体記憶装置の製造方法 | |
| JP3235091B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH021922A (ja) | 半導体装置の製造方法 | |
| JP2003060044A (ja) | 半導体抵抗素子及びその製造方法 | |
| JPH03157966A (ja) | 半導体装置の製法 | |
| JPH10256506A (ja) | 半導体装置及びその製造方法 | |
| JP3213442B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0621479A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2993039B2 (ja) | 能動層積層素子 | |
| JPH02194653A (ja) | Ｍｉｓ形トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990608 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000801 |
|
| LAPS | Cancellation because of no payment of annual fees |