KR100236147B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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토시후미 다카하시
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

반도체 장치에는 반도체 영역 및 고 저항 소자를 접속하는데 사용되는 접촉홀이 있고 그에 따라 반도체 기판 및 게이트 전극 사이의 저항이 감소된다. 반도체 장치는 게이트 전극 및 내부 절연층을 반도체 기판 상에 연속적으로 형성하고, 게이트 전극 및 반도체 기판을 노출하도록 층간 절연 막에 접촉 홀을 형성하고, 접촉홀 및 결과 구조의 전체 표면상에 낮은 저항 재료 막을 형성하고, 표면 광택으로 층간 절연 막의 표면상의 낮은 저항 재료 막을 제거함으로써 접촉 홀에만 낮은 저항 재료 막을 두어 제조될 수 있다. 또한 낮은 저항의 재료는 접촉 홀에만 형성될 수 있거나 또는 낮은 저항은 접촉 홀 및 결과 구조의 표면상에 형성될 수 있고 다음에 이어서 그 일부를 제거하도록 에칭될 수 있다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히 각각의 셀이 MOSFET와 고 저항 로드로 구성된 플립플롭을 포함하는 메모리 셀을 갖는 정적 램(하기에 SRAM이라 표기함)과 그 제조 방법에 관한 것이다.
MOSFET 및 고 저항 로드와 같은 회로 성분으로 구성된 플립플롭을 채용하는종래 CRAM의 예시가 도1에 도시된다. 도1에서 참조 부호(100)는 한 MOSFET(101a)의 드레인, 다른 MOSFET(101b)의 게이트 전극, 고 저항 값을 갖는 로드 저항기(102)가 서로 접속된 접속 노드를 표시한다. MOSFET(101a)의 드레인은 반도체 기판에 선택적으로 형성된 확산 층을 이용하여 형성된다. 이러한 메모리 셀에서 한 접촉 홀은 드레인 영역, 게이트 전극, 로드 저항기 교차의 한끝을 제공하며 그것에 따라 제조 공정 및 장치 완성의 간략성이 이루어진다.
도2(a) 내지 2(e)는 드레인 영역 및 게이트 전극 위로 확장하는 접촉 홀을 위한 개구를 포함하는 구조인 종래 SRAM의 제조 단계를 도시한다. 도2(a)에 도시된 바와 같이 200 내지 500nm 두께인 두꺼운 산화 실리콘 층(2)이 반도체 기판으로서 실리콘 기판(1)에 선택적으로 형성되며, 성분 격리 영역의 역할을 한다. 그에따라 5 내지 20nm두께의, 게이트 절연 막(3)의 역할을 하는 산화 실리콘 막이 형성된다. 이어서 50 내지 200nm두께(예를 들면)의, 게이트 전극 및 와이어링으로서 사용되는 텅스텐 폴리사이드 막이 디포지트되고 게이트 전극(4)을 형성하도록 패터닝된다. 그에 따라 드레인 영역으로서 불순물 확산 층(5)이 반도체 기판(1)의 표면상에 형성된다.
다음으로 도2(b)에 도시된 종래의 반도체 장치에서 50 내지 500nm 두께인 층간 절연 막(6)은 결과 구조의 전체 표면상에 형성되고 접촉 홀을 위한 마스크가 포토레지스트(7a)에 의해 형성된다. 이어서, 도2(c)에 도시된 바와 같이 접촉 홀(8)이 형성된 후 포토레지스트 층(7a)은 제거된다. 다음으로 30 내지 150 nm의 고저항 재료 막(9)은 결과 구조의 전체 표면상에 형성된다. 고 저항 소자에 형성될 SIPOS 막과 같은 재료는 고 저항 재료 막(9)으로서 사용된다. 여기서 SIPOS막은 반 절연 폴리크리스탈린 실리콘을 이용하여 형성된 막이고 그것은 화학 기상 성장법(CVD)을 이용하여 SiH4및 N2O를 혼합함으로써 형성된다. 그에 따라 포토레지스트층(7b)은 로드 저항기와 와이어링을 한정하도록 형성된다.
다음으로 도2(b)에 도시된 바와 같이 고 저항 재료 막(9)은 마스크로서 포토레지스트(7b)를 사용함으로써 에칭되어 포토레지스트(7b)가 제거된다. 이에 따라 와이어링 부분 및 고 저항 소자 부분을 개별적으로 형성하기 위해 와이어링 부분은 저 저항력을 가져야 하며 고 저항 소자 부분은 고 저항력을 가져야 하고 포토레지스트(7c)는 고 저항 재료 막(9)상에 형성된다. 이어서 인 또는 비소와 같은 불순물들은 15 내지 50 KeV의 가속 전압 및 1×1015내지 1×1016cm-2의 주입량의 조건하에서 주입된다.
다음으로 도2(e)에 도시된 바와 같이 포토레지스트(7c)가 제거된 후 저항력이 100GΩ내지 100TΩ인 로드 저항기(10)를 제공하고 저항력이 500Ω 내지 10KΩ인 와이어링 부분(11 및 12)을 제공하도록 열처리가 실행된다. 와이어링 부분(11)은 전원 전압(Vcc)을 수신하고 와이어링 부분(12)은 접속 노드(100)(도1)를 형성하도록 접촉 홀에 위치를 정한다.
위에서 설명한 방식으로 형성된 반도체 장치에서 반도체 기판(1)과 게이트전극(4)사이의 저항 값은 약 10kΩ 내지 10MΩ이 되는데 이것은 반도체 기판(1) 및 게이트 전극(4)이, 비록 부분(12)이 불순물로 도핑되어도, 약 0.4μm의 접촉 크기를 갖는 SIPOS 막에 의해 접속되기 때문이다.
즉, 불순물 주입에도 불구하고 이루어질 수 있는 저 저항력에는 한계가 있다. 또한 접촉 크기가 작을 때 반도체 기판 및 게이트 전극 사이의 저항력은 높아지고 그로써 메모리 셀의 특성은 저하되고 반도체 장치의 높은 완성 도를 이루는 능력이 저지된다.
본 발명의 목적은 확산 영역, 게이트 전극과 같은 전도 층, 저항기 막의 한끝 사이의 접속이 매우 낮은 저항력의 한 접촉 홀에서 실행되는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 앞의 장치의 제조 방법을 제공하는 것이다. 위와 같은 목적 및 다른 목적들을 이루기 위해 본 발명의 반도체 장치는 제1전도층, 이어서 형성된 내부 절연 층, 제2전도층을 포함하며, 제2전도층의 일부는 층간 절연층에 형성된 접촉 홀의 바닥의 반도체 기판 및 제1전도층 둘 다에 접속된 층간 절연 층상에 형성된 고 저항 소자를 구성한다. 저 저항 재료 막은 적어도 접촉 홀의 바닥에 형성되며 고 저항 재료 막으로 형성된 제2전도층은 저 저항 재료 악 상에 형성되고 제2전도층은 저 저항 재료 막에 의해 반도체 기판 및 제 1전도 층 둘 다에 전기적으로 접속된다.
더욱이 저 저항 재료 막은 접촉 홀 및 제2전도층의 고 저항 소자의 위치이외의 영역 상에 형성될 수 있고, 고 저항 재료 막의 제2전도층은 저 저항 재료 악 상에 형성될 수 있다.
제 1전도 층 및 이어서 형성된 층간 절연층과 제2전도층을 포함하는 반도체장치의 제조 방법에 있어서, 제2전도층의 일부는 고 저항 소자를 구성하고 반도체 기판 및 내부 절연층에 형성된 접촉 홀의 바닥의 제1전도층 둘 다에 접속된 층간 절연층상에 형성되고, 반도체 장치의 제조 방법은 제1전도층과 상기 반도체 기판 상의 층간 절연층을 이어서 스태킹 하는 제 1 단계와, 제1전도층 및 반도체 기판을 노출시키도록 층간 절연 막에 접촉 홀을 형성하는 제 2 단계와, 그 접촉 홀의 바닥에 최소한의 저 저항 재료 막을 형성하는 제 3 단계와, 저 저항재료 악 상에 고 저항 재료로 형성된 제2전도층을 형성하는 제 4 단계를 포함한다.
더욱이 접촉 홀의 바닥에서 최소한의 저 저항 재료 막을 형성하는 제 3 단계는 절연 구조의 전체 표면상에 형성된 저 저항 재료을 가지며 접촉 홀에만 저 저항 재료 막이 남도록 연마함으로써 제거된 층간 절연 막의 표면상에 저 저항 재료 막을 갖는 것을 포함한다. 또한 접촉 홀의 바닥에서 최소한의 저 저항 재료 막을 형성하는 제 3 단계는 접촉 홀의 바닥에만 저 저항 재료 막을 형성하도록 선택적 애피택시얼 성장 기법을 이용한 실리콘 막 형성을 포함할 수 있다. 또한 접촉 홀의 바닥에서 최소한의 저 저항 재료 막을 형성하는 제 3 단계는 저 저항 재료 막이 결과 구조의 전체 표면상에 형성된 후 마스크 부재가 접촉 홀을 덮도록 형성되고 저 저항 재료 막은 마스크로서 마스크 부재를 사용하여 저 저항 재료 막을 에칭 함으로써 접촉 홀에 남고, 여기서 접촉 홀을 덮는 마스크 부재가 형성될 때 다른 마스크 부재 또한 제2전도층의 패턴에서 저 저항력이 되어야 하는 영역에 동시에 형성될 수 있다.
본 발명에서 반도체 부재 기판 및 제1전도층은 제2전도층을 사용하여 접촉 홀의 바닥에서 서로 전기적으로 접속할 경우에는 그로써 반도체 기판 및 제1전도층이 저 저항력 재료 막을 통해 접속된다. 반도체 기판 및 제1전도층 사이의 저항은 따라서 감소될 수 있다. 다른 한편 제2전도층은 고 저항 재료 막으로 형성되므로 고 저항 소자는 장애 없이 제2전도층상에 형성될 수 있다.
본 발명 및 그의 이점을 더욱 완전하게 이해하기 위해 첨부 도면과 관련하여 취해진 다음 설명을 참고한다.
도1은 일반적인 SRAM의 플립플롭 회로를 도시하는 회로도.
도2(a) 내지 도2(e)는 종래의 반도체 장치 제조 방법의 단계를 도시하는 도면.
도3(a) 내지 도3(g)은 본 발명의 제1실시예의 반도체 장치 제조 방법의 단계를 도시하는 도면.
도4(a) 내지 도 4(f)는 본 발명의 제2실시예의 반도체 장치 제조 방법의 단계를 도시하는 도면.
도5(a) 내지 도5(g)는 본 발명의 제3실시예의 반도체 장치 제조 방법의 단계를 도시하는 도면.
도6(a) 내지 도6(f)은 본 발명의 제4실시예의 반도체 장치 제조 방법의 단계를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 3 : 게이트 절연 막
4 : 게이트 전극 5 : 불순물 확산층
6 : 층간 절연막 8 : 접촉 홀
9 : 고 저항 재료 막 10 : 로드 저항기
11,12 : 와이어링부분 13 : 저 저항재료 막
도3(a) 내지 도3(g)에서 반도체 장치 및 도1에 도시된 메모리 셀에 응용된 본 발명의 제 1 실시 예에 따른 그 제조 방법을 설명한다. 우선 도3(a)에 도시된 바와 같이 필드 절연 막으로서 200 내지 500nm 두께의 두꺼운 산화 실리콘 막이 선택적으로, 소위 LOCOS 기법을 사용함으로써 반도체 기판(1)상에 형성된다. 그에따라 5 내지 20 nm두께의 산화 실리콘 막(3)과 50 내지 200nm 두께의 텅스텐 폴리사이드 막(4)이 이어서 절연 구조의 전체 표면상에 이어서 형성된다. 산화 실리콘막(3)은 게이트 전극 및 와이어링의 역할을 한다. 이어서 산화 실리콘 막(4)과 텅스텐 폴리사이드 막(4)은 이어서 트랜지스터(101b)(도1)의 게이트 절연 막(3)과 게이트 전극(4)(제1전도층)을 형성하도록 에칭된다. 반도체 기판으로서 실리콘 기판(1)은 이러한 에칭 처리에 의해 부분적으로 노출된다. 불순물 확산층(5)은 다음으로 반도체 기판(1)의 에칭된 표면 부분에 형성되어 트랜지스터(101a)(도1)의 드레인 영역의 역할을 한다.
그에 따라 도3(b)에 도시된 바와 같이 50 내지 500nm 두께의 산화 실리콘과 같은 층간 절연층(6)이 예컨대 화학 기상 성장법(CVD))(제 1 단계)을 이용하여 결과구조의 전체 표면상에 형성된다. 접촉 홀을 형성하기 위해 개구를 갖는 포토레지스트 층(7a)은 포토레지스트 마스크를 제공하도록 형성된다.
다음 도3(c)에 도시된 바와 같이 층간 절연층(6)은 마스크로서 포토레지스트(7a)를 이용하여 에칭 되어 접촉 홀(8)이 형성된다(제 2 단계). 포토레지스트(7a)가 제거된 후 30 내지 150 nm 두께의 저 저항 재료 막(13)이 결과 구조의 전체 표면상에 형성된다. 1×1019내지 1×1021cm-3만큼 높은 불순물 농도로 인해 도핑된 폴리크리스탈린 실리콘 막이 저 저항 재료 막(13)에 사용될 수 있다. 또한 고융점 또는 내화성 금속 실리 사이드 막(1a) 금속막과 그와 유사한 것들이 대신해서 저 저항 재료 막(13)에 사용될 수 있다.
이어서 도3(d)에 도시된 바와 같이 저 저항 재료 막(13)은 화학 기계적 연마법(CMP)을 이용하여 표면 연마를 하여 층간 절연층(6)상의 저 저항 재료 막(13)의 일부가 제거된다. 결과로서 저 저항 재료 막(13)은 접촉 홀(8)에만 남아 있어 (제 3 단계) 확산층(5)과 게이트 와이어링(4)을 전기적으로 접속하기 위해 전도 막을 형성한다.
다음으로 도3(e)에 도시된 바와 같이 30 내지 150nm 두께의, 예컨대 SIPOS 막을 사용하여 형성된 고 저항 재료 막(9)은 결과 구조의 전체 표면(제 4 단계)상에 형성된다. 이어서 고 저항 재료 막을 패터닝하기 위한 포토레지스트(7b)가 헝성된다.
다음으로 도3(f)에 도시된 바와 같이 고 저항 재료 막(9)이 마스크로서 포토레지스트(7b)를 사용하여 에칭된 후 포토레지스트(7b)는 제거된다. 다음으로 포토레지스트(7c)가 형성된다. 포토레지스트(7c)는 저 저항력을 가져야 하는 Vcc와 이어링 부분 및 고 저항력을 가져야 하는 고 저항 소자 부분(즉 도1에 도시된 바와 같은 로드 저항기(102))을 개별적으로 형성시킨다. 그에 따라 인 또는 비소와 같은 불순물 이온은 15 내지 50KeV의 가속 전압과 1×1015내지 1×1016cm-2의 불순물 농도 상태하에서 주입된다.
다음으로 포토레지스트(7c)가 제거된 후 열처리가 실행되어 이온이 주입되지 않는 영역이 저항력 100GΩ 내지 100TΩ의 고 저항 소자(10)가 되어 로드 저항기(102)(도1)의 역할을 하며 이온이 주입된 영역은 도3(g)에 도시된 바와 같이 저항력 500Ω 내지 10kΩ의 50O Vcc 와이어링이 된다.
앞의 단계에 의해 제공된 제 l 실시 예의 반도체 장치에서 제2전도층으로 형성된 고 저항 재료 막(9)이 게이트 전극(4)상에 형성되고 그것은 내부 층 절연막(6)에 의해 반도체 기판(1)상에 형성된 제1전도층이다. 제2전도층은 반도체 기판(1)(확산층(5))과 저 저항 재료 막(13)에 의한 접촉 홀(8)의 바닥과 측면의 게이트 전극(4)에 전기적으로 접속된다. 특히 반도체 기판(1)과 게이트 전극(4)이 저 저항 재료 막(13)과 접속되므로 반도체 기판(1)과 게이트 전극(4) 사이의 저항력은 대체로 감소한다.예컨대 접촉 크기가 약 0.4μm정도인 경우 저항력은 반도체기판 및 게이트 전극이 SIPOS 막과 접속된 종래의 반도체 장치의 10kΩ 내지 10MΩ에 비해 약 100 내지 500Ω까지 크게 감소될 수 있다. 다른 한편 고 저항 소자(10)가 SIPOS 막과 같은 고 저항 재료 막으로 형성되므로 고 저항 소자(10)의 바람직한 저항력이 이루어질 수 있다.
본 발명의 제 2 실시 예에 따른 장치 및 그 제조 방법을 도 4(a) 내지 도4(f)를 참조하여 설명한다.
우선 도 4(a)와 4(b)에 도시된 바와 같이 제 1 실시 예와 유사하게 산화 실리콘 막(2)은 반도체 기판(1)상에 형성된 후 소자 격리 영역으로서 사용되고 게이트 절연막(3)으로 사용되는 산화 실리콘 막이 형성된다. 이어서 텅스텐 폴리사이드 막의 게이트 전극(4)이 형성된다. 다음으로 확산 층(5)이 반도체 기판(1)의 표면상에 형성된 수 층간 절연 막(6)이 형성되며(제 1 단계), 접촉 홀 형성을 위한 마스크는 포토레지스트(7a)로 형성된다.
다음으로 도 4(c)에 도시된 바와 같이 접촉 홀이 형성되고(제 2 단계), 포토레지스트(7a)가 제거된다. 그에 따라 50 내지 150nm의 실리콘 막이 불순물을 도핑하는 동안 선택적 에피택시얼 성장 기법을 이용하여 형성된다. 저 저항 재료 막(13)은 이러한 기법에 의해 접촉 홀(8)의 바닥에서만 형성된다. 불순물 도핑은 실리콘 막(13)을 성장시킨 후 실행될 수 있다.
실행된 다음 제 3 단계의 뒤를 이어 실행된 단계는 제 1 실시 예와 관련하여 위에서 논의한 바와 매우 유사하다. 도 4(d)에 도시된 바와 같이 고 저항 재료 막(9)이 형성된다(제 4 단계). 그에 따라 고 저항 재료 막(9)은 마스크로서 포토레지스트(7b)를 이용하여 패터팅 되며 다음으로 도 4(e)에 도시된 바와 같이 인 또는 비소인 불순물 이온은 마스크로서 포토레지스트(7c)를 이용하여 Vcc와이어링 부분에 주입된다. 다음으로 포토레지스트(7c)가 제거된 후 열 처리가 실행되고 고 저항소자(10) 및 Vcc와이어링(11)이 형성된다.
또한 제 2 실시 예에서 제 1 실시 예와 유사하게 반도체 기판(1) 및 게이트전극(4)은 저 저항 재료 막(13)과 전기적으로 접속된다. 더욱이 고 저항 소자(10)는 고 저항 재료 막으로 형성된다. 따라서 반도체 기판 및 게이트 전극 사이의 저항력은 감소될 수 있으며 바람직한 저항력을 갖는 고 저항 소자(10)가 실현될 수있다.
또한 제 2 실시 예의 경우에 선택적 에피택시얼 성장 기법의 사용은 접촉 홀(8)의 바닥에서만 저 저항 금속 막(13)을 디포지트하는 것을 가능하게 한다. 이와 대조적으로 반도체 기판 및 게이트 전극을 전기적으로 접속하기 위한 저 저항 재료막이 제 1 실시 예로서 형성될 때 층간 절연 막(6)의 상부 표면상의 저 저항 재료막은 표면 연마기법을 이용하여 제거된다. 따라서 제 2 실시 예의 제조 공정은 표면 연마 공정이 필요치 않으므로 더욱 간략화 된다.
본 발명의 제 3 실시 예에 따른 장치 및 그 제조 방법을 도 5(a) 내지 도5(g)와 관련하여 설명한다. 우선 도 5(a)와 5(b)에 도시된 바와 같이 제 1 실시 예와 유사하게 소자 격리 영역으로서 사용되는 산화 실리콘 막(2)이 반도체 기판(1)상에 형성된 후 게이트 절연 막(3)으로서 사용되는 산화 실리콘 막이 형성된다. 이어서 텅스텐 폴리사이드 막의 게이트 전극(4)이 형성된다. 다음으로 불순물 확산층(5)이 반도체 기판(1)의 표면에 형성된 후 층간 절연 막(6)이 형성된다(제 1 단계). 접촉 홀을 위한 마스크는 포토레지스트(7a)에 의해 형성된다. 이어서 접촉 홀(8)이 형성되고(제 2 단계) 포토레지스트(7a)가 제거된다.
다음으로 도 5(c)에 도시된 바와 같이 50 내지 150 nm 두께의 저 저항 재료막(13)이 CVD 기법과 같은 임의의 적합한 종래 기법을 사용하여 결과 구조의 전체표면상에 형성된다.
이어서 포토레지스트(7d)는 접촉 홀(8)의 주변 부분을 따라 접촉 홀(8)을 덮도록 형성된다. 다음으로 포토레지스트(7d)가 저 저항 재료 막(13)을 패터닝하기 위한 마스크로서 사용된다.
이어서 저 저항 재료 막(13)은 마스크로서 포토레지스트(7d)를 사용하여 층간 절연 막(6)상의 저 저항 재료 막(13)을 제거하도록 에칭 된다. 따라서 저 저항재료 막(13)은 접촉 홀(8)의 바닥 및 측면에 남는다(제 3 단계). 그에 따라 포토레지스트(7d)는 제거된다.
제 3 단계 이후에 실행된 공정은 제 1 실시 예의 단계와 유사하다. 도 5(e)에 도시된 바와 같이 고 저항 재료 막(9)은 결과 구조의 전체 표면상에 형성된다(제 4 단계). 고 저항 재료 막(9)은 마스크로서 포토레지스터(7b)를 사용하여 패터닝 된다. 그에 따라 도 5(f)에 도시된 바와 같이 인 또는 비소와 같은 불순물 이온들은 마스크로서 포토레지스트(7c)를 사용하여 Vcc와이어링 형성 영역에 주입된다. 다음으로 포토레지스트(7c)가 제거된 후 열 처리가 실행된다. 따라서 도 5(g)에 도시된 바와 같이 1r 길이의 고 저항 소자(10) 및 Vcc 와이어링 부분(11)이 형성된다.
또한 제 3 실시 예에서 반도체 기판 및 게이트 전극 사이의 저항력 즉 접촉저항은 감소될 수 있으며, 제 1 및 제 2 실시 예에와 같이 고 저항력을 갖는 고 저항 소자가 얻어질 수 있다. 또한 제 3 실시 예는 제 3 실시 예가 제 1 실시 예에서와 같이 표면 연마에 의해 저 저항 재료 막을 제거하기보다는 저 저항 재료 막을 제거하는 패터닝 단계를 사용한다는 점에서 제 1 실시 예와 다르다.
본 발명의 반도체 장치의 제 4 실시 예의 제조 방법을 나타내는 도 6(a) 내지 도 6(f)를 참조하여 본 발명의 반도체 장치의 제 4 실시 예의 제조 방법을 설명한다.
우선 도 6(a)내지 도 6(b)에 도시된 바와 같이 제 1 실지 예와 유사하게 소자 격리영역으로서 사용되는 산화 실리콘 막(2)이 반도체 기판(1)상에 형성된다. 그에 따라 게이트 절연 막(3)으로서 사용되는 산화 실리콘 막이 형성되고 텅스텐 폴리사이트 막인 게이트 전극(4)이 형성된다. 다음으로 불순물 확산층(5)이 반도체 기판(1)의 표면에 형성된 후 내부 층 절연 막(6)이 형성된다(제 1 단계). 접촉 홀 개구를 위한 마스크는 포토레지스트(7a)에 의해 형성된다. 이어서 접촉 홀(8)이 형성되고(제 2 단계) 포토레지스트(7a)가 제거된다.
다음 도 6(c)에 도시된 바와 같이 50 내지 150nm 두께의 저 저항 재료 막(13)은 결과 구조의 전체 표면상에 형성된다. 그에 따라 포토레지스트(7d 및 7e)는 저 저항 재료 막을 패터닝하도록 마스크를 형성하기위해 제공된다. 포토레지스트(7d)는 제 3 실시 예와 유사하게 접촉 홀(8)의 주변 부분을 따라 접촉 홀(8)의 내부를 덮는 패턴을 가지며 포토레지스트(7e)는 Vcc와이어링 부분이 형성되는 영역을 덮는 패턴을 갖는다.
이어서 저 저항 재료 막(13)은 마스크로서 포토레지스트(7d 및 7e)를 사용하여 에칭되고 그로써 저 저항 재료 막(13a 및 13b)이 접촉 홀(8)의 바닥 및 측면과 Vcc와이어링 부분에 남는다(제 3 단계). 그에 따라 포토레지스트(7d 및 7e)가 제거된다.
다음으로 도 6(e)에 도시된 바와 같이 50내지 150nm 두께의, SIPOS로 형성되고 저항 재료 막이 결과 구조의 전체 표면상에 형성된다(제 4 단계). 다음으로 SIPOS막을 패터닝하기위한 포토레지스트(7b)가 형성된다. 이어서 고 저항 재료 막이 마스크로서 포토레지스트(7b)를 이용하여 패터닝된다. 포토레지스트(7b)는 1r길이의 고 저항 소자(10) 및 Vcc 와이어링(11)이 도 6(f)에 도시된 바와 같이 형성되도록 제거된다.
제 4 실시 예의 제조 방법은 앞의 실시 예의 제조 방법에 부가하여 다음과 같은 이점이 있다. 특히 저 저항 재료 막(13)이 패터닝 될 때 저 저항 재료 막(13)은 접촉 홀 부분 뿐만 아니라 Vcc 와이어링 부분에도 남고, 저 저항 재료, 악 상에 형성된 고 저항 재료 막(9)의 일부는 고 저항 소자(10)로서 기능하며 그 일부는 접촉 홀에 대응하는 저 저항 재료 막(13a)과 Vcc 와이어링 부분에 대응하는 저 저항재료 막(13b) 사이에 위지한다. 그러므로 고 저항 소자(10)의 저항 길이 1r은 접촉 홀과 Vcc와이어링 부분에 대응하는 저 저항 재료 막(13a, 13b)의 일부를 위한 가가 정렬 방법으로 결정된다. 따라서 패턴 디멘션만 저 저항 재료 막을 패터닝 할때에 저항 길이 1r을 결정한다.
다른 한편 종래의 반도체 장치의 경우 및 제 1 내지 제 3 실시 예의 반도체장치의 경우(예컨대 도 5(c) 내지 도 5(g)에 도시된 제 3 실시 예)에서 고 저항 소자(10)의 저항 길이 1r는 저 저항 재료 막(13)의 패터닝상의 마스크 패턴(7d) 및 고 저항 재료 막(9)으로의 주입 이온 상의 마스크 패턴(7c) 사이의 상대적 위치 관계에 따라 결정된다. 마스크 패턴 정렬의 쉬프트가 발생하면 고 저항 소자(10)의 저항 길이 1r은 매우 크게 바꿜 수 있다. 그러나 제 4 실시 예에서 그러한 문제는 발생하지 않으며 따라서 제 1 내지 제 3 실시 예에 비해 고 저항 소자(10)의 저항력의 변화량이 감소될 수 있다.
더욱이 제 4 실시 예에서 저 저항을 가져야 하는 접촉 홀 부분 및 Vcc 와이어링 부분이 저 저항 재료 막(13)을 이용하여 형성되고 고 저항 소자(10)만 고 저항 재료 막(9)으로 형성된다. 불순물 이온의 주입에 의해 고 저항 재료 막(9)의 저항력을 감소시키는 것은 제 4 실시 예에서 Vcc 와이어링 부분(11)을 형성시키는데 필요치 않다. 결과로서 제 1 내지 제 3 실시 예의 제조 공정과 관련하여 도시된 고저항 재료 막(9)의 저항력을 감소시키기 위한 이온 주입 단계는 생략될 수 있어 제4 실시 예의 제조 공정이 간략화 될 수 있다.
앞서 설명한 바와 같이 본 발명에 따르면 반도체 장치 및 제1전도층이 제2 전도 층을 이용하여 단일 접촉 홀의 바닥에서 전기적으로 접속되며 제2전도층은 접촉 홀의 바닥에 형성된 저 저항 재료 악 상에 형성된다. 결과로서 반도체 기판 및 제1전도층은 저 저항 재료 막을 통해 접속되며 이로써 반도체 기판 및 제1전도층 사이의 저항력이 종래의 반도체 장치에 비해 크게 감소될 수 있다. 다른 한편 제2전도층이 고 저항 재료 막으로 형성되므로 원하는 저항력의 고 저항 소자가 장애 없이 제2전도층상에 형성될 수 있다.
본 발명의 바람직한 실시 예가 상세히 기재되지 않지만 다양한 변화, 대체, 변경이 추가된 청구 범위에 의해 한정된 바와 같은 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있다. 예컨대 막의 재료의 종류 및 막의 두께가 적합하게 변경될 수 있는 것은 당연하다.

Claims (20)

  1. 반도체 장치에 있어서, 불순물 영역을 갖는 반도체 기판과, 상기 반도체 기판 상에 형성된 제1전도층 및 층간 절연막과, 적어도 일부가 상기 내부 절연층의 접촉 홀의 바닥에 형성되어 상기 불순물 영역과 상기 제1전도층을 전기적으로 접속하는 저 저항 재료 막과, 상기 층간 절연 막상의 고저항 재료 막으로부터 형성되어 상기 저 저항 재료막에 전기적으로 접속된 고 저항 소자를 제공하는 제2전도층을 포함하는것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 저 저항 재료 막은 접촉 홀 및 상기 고 저항 소자가 형성된 면적 이외의 상기 제2전도층의 영역에 형성되고, 상기 제2전도층은 상기 저 저항 재료 막 상에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1전도층은 MOSFET의 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 고 저항 소자를 통해 상기 제1전도층에 전기적으로 접속된 Vcc부분을 더 포함하며 상기 Vcc 부분은 상기 고 저항 소자 보다 더 낮은 저항력을 갖는 것을 특징으로 하는 반도체 장치.
  5. 반도체 장치를 제조하는 방법에 있어서, 불순물 영역을 갖는 반도체 기판 상에 제1전도층 및 층간 절연층을 연속적으로 형성하는 제1단계와, 상기 제1전도층의 일부와 상기 불순물 영역의 일부를 노출시키도록 상기 층간 절연 막 내에 접촉 홀을 형성하는 제2단계와, 상기 제1전도층의 일부에 불순물 영역의 일부를 전기적으로 접속하도록 상기 접촉 홀의 바닥에서의 저 저항 재료 막의 최소한의 일부를 형성하는 제3단계와, 상기 저 저항 재료 막에 전기적으로 접속된 고 저항 재료의 제2전도층을 형성하는 제4단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 제3단계는 상기 층간 절연층의 표면 및 상기 접촉 홀 내에 동시에 상기 저 저항 재료 막을 형성하는 단계와, 상기 접촉 홀에만 상기 저 저항 재료 막이 남도록 상기 저 저항 재료 막의 표면을 연마함으로써 상기 층간 절연층의 표면으로부터 상기 저 저항 재료 막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제6항에 있어서, 불순물을 제2전도층의 제1섹션에 주입함으로써 저항력을 감소시키기위해 Vcc 부분을 형성하는 단계를 더 포함하며 Vcc 부분은 불순물이 주입되지않은 제2전도층의 제2섹션을 통해 상기 저 저항 재료 막에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 Vcc 부분을 형성하는 단계는 비소 및 인으로 구성된 그룹에서 선택된 불순물을 주입하는 단계와, 상기 제2전도층을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제5항에 있어서, 상기 제3단계는 선택적 에피택시얼 성장 기법을 이용하여 실리콘 막을 형성하고 그로써 저 저항 재료 막이 상기 접촉 홀의 바닥 부분에만 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 저항력을 감소시키기 위해 상기 제2전도층의 제1부분에 불순물을 주입시킴으로써 Vcc 부분을 형성하는 단계를 더 포함하며 상기 Vcc 부분은 상기 불순물로 주입되지 않은 상기 제2전도층의 제2섹션을 통해 상기 저 저항 재료 막에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 Vcc 부분을 형성하는 단계는 비소 및 인으로 구성된 상기 그룹에서 선택된 불순물을 주입하는 단계와, 상기 제2전도층을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제5항에 있어서, 층간 절연층의 표면 및 상기 접촉 홀 내에 저 저항 재료 막을 동시에 형성하는 단계와, 상기 접촉 홀을 덮는 마스크 부재를 형성하는 단계와, 상기 접촉 홀 내에 상기 저 저항 재료 막을 남기도록 마스크로서 상기 마스크 부재를 사용하여 상기 저 저항 재료 막을 에칭 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제12항에 있어서, 저항력을 감소시키기 위해 제2전도층의 제1섹션에 불순물을 주입함으로써 Vcc 부분을 형성하는 단계를 더 포함하며, 상기 Vcc 부분은 불순물이 주입되지 않은 상기 제2전도층의 제2섹션을 통해 상기 저 저항 재료 막에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제13항에 있어서, 상기 Vcc 부분을 형성하는 단계는 비소 및 인으로 구성된 상기 그룹에서 선택된 불순물을 주입하는 단계와, 상기 제2전도층을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 제조 방법.
  15. 제12항에 있어서, 상기 접촉 홀을 덮는 상기 마스크 부재가 형성될 때 상기 결과 구조상의 상기 저 저항 재료 막의 저 저항력 영역에 다른 마스크 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 반도체 장치에 있어서, 반도체 기판, 상기 반도체 기판에 선택적으로 형성된 확산 영역, 상기 반도체 기판으로 부터 격리되어 상기 반도체 기판 위에 형성된 제1전도층, 상기 반도체 기판과 상기 확산 영역과 상기 제1전도층을 덮도록 형성된 절연층, 상기 확산 영역 및 상기 제1전도층의 각각의 부분을 노출하도록 상기 절연층에 선택적으로 형성된 접촉 홀, 전기적 경로를 형성하도록 상기 확산 영역 및 상기 제1전도 층의 상기 각각의 부분과 접촉하여 상기 접촉 홀에 형성된 제2전도층을 포함하며, 상기 제2전도층은 제1저항값 및 상기 제2전도층과 접촉하는 상기 절연 악 상에 형성된 저항 층을 나타내고, 상기 저항 층은 상기 제2전도층과 다른 레벨에서 형성되고 상기 제 1 저항값 보다 더 높은 제 2 저항 값을 나타내는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 제2전도층은 불순물로 도핑된 폴리크리스탈린 실리콘층, 불순물로 도핑된 모노크리스탈린 실리콘 층, 금속층, 용해하기 어려운 규화 금속 층 중에서 선택된 하나로 이루어지고, 상기 저항 층은 반 절연 폴리크리스탈린 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
  18. 제1트랜지스터의 게이트, 제2트랜지스터의 드레인, 저항기로부터의 와이어링이 서로 접속되는 반도체 장치에 있어서, 상기 반도체 장치는 반도체 기판, 상기 반도체 기판에 선택적으로 형성되고 상기 제2트랜지스터의 상기 드레인으로서 사용되는 확산 영역, 절연 막에 의해 격리되어 상기 반도체 기판 위에 형성되고, 상기 제 1 트랜지스터의 상기 게이트로부터의 와이어링으로서 사용되는 제1전도층, 상기 반도체 기판, 상기 확산 영역, 상기 제1전도층을 덮는 층간 절연층, 상기 확산 영역의 일부 및 상기 제1전도층의 일부를 노출시키도록 상기 층간 절연층에 선택적으로 형성된 접촉 홀, 상기 확산 영역의 상기 일부 및 상기 제1전도층의 상기 일부와 접촉하여 상기 접촉 홀 내에 형성된 일부를 갖는 제2전도층, 상기 제 2전도 층과 접촉하여 형성되고 상기 저항기로서 사용되는 상기 층간 절연층 위에 연장된 저항 층을 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서, 상기 저항 층은 상기 제1전도층의 상기 일부가 상기 저항 층의 상기 일부와 상기 확산 영역 및 상기 제1전도층의 각각의 층 사이에 개재하도록 상기 접촉 홀 내에 형성된 일부를 갖는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 저항층은 반 절연 폴리크리스탈린 실리콘으로 이루어지고 상기 제2전도층은 불순물로 도핑된 실리콘 층, 금속층, 고융점 규화 금속층으로 이루어지는 것을 특징으로 하는 반도체 장치.
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