JPS63141349A - 集積半導体回路とその製造方法 - Google Patents
集積半導体回路とその製造方法Info
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- JPS63141349A JPS63141349A JP62288263A JP28826387A JPS63141349A JP S63141349 A JPS63141349 A JP S63141349A JP 62288263 A JP62288263 A JP 62288263A JP 28826387 A JP28826387 A JP 28826387A JP S63141349 A JPS63141349 A JP S63141349A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯＳトランジスタとバイポーラ・トラン
ジスタのいずれか一方又は双方と能動トランジスタ領域
を分離するフィールド酸化膜区域上に設けられた負荷抵
抗を含み、ゲート電極とエミッタ又はベースの接続端が
多結晶シリコンと高融点金属シリサイドの二重層から成
る集積回路とその製造方法に関するものである。
ジスタのいずれか一方又は双方と能動トランジスタ領域
を分離するフィールド酸化膜区域上に設けられた負荷抵
抗を含み、ゲート電極とエミッタ又はベースの接続端が
多結晶シリコンと高融点金属シリサイドの二重層から成
る集積回路とその製造方法に関するものである。
現在スイッチング速度が速いバイポーラ・トランジスタ
とＭＯＳトランジスタの製作に際しては拡散源、接続端
およびゲート電極の材料として多結晶シリコンが使用さ
れる。更に回路が必要とする占有面積と容量が極めて小
さい抵抗として、回路の能動トランジスタ領域を絶縁分
離するフィールド酸化膜領域上に形成された薄膜ブリッ
ジが極めて有利である。この種のトランジスタ回路の一
例が文献「アイ・イー・イー・イー・トランザクション
ズ・エレクトロン・デバイスセズ（ＩＥＥＥＴｒａｎｓ
、 Ｅｌ、Ｏｅｖ、） 」ＥＤ ２９．６Ｂ２−６９
０真、１９８２年４月に記載されている。
とＭＯＳトランジスタの製作に際しては拡散源、接続端
およびゲート電極の材料として多結晶シリコンが使用さ
れる。更に回路が必要とする占有面積と容量が極めて小
さい抵抗として、回路の能動トランジスタ領域を絶縁分
離するフィールド酸化膜領域上に形成された薄膜ブリッ
ジが極めて有利である。この種のトランジスタ回路の一
例が文献「アイ・イー・イー・イー・トランザクション
ズ・エレクトロン・デバイスセズ（ＩＥＥＥＴｒａｎｓ
、 Ｅｌ、Ｏｅｖ、） 」ＥＤ ２９．６Ｂ２−６９
０真、１９８２年４月に記載されている。
バイポーラ・ＣＭＯ３混合技術においては多結晶シリコ
ンから成るゲート電極が負荷抵抗の実現に利用される。
ンから成るゲート電極が負荷抵抗の実現に利用される。
ゲートの仕事関数を高くするため高融点金属シリサイド
又はポリシリコンと金属シリサイドの二重層がゲート材
料として使用される。
又はポリシリコンと金属シリサイドの二重層がゲート材
料として使用される。
しかしこれらの材料は層抵抗が平方Ｃ当り２乃至５Ωと
いう低い値であるから、ｋΩ領域又はそれ以上の層抵抗
を必要とする負荷抵抗には通していない。
いう低い値であるから、ｋΩ領域又はそれ以上の層抵抗
を必要とする負荷抵抗には通していない。
この発明の目的は、冒頭に挙げた半導体回路において０
Ｍ０３回路又はバイポーラ・０Ｍ０３回路のゲート面を
負荷抵抗として使用できるようにし、しかもゲート面は
低抵抗とすることである。
Ｍ０３回路又はバイポーラ・０Ｍ０３回路のゲート面を
負荷抵抗として使用できるようにし、しかもゲート面は
低抵抗とすることである。
この目的は特許請求の範囲第１項に特徴として挙げた構
成とすることによって達成される。負荷抵抗としてゲー
ト面の多結晶シリコンだけがその上に置かれる金属シリ
サイド無しに使用され、ゲートは多結晶シリコンと金属
シリサイドの二重層から形成され、その際ゲートとゲー
ト面内の配線の低い層抵抗（平方Ｃｍ当り２乃至５Ω）
が達成されるから、負荷抵抗の層抵抗はゲートに無関係
に調整される。これがこの発明の主要点である。
成とすることによって達成される。負荷抵抗としてゲー
ト面の多結晶シリコンだけがその上に置かれる金属シリ
サイド無しに使用され、ゲートは多結晶シリコンと金属
シリサイドの二重層から形成され、その際ゲートとゲー
ト面内の配線の低い層抵抗（平方Ｃｍ当り２乃至５Ω）
が達成されるから、負荷抵抗の層抵抗はゲートに無関係
に調整される。これがこの発明の主要点である。
多結晶シリコン層のドーピングはゲートの仕事関数がな
お充分高い値を示すように低い値（層抵抗は１００Ω／
口以下）に選定することができる。
お充分高い値を示すように低い値（層抵抗は１００Ω／
口以下）に選定することができる。
しかしゲートの仕事関数を負荷抵抗のドーピングに無関
係に付加的なイオン注入によって調整することにより、
１００Ω／口以下の高い層抵抗を達成することも可能で
ある。このような多結晶シリコンから成る負荷抵抗は例
えばイオン注入エミッタを使用するバイポーラ・ＣＭＯ
３技術（欧州特許出願第８６１０６４８６号明細書）あ
るいはポリシリコン・エミッタを使用する同技術（欧州
特許出願第８６１１１４４４号明細書）あるいは純粋の
ＣＭＯ３技術により実現可能である。
係に付加的なイオン注入によって調整することにより、
１００Ω／口以下の高い層抵抗を達成することも可能で
ある。このような多結晶シリコンから成る負荷抵抗は例
えばイオン注入エミッタを使用するバイポーラ・ＣＭＯ
３技術（欧州特許出願第８６１０６４８６号明細書）あ
るいはポリシリコン・エミッタを使用する同技術（欧州
特許出願第８６１１１４４４号明細書）あるいは純粋の
ＣＭＯ３技術により実現可能である。
これらの実現方法にはこの発明の一部と特許請求の範囲
第２項以下に示されている展開が含まれている。
第２項以下に示されている展開が含まれている。
以下に第１図乃至第５図と３種の実施例についてこの発
明を更に詳細に説明する。
明を更に詳細に説明する。
！施■土：
バイポーラ・ＣＭＯ３回路のゲート面にポリシリコン負
荷抵抗を作る際の重要な工程段を説明する。まず第１図
に示した構造の形成過程には埋め込みコレクタ領域の形
成、基板内のｐ型又はｎ型皿状領域の形成、フィールド
・イオン注入、フィールド酸化膜の形成、ベース・イオ
ン注入、ゲート酸化膜の形成およびチャネル・イオン注
入が含まれ、これらは例えば欧州特許出願第８６１０６
４８６号明細書に記載された工程に従って遂行される０
図を見易くするため埋込みコレクタ領域、イオン注入さ
れた皿形領域、フィールド・イオン注入、ベース・イオ
ン注入およびチャネル・イオン注入は記入されていない
、１はシリコン基板あるいはｎ型かｐ型の皿状領域であ
り、２は能動トランジスタ領域を分離するフィールド酸
化膜、３はゲート酸化膜である。
荷抵抗を作る際の重要な工程段を説明する。まず第１図
に示した構造の形成過程には埋め込みコレクタ領域の形
成、基板内のｐ型又はｎ型皿状領域の形成、フィールド
・イオン注入、フィールド酸化膜の形成、ベース・イオ
ン注入、ゲート酸化膜の形成およびチャネル・イオン注
入が含まれ、これらは例えば欧州特許出願第８６１０６
４８６号明細書に記載された工程に従って遂行される０
図を見易くするため埋込みコレクタ領域、イオン注入さ
れた皿形領域、フィールド・イオン注入、ベース・イオ
ン注入およびチャネル・イオン注入は記入されていない
、１はシリコン基板あるいはｎ型かｐ型の皿状領域であ
り、２は能動トランジスタ領域を分離するフィールド酸
化膜、３はゲート酸化膜である。
この発明にとって重要な第１工程段はドープされるかあ
るいは無ドープの多結晶シリコン層４の析出である。無
ドープポリシリコン層の場合気相析出後イオン注入又は
拡散によるドーピングが実施される。従っていずれの場
合にもポリシリコン負荷抵抗（第３図の１４）の層抵抗
は調整可能である。このポリシリコンＮ４の上には酸化
シリコンＮ５が全面的に設けられる。この３４０ｇ層５
は負荷抵抗領域（第３図の１４）の画定に対応してフォ
トレジストマスク６によって覆われる。
るいは無ドープの多結晶シリコン層４の析出である。無
ドープポリシリコン層の場合気相析出後イオン注入又は
拡散によるドーピングが実施される。従っていずれの場
合にもポリシリコン負荷抵抗（第３図の１４）の層抵抗
は調整可能である。このポリシリコンＮ４の上には酸化
シリコンＮ５が全面的に設けられる。この３４０ｇ層５
は負荷抵抗領域（第３図の１４）の画定に対応してフォ
トレジストマスク６によって覆われる。
第２図においては負荷抵抗領域１４上でｓｔｏ＊Ｒ１５
がフォトレジストマスク６を通して構造化される。この
構造の上に例えばニケイ化タンタルの層７が全面的に形
成され、その上に別のＳｉＯ□Ｍ８が設けられる。この
Ｓｉ０２層８は後で行われるＭＯＳトランジスタのソー
ス・ドレン・イオン注入に際してゲート（第３図の２４
．２７）の望まれないドーピングを阻止するものである
。このようにして作られた構造にゲー） （２，４，２
７）と負荷抵抗の接続端画定のためのフォトレジストマ
スク９が設けられる。
がフォトレジストマスク６を通して構造化される。この
構造の上に例えばニケイ化タンタルの層７が全面的に形
成され、その上に別のＳｉＯ□Ｍ８が設けられる。この
Ｓｉ０２層８は後で行われるＭＯＳトランジスタのソー
ス・ドレン・イオン注入に際してゲート（第３図の２４
．２７）の望まれないドーピングを阻止するものである
。このようにして作られた構造にゲー） （２，４，２
７）と負荷抵抗の接続端画定のためのフォトレジストマ
スク９が設けられる。
第３図はゲート領域において酸化膜８、ニケイ化タンタ
ル層７およびポリシリコン層４を構造化した後のデバイ
スを示す。その際最初に設けられたＳｉＯ□層５が負荷
抵抗１４上の層構造としてポリシリコン・エツチングに
際してエツチング停止作用を行う、ソース・ドレン・イ
オン注入、エミッタ・イオン注入、中間絶縁分離、ベー
ス領域の形成、接触の形成と表面安定化等の工程段は公
知の過程で遂行される。
ル層７およびポリシリコン層４を構造化した後のデバイ
スを示す。その際最初に設けられたＳｉＯ□層５が負荷
抵抗１４上の層構造としてポリシリコン・エツチングに
際してエツチング停止作用を行う、ソース・ドレン・イ
オン注入、エミッタ・イオン注入、中間絶縁分離、ベー
ス領域の形成、接触の形成と表面安定化等の工程段は公
知の過程で遂行される。
裏層■ｌ： （これに対しては対応する図面無し）第１
図乃至第３図について述べた実施例ではポリシリコン負
荷抵抗１４の層抵抗は、ポリシリコン層（４，１４，２
４）のドーピングがゲートに適当な仕事関数値を与える
のに充分なものでなければならないことによって限定さ
れる。しかしゲートの仕事関数が抵抗１４の層抵抗に無
関係に調整されなければならないとき（例えば高抵抗体
を必要とするとき）には、ケイ化タンタル１１７に付加
的なイオン注入を実施するかあるいはニケイ化タンタル
層７を例えばｎ゛型トド−ピングもって析出させる。こ
の場合ゲートの仕事関数の調整にはシリサイド中に存在
するドーパントを多結晶シリコン２４内に拡散させる。
図乃至第３図について述べた実施例ではポリシリコン負
荷抵抗１４の層抵抗は、ポリシリコン層（４，１４，２
４）のドーピングがゲートに適当な仕事関数値を与える
のに充分なものでなければならないことによって限定さ
れる。しかしゲートの仕事関数が抵抗１４の層抵抗に無
関係に調整されなければならないとき（例えば高抵抗体
を必要とするとき）には、ケイ化タンタル１１７に付加
的なイオン注入を実施するかあるいはニケイ化タンタル
層７を例えばｎ゛型トド−ピングもって析出させる。こ
の場合ゲートの仕事関数の調整にはシリサイド中に存在
するドーパントを多結晶シリコン２４内に拡散させる。
その際負荷抵抗１４上の酸化物マスク５は拡散障壁とし
て作用し、ポリシリコン負荷抵抗領域のドーピングの上
昇を阻止する。以後の過程は第１図乃至第３図に示した
通りである。
て作用し、ポリシリコン負荷抵抗領域のドーピングの上
昇を阻止する。以後の過程は第１図乃至第３図に示した
通りである。
叉巌且主：
第１図乃至第３図について説明した実施例と異りＭＯＳ
トランジスタのソース・ドレン領域の選択シリサイド化
による実施例を第４図、第５図について説明する。
トランジスタのソース・ドレン領域の選択シリサイド化
による実施例を第４図、第５図について説明する。
第４図では実施例１において第１図に示されている工程
段から出発し、ポリシリコン層４と酸化膜５をフィール
ド酸化膜２とゲート酸化膜３を備えるシリコン基板ｌ（
又はｎ型あるいはｐ型の皿状領域）上に析出させ、ポリ
シリコン負荷抵抗領域１４の画定のために酸化膜５を構
造化した後ゲート２４．２７を画定するためのシオトレ
ジストマスク１８を取りつける。続いてこのフォトレジ
ストマスク１８をエツチングマスクとしてゲート領域の
ポリシリコンＮ４の構造化を実施する。
段から出発し、ポリシリコン層４と酸化膜５をフィール
ド酸化膜２とゲート酸化膜３を備えるシリコン基板ｌ（
又はｎ型あるいはｐ型の皿状領域）上に析出させ、ポリ
シリコン負荷抵抗領域１４の画定のために酸化膜５を構
造化した後ゲート２４．２７を画定するためのシオトレ
ジストマスク１８を取りつける。続いてこのフォトレジ
ストマスク１８をエツチングマスクとしてゲート領域の
ポリシリコンＮ４の構造化を実施する。
第５図ではポリシリコン層構造１４と２４の露出側面に
Ｓｉｎｇの同形析出とその異方性戻しエツチングにより
側面絶縁分離ｌ１１９を形成させる。その際異方性エン
チングによりＭＯＳトランジスタのソース・ドレン領域
が露出する。この側面絶縁分ｊｉｌｌｊｉ１９は続くニ
ケイ化タンタル析出に際して抵抗１４とゲート２４の側
面にシリサイドの析出を阻止し、ゲート電極２４に対し
てソース・ドレン領域（領域２８の下側）を絶縁分離す
る。ニケイ化タンタル（１７，２７，２８）の選択析出
は酸化膜（５，１９，２）で覆われていないポリシリコ
ン層表面に起り、ゲートとその接続端を形成する。以後
の過程は第３図の場合と同様である。
Ｓｉｎｇの同形析出とその異方性戻しエツチングにより
側面絶縁分離ｌ１１９を形成させる。その際異方性エン
チングによりＭＯＳトランジスタのソース・ドレン領域
が露出する。この側面絶縁分ｊｉｌｌｊｉ１９は続くニ
ケイ化タンタル析出に際して抵抗１４とゲート２４の側
面にシリサイドの析出を阻止し、ゲート電極２４に対し
てソース・ドレン領域（領域２８の下側）を絶縁分離す
る。ニケイ化タンタル（１７，２７，２８）の選択析出
は酸化膜（５，１９，２）で覆われていないポリシリコ
ン層表面に起り、ゲートとその接続端を形成する。以後
の過程は第３図の場合と同様である。
第１図乃至第３図はＭＯＳトランジスタの横に多結晶シ
リコンの負荷抵抗を作る際の主要な工程段階を示し、第
４図と第５図は側面絶縁分離層を使用してのデバイスの
製造工程の２つの段階を示す。 ｌ・・・シリコン基板、２・・・能動トランジスタ領域
を分離するフィールド酸化膜、３・・・ゲート酸化膜、
４・・・多結晶シリコン層、５・・・Ｓｉ０ｇ層、１４
・・・負荷抵抗。
リコンの負荷抵抗を作る際の主要な工程段階を示し、第
４図と第５図は側面絶縁分離層を使用してのデバイスの
製造工程の２つの段階を示す。 ｌ・・・シリコン基板、２・・・能動トランジスタ領域
を分離するフィールド酸化膜、３・・・ゲート酸化膜、
４・・・多結晶シリコン層、５・・・Ｓｉ０ｇ層、１４
・・・負荷抵抗。
Claims (1)
- 【特許請求の範囲】 １）ＭＯＳトランジスタとバイポーラ・トランジスタの
一方又は双方と能動トランジスタ領域を分離するフィー
ルド酸化膜領域（２）上の薄膜ブリッジ（１４）の形の
負荷抵抗を含み、ゲート電極（２４、２７）とエミッタ
接続端又はベース接続端の一方又は双方が多結晶シリコ
ン（４、２４）と高融点金属シリサイド（２７）の二重
層である集積半導体回路において、負荷抵抗（１４）が
ゲート電極（４、２４）と同じ平面内に設けられ、この
抵抗が多結晶シリコン層構造（４、１４）から成り、そ
の接続端（１７）が高融点金属シリサイド（７）で作ら
れていることを特徴とする集積半導体回路。 ２）多結晶シリコンの負荷抵抗（１４）がスペーサと呼
ばれる側面絶縁分離層（１９）を備えていることを特徴
とする特許請求の範囲第１項記載の集積半導体回路。 ３）金属シリサイド（７、１７、２７）が二ケイ化タン
タルであることを特徴とする特許請求の範囲第１項又は
第２項記載の集積半導体回路。 ４）ＭＯＳトランジスタとバイポーラ・トランジスタの
一方又は双方と能動トランジスタ領域を分離するフィー
ルド酸化膜領域（２）上の薄膜ブリッジ（１４）の形の
負荷抵抗を含み、ゲート電極（２４、２７）とエミッタ
接続端又はベース接続端の一方又は双方が多結晶シリコ
ン（４、２４）と高融点金属シリサイド（２７）の二重
層である集積半導体回路を製造するため、多結晶シリコ
ンの負荷抵抗（１４）がゲート電極（２４）又はエミッ
タとベースの接続領域を形成する多結晶シリコン層（４
）の析出と同時に薄膜ブリッジ（１４）として能動トラ
ンジスタ領域を分離するフィールド酸化膜領域（２）上
に作られ、酸化物マスク（５）を使用して構造化され、
接続端（１７）の構造形成がＭＯＳトランジスタのゲー
ト電極（２４、２７）の構造化あるいはバイポーラ・ト
ランジスタのエミッタとベースの接続端の構造化と同時
に行われることを特徴とする集積半導体回路の製造方法
。 ５）負荷抵抗（１４）を形成する多結晶シリコン層（４
）のドーピングがこの層（４）の析出中あるいはそれに
続いてイオン注入又は拡散によって実施されることを特
徴とする特許請求の範囲第４項記載の製造方法。 ６）多結晶シリコンの負荷抵抗（１４）とゲート電極（
２４）が同形酸化物層の析出とこの層の異方性戻しエッ
チングによって側面絶縁分離層（９）を備え、負荷抵抗
（１４）の接続端（１７）とゲート電極（２４、２７）
ならびにソース・ドレン接続端（２８）又はエミッタと
ベースの接続端が酸化物（２、５、１９）で覆われてい
ない単結晶ならびに多結晶シリコン表面（１、１４、２
４）に選択的シリサイド析出によって形成されることを
特徴とする特許請求の範囲第４項又は第５項記載の製造
方法。
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| DE3639357.6 | 1986-11-18 | ||
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