JPH04237132A - ポリシリコン・ランドを有する半導体構造体の形成方法 - Google Patents

ポリシリコン・ランドを有する半導体構造体の形成方法

Info

Publication number
JPH04237132A
JPH04237132A JP3138638A JP13863891A JPH04237132A JP H04237132 A JPH04237132 A JP H04237132A JP 3138638 A JP3138638 A JP 3138638A JP 13863891 A JP13863891 A JP 13863891A JP H04237132 A JPH04237132 A JP H04237132A
Authority
JP
Japan
Prior art keywords
polysilicon
land
forming
layer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3138638A
Other languages
English (en)
Inventor
Carl Cederbaum
カール・セデルボーム
Roland Chanclou
ローラン・シャンクル
Myriam Combes
ミリアム・コーンブ
Patrick Mone
パトリック・モネ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH04237132A publication Critical patent/JPH04237132A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、集積回路の製造に関
し、特に多段半導体チップ内及びこれによる構造体に導
電性／抵抗性積層ポリシリコン・ランドを形成する方法
に関する。この方法は特に、抵抗性負荷を持つ４デバイ
スＳＲＡＭセルの積層ポリシリコン負荷抵抗器／オーバ
パス導体の形成に適用できる。
【０００２】
【従来の技術及びその課題】多結晶シリコン（ポリシリ
コン）抵抗器は、負荷デバイスとして、様々なディジタ
ル用途、アナログ用途に用いられる。一般的なディジタ
ル用途には、スタティック・ランダム・アクセス・メモ
リ（ＳＲＡＭ）などの半導体メモリ回路がある。図１に
、ポリシリコン負荷抵抗器を持つ従来の４デバイスＳＲ
ＡＭセル回路（１）を示す。クロス接続された２つのＦ
ＥＴ　　Ｔ１、Ｔ２（いわゆるドライバ・トランジスタ
）は、第１電源Ｖｓ（普通はグランドＧｎｄ）につなが
る共通ノード２とノード３、４（いわゆる電荷蓄積ノー
ド）の間に接続される。ノード３、４は、各々負荷抵抗
器Ｒ１、Ｒ２を通して第２電源（普通は正電圧Ｖｃ）に
つながる共通ノードに接続される。ノード３、４はまた
、ＦＥＴ　　Ｔ３、Ｔ４（いわゆるアクセス・トランジ
スタ）を介してビット・ラインＢＬＴ、ＢＬＣにも接続
される。ＦＥＴ　　Ｔ１ないしＴ４はすべて、性能向上
のためにＮ型になっている。アクセス・トランジスタの
ゲートはワード・ラインＷＬにつながり、ワード・ライ
ンＷＬの電位により、ＲＥＡＤ、ＷＲＩＴＥ操作でＦＥ
Ｔ　　Ｔ３、Ｔ４が制御される。以下、図１の回路を４
Ｄ／２Ｒ　　ＳＲＡＭセルと呼ぶ。
【０００３】４Ｄ／２Ｒ　　ＳＲＡＭチップのレイアウ
トでは、ポリシリコン負荷抵抗器によるフレキシビリテ
ィが高いため、セル・サイズをかなり縮小でき、集積密
度を上げることができる。現在は、４Ｄ／２Ｒ　　ＳＲ
ＡＭセルの負荷抵抗器を、イントリンシックまたは低ド
ープの、非常に薄いポリシリコン物質層から得られる抵
抗性ポリシリコン・ランドによって形成するのが一般的
である。またポリシリコン負荷抵抗器は、これまでの最
新技術に従ってＦＥＴ上に積層され、集積密度がさらに
高められる。しかし、こうしたポリシリコン負荷抵抗器
は、かなり高い値、たとえばテラ・オーム（１０１２Ω
）の範囲にしなければ、セルによって流れる電流を抑え
ることができず、チップ容量は１メガビットにとどまる
とみられる。１メガビットを超えると、ポリシリコン層
は、プロセス許容差を制御できなくなるほど薄くしなけ
ればならず、ＰＦＥＴを負荷デバイスとする必要がある
が、その場合は製造プロセスがかなり複雑になる。
【０００４】この発明の図２は、従来技術による代表的
な構造体の部分断面図（６）で、図１の４Ｄ／２Ｒ　　
ＳＲＡＭセル回路に、積層ポリシリコン負荷抵抗器を組
み込んだものである。参照符号７はＰ型シリコン基板を
示す。符号８は、この構造体の各活動領域を分離するた
めの異なるフィールド・リセス酸化物（ＲＯＸ）領域を
示す。符号９は、ＦＥＴの、Ｎ＋を注入した活動ソース
領域と活動ドレーン領域である。符号１０は、誘電ゲー
ト層（代表的なものはＳｉＯ２層）を示す。アクセスＦ
ＥＴ　　Ｔ３とドライバＦＥＴ　　Ｔ２の高ドープ・ポ
リシリコン・ゲート電極は各々参照符号を１１−１、１
１−２とした。１１−３のポリシリコン導体は説明のた
めに示した。導体１１−３は、ＲＯＸ領域８に重なり、
ＦＥＴ　　Ｔ３のソース領域９と電気的に接触する。ゲ
ート電極１１−１、１１−２及び導体１１−３は、第１
高ドープ・ポリシリコン層１１のパターンが形成されて
、絶縁保護薄膜１２で覆われるが、ゲート電極１１−２
の小部分は露出する。小さいポリサイド（ポリシリコン
・シリサイドに変換されたポリシリコン）ランド１３−
１は、ゲート電極１１−２、ＦＥＴのＮ＋ドレーン領域
９、及び高抵抗率ポリシリコン・ランド１４−１で形成
される負荷抵抗器Ｒ１の一端をつなぐ低抵抗率の相互接
続を得るのに用いられる。ポリシリコン・ランド１４−
１は、イントリンシックまたは低ドープのポリシリコン
物質の第２ポリシリコン層１４にパターンを形成した後
に得られる。ポリサイド・ランド１３−１は、マスク・
レベルＭ０における代表的な局所相互接続構造体であり
、相互接続を短くするために用いられてきたものである
（ＦＥＴの活動領域と別のＦＥＴのポリシリコン・ゲー
ト電極との接続、ＲＯＸ領域によって分離された隣接す
る２つの活動領域をつなぐストラップ接続など）。導体
１１−３は、高ドープ・ポリシリコンの代わりにポリサ
イドからも形成できることに注意されたい。抵抗性ポリ
シリコン・ランド１４−１は上部絶縁層１５によって保
護される。上部絶縁層１５は比較的厚く（約５００ない
し１０００ｎｍなど）、一般にはケイ酸リン・ガラス（
ＰＳＧ）から形成される。このような構造体はＦＥＯＬ
（Ｆｒｏｎｔ　Ｅｎｄ　Ｏｆ　ｔｈｅ　Ｌｉｎｅ）処理
による。プロセスのこの段階では、シリコン・ウエハを
パーソナライゼイションの前に格納できる。ここで説明
する素子は、パーソナライゼイション・ステップまたは
ＢＥＯＬ（Ｂａｃｋ　Ｅｎｄ　Ｏｆ　ｔｈｅ　Ｌｉｎｅ
）処理の間に形成される。層１５には、ビット・ライン
との間に適当な接点が得られるように、コンタクト開口
が設けられ、マスク・レベルＭ１に対応する金属コンタ
クトを通して、ＶｃまたはＧｎｄにパワー・バスが接続
される。図２からわかるように、抵抗器Ｒ１のもう一端
は、金属コンタクト１６−１を介して上記の第２電源Ｖ
ｃに接続される。導体１１−３は金属コンタクト１６−
２を介してビット・ラインＢＬＴに接続される。
【０００５】図３は、図２の構造体のＩ−Ｉ断面を示す
。図３からは特に、ポリシリコン・ゲート電極を１１−
４としたドライバＦＥＴ　　Ｔ１の様子がわかる。その
上には負荷抵抗器Ｒ２を形成するポリシリコン・ランド
１４−２が配置されるが、保護層１２によって分離され
る。符号１３−２はもう１つのポリサイド・ランドであ
る。これはＲＯＸ領域８で分けられた２つの活動領域９
を低い抵抗率で相互に接続する。
【０００６】図２、図３に示した構造体６（標準的なＣ
ＭＯＳ製造プロセスから得られる）には大きな欠点があ
る。その主な原因は、ＦＥＯＬ処理ステップの間に抵抗
性ポリシリコン・ランドが形成されることにある。これ
に続く層はすべて、図２、図３からわかるように、共形
に被着され、上部の金属／絶縁構造体に“波状”の起伏
がみられるのが普通である。特に、ポリシリコン・ラン
ド（１４−１など）によって形成されたポリシリコン負
荷抵抗器（Ｒ１など）はかなり不規則な形状を示す。上
部絶縁層１５は、参考文献１−Ｗ．　Ｒ．　Ｂｕｒｇｅ
ｒらによる記事“Ａｎ　ａｄｖａｎｃｅｄ　ＳＡ　ＢＩ
ＣＭＯＳ　ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　ｈｉｇｈ　
ｐｅｒｆｏｒｍａｎｃｅ　１　ＭｂｉｔｓＥＣＬ　Ｉ／
Ｏ　ＳＲＡＭｓ”、ＩＥＥＥ　ｐｒｏｃｅｅｄｉｎｇｓ
　ＩＥＤＭＰ、ｐ．　１６．３．１−１６．３．５（特
に図１）−に説明されているように、プレーナ化するこ
ともできるが、その場合は比較的高い温度（約８００な
いし９００℃）でのリフローが必要がある。これは抵抗
性ポリシリコン・ランド（１４−１など）におけるドー
パント拡散と同ランドのポリシリコン粒のサイズを変化
させ、抵抗器（Ｒ１など）の値を変えてしまう。従来技
術の構造体の大きな特徴は、抵抗性ポリシリコン・ラン
ドを、ＰＳＧの被着前に、非プレーナ面の上に形成する
ことにある。言い替えると、抵抗性ポリシリコン・ラン
ドはＦＥＯＬ処理ステップの間に形成される。
【０００７】また、抵抗性ポリシリコン・ランド（ＦＥ
Ｔ　　Ｔ１のゲート電極１１−４の上のランド１４−２
など）の輪郭を定めるフォトリソグラフィ・ステップに
よって、位置づれの生じる恐れがある場合、ランド１４
−２とゲート電極１１−４にミスレジストレーションが
生じる。この部分は図３に示した（ミスレジストレーシ
ョンによる、ランド１４−２’のなかのランド１４−２
のオフセットを示す）。その結果、変位したポリシリコ
ン・ランド１４−２’に、周知の“ステップ・カバレー
ジ”または“エッジ・カバレージ”が生じてランドが破
断する可能性があるほか、ランド部が大きく変化し、負
荷抵抗器Ｒ２に、図１の回路の適正動作に必要な値が得
られなくなる。またミスレジストレーションによってチ
ップの再現性が悪くなる。
【０００８】もう１つ重要なことは、ウエハ処理の間の
抵抗性ポリシリコン・ランドのトリミングである。この
ステップは普通、標準的なＣＭＯＳプロセスで、抵抗性
ポリシリコン・ランドの抵抗率を所望の高い抵抗値にし
、同じセルの１組の抵抗器のマッチングを良好にするた
めにドーパントを注入することによって行われる。図２
の構造体６でこの目的を達成するのは難しい。ポリシリ
コン層１４と保護層１２が両方とも非常に薄い（たとえ
ば約５０ないし１００ｎｍ）からである。層１４は、高
い抵抗値を得るためには薄くしなければならず、層１２
は、上部金属／絶縁構造体に不都合な起伏が生じないよ
うに薄くする必要がある。そのため注入エネルギを精密
に制御しなければならない。でなければドーパントがＦ
ＥＴの下側に注入される。また保護層１２が薄いと、下
層のポリシリコン・ゲート電極（１１−４など）によっ
て抵抗器（Ｒ２など）の値を調整するという問題が生じ
る。
【０００９】図２、図３の構造体は（先にも説明したと
おり）、マスク・レベルＭ０で形成される局所相互接続
導電パターン構造体を利用している。周知のとおり、こ
のパターンでは、接続距離がきわめて短く、シリコン・
ウエハの表面付近に限られる。この制約は、回路（特に
多段チップ）の設計者にとって大きな問題になる。図２
からわかるように、脆いポリサイド・ランド１３−１は
、ポリシリコン・ゲート電極１１−２の側壁が鋭角であ
るために“エッジ・カバレージ”を生じやすい。またポ
リサイド・ランド１３−１、１３−２を形成するには特
殊なフォトリソグラフィ・ステップが必要である。
【００１０】そのため、上記のすべての理由から、標準
的なＣＭＯＳプロセスに従って作製された４Ｄ／２Ｒ　
　ＳＲＡＭセルを組み込む半導体構造体の信頼性、並び
にそれに伴う制約は、あらゆる面で満足のいくものでは
ない。
【００１１】図４は、標準的なポリシリコン・ゲートＣ
ＭＯＳ　　ＦＥＴプロセスによるソース／ドレーン領域
とポリシリコン・ゲート電極の形成後の、従来の技術の
ベース構造体を示す。右側は、図１の４Ｄ／２Ｒ　　Ｓ
ＲＡＭセル回路のドライバＦＥＴＴ２とアクセスＦＥＴ
　　Ｔ３を組み合わせたもので、ある面については図２
の構造体と同様である。左側は、チップのＩ／Ｏ回路部
（厳密にはメモリ・アレイの外側）にみられるような隣
接した３つのＦＥＴ（Ｔ５、Ｔ６、Ｔ７）を示す。以下
、構造体全体について簡単に説明する。最初の物質は、
上にＰ−　型エピタキシャル層１９を持つ標準的なＰ＋
　型シリコン基板１８より成る。ＲＯＸ領域２０は、当
業者には明らかなように、ウエハ表面の各活動領域を分
離するのに用いられる。Ｎ＋　を注入した活動領域２１
は、エピタキシャル層１９に形成され、ＦＥＴのソース
領域とドレーン領域がつくられる。領域２１には、一般
的には、ＴｉＳｉ２　のコンタクト薄膜が形成されて、
シート抵抗が抑えられ、よって後に形成されるコンタク
ト・スタッドの電気的接触性が改良される。参照符号２
２は誘電ゲート層（通常はＳｉＯ２層）である。総称符
号２３は、ポリシリコン・ゲート電極をつくるためにパ
ターンが形成されたＮ＋　高ドープ・ポリシリコン層２
３の残りの部分を示す。具体的には符号２３−１、２３
−２が各々ＦＥＴ　　Ｔ２、Ｔ７のゲート電極を示す。 酸化物の側壁またはスペーサ２４は、ＦＥＴのチャネル
長をはっきり画成するために、ポリシリコン・ゲート電
極の側面に形成される。先に本発明を明らかにするため
に説明した図４のベース構造体は、ＣＭＯＳ技術に限ら
ずこれまでの多くの半導体製造プロセスによって作製す
ることができる。第１に、上記の残りのポリシリコン部
は、ゲート電極に限らず、導体として用いるランドにす
ることもできる。その場合ランドは、ポリシリコンが自
己整合するバイポーラ・トランジスタ製造プロセスでエ
クストリンシック・ベース・コンタクトを形成する。そ
の結果、上記の残りのポリシリコン部２３は、さらに一
般化してポリシリコン・ラインと呼ばれる。第２に、活
動領域２１は、ＦＥＴのソース及びドレーンの領域に限
らず、バイポーラ・デバイスのエミッタ、ベース、コレ
クタの各領域も含む。図４の構造体を調製して、バイポ
ーラ、ＣＭＯＳ、またはＢｉＣＭＯＳの製造プロセスか
ら形成できることを考慮すれば、図４の段階のベース構
造体は、マスタ・スライス処理ステップを終了したもの
と言える。これは、いいかえると、活動領域２１（この
なかに形成されたデバイスのタイプは無関係）とオプシ
ョンのポリシリコン・ライン２３−１などが形成されて
いることを意味する。
【００１２】
【課題を解決するための手段】この発明の目的は、基本
的には、ＢＥＯＬ（パーソナライゼーション）ステップ
の間にプレーナ面上に形成されるので、先に述べた不都
合がすべてなくなる、導電性／抵抗性積層ポリシリコン
・ランドの形成方法を提供することにある。
【００１３】この発明の目的には、通常は４Ｄ／２Ｒ　
　ＳＲＡＭセルに置かれる負荷抵抗器として使用でき、
信頼性が高く、再現可能な、多段半導体チップの抵抗性
ポリシリコン・ランドの形成方法を提供することも含ま
れる。
【００１４】この発明の目的には、フォトリソグラフィ
による位置づれの問題の生じない導電性／抵抗性ポリシ
リコン・ランドの形成方法を提供することも含まれる。
【００１５】この発明の目的には、下層のデバイスに干
渉することがなく、許容差を制御する際の制約を最小限
にして、イオン注入ステップにおいて抵抗率を調整でき
る抵抗性ポリシリコン・ランドを形成する方法を提供す
ることも含まれる。
【００１６】この発明の目的には、どのレベルでも導体
として使用できる、多段チップの導電性ポリシリコン・
ランドを形成する方法を提供することも含まれる。
【００１７】上記の目的は、本発明に従って、マスタ・
スライス・ステップの後、従来の半導体ＩＣのベース構
造体及びそれによる構造体上に導電性／抵抗性ポリシリ
コン・ランドを形成する方法によって達成される。この
ような従来のベース構造体は、バイポーラ・デバイス、
ＦＥＴデバイス、その両方の組み合わせを成す活動領域
、また、かかるデバイスに形成されたポリシリコン・ラ
インを成す活動領域を持つ。このベース構造体は、本発
明の方法に従って、さらに次のステップで処理される。
【００１８】ａ）上記ベース構造体上でプレーナ化でき
る誘電物質の第１パシベーション厚膜を被着する。
【００１９】ｂ）上記活動領域／上記ポリシリコン・ラ
インの少なくとも１つを露出する１組の第１スタッド開
口を上記第１パシベーション厚膜に形成する。
【００２０】ｃ）導電物質の第１層を被着して上記第１
スタッド開口を埋め、１組の第１コンタクト・スタッド
を画成する。
【００２１】ｄ）得られた構造体をプレーナ化して、上
記第１コンタクト・スタッドの上面を上記第１パシベー
ション厚膜の表面とコプレーナとする。
【００２２】ｅ）プレーナ構造体の上に高抵抗率ポリシ
リコン層を被着する。
【００２３】ｆ）ポリシリコン層にパターンを形成して
、必要なところで上記第１コンタクト・スタッドに接す
る複数の抵抗性ポリシリコン・ランドを画成する。
【００２４】ｇ）得られた構造体上でプレーナ化できる
誘電物質の第２パシベーション厚膜を被着する。
【００２５】ｈ）上記第２パシベーション厚膜に第２ス
タッド開口を形成して、上記ポリシリコン層／上記第１
コンタクト・スタッドの所望の部分を露出させる。
【００２６】ｉ）導電物質の第２層を被着して、上記第
２スタッド開口を埋め、１組の第２コンタクト・スタッ
ドを画成する。
【００２７】ｊ）得られた構造体をプレーナ化して、上
記第２コンタクト・スタッドの上面を上記第１パシベー
ション厚膜の表面とコプレーナとする。
【００２８】この方法では、最終構造体で抵抗器ととも
に導体が必要な場合は、抵抗性ポリシリコン・ランドま
たはその各部のいくつかを高導電性とするステップを、
ステップｇ）の前に加えてもよい。多段半導体チップを
作製する場合にはステップｅ）ないしｊ）を数回繰り返
すことができる。
【００２９】この発明の方法は、基本的には、実施例に
従って、プレーナ化されたパシベーション厚膜上に、製
造プロセスのなるべく遅い段階で（通常はＢＥＯＬ処理
ステップの間に）抵抗性／導電性ポリシリコン・ランド
を形成するためのものである。これにより、最終構造体
では、ポリシリコン・ランドを抵抗率に応じて抵抗器と
しても導体としても使用することができる。この発明の
方法によって形成された抵抗器は、位置ずれや調整によ
る不具合を生じることがないほか、優れた再現性も示す
。一方、この発明の方法に従って形成された導体は、ウ
エハ・レベルでの短距離とストラップ接続のための局所
相互接続構造体Ｍ０の代用となるだけではなく、多段半
導体チップの各レベルにおける相互接続構造体に加える
こともできる。また、抵抗性ポリシリコン・ランドと導
電性ポリシリコン・ランドは、どのレベルでも組み合わ
せられ、抵抗器の配線をさらに容易にすることができる
。
【００３０】
【実施例】以下、図５ないし図１０とあわせて本発明の
方法の実施例について述べる。
【００３１】１）最初に、パシベーションとプレーナ化
のための比較的厚い誘電物質層が、図４の従来のベース
構造体に被着される。そのためにウエハは、Ｈ２ＳＯ４
／Ｈ２Ｏ２（４：１）の酸性溶液に浸して洗浄される。 以下、この洗浄ステップをＰｉｒａｎｈａ　洗浄と呼ぶ
。ウエハには、Ｓｉ３Ｎ４の拡散バリヤ薄膜（図示なし
）を全面に５０ｎｍまで被着するのが望ましい。Ｓｉ３
Ｎ４の拡散バリヤ薄膜は、後に形成される上層のなかの
ＴｉＳｉ２　接触層に予測される溶融を防ぐ。このステ
ップは７８５℃、ＳｉＨ２Ｃｌ２／ＮＨ３　雰囲気の標
準的なＬＰＣＶＤ装置で完了する。ウエハ表面には、従
来のＣＶＤプロセスにより、イントリンシックな耐エッ
チング・ポリシリコン層２５が厚み５０ｎｍの範囲まで
共形に被着される。この耐エッチング層は、シリコン（
ソース／ドレーン領域のシリコンなど）とＳｉＯ２　（
ＲＯＸ領域のものなど）を覆うコンタクト・スタッドが
必要な場合に、ＲＯＸ領域の“くちばし”を保護するの
に用いられる。耐エッチング層をつくる物質は、後に形
成されるケイ酸リン・ガラス（ＰＳＧ）とのエッチング
選択性が良好でなければならない。Ａｌ２Ｏ３は使える
が、イントリンシック・ポリシリコンの方が望ましい。 イントリンシック・ポリシリコンはＰＳＧとのエッチン
グ比が高いだけではなく（たとえば約２５：１）、エッ
チングが容易だからである。この構造体は再び２ステッ
プで洗浄される　　−　　先に述べたＰｉｒａｎｈａ洗
浄に続いてＨ２Ｏ／ＨＣｌ／Ｈ２Ｏ２（５：１：１）の
酸性溶液でＨｕａｎｇ　Ｂ　洗浄が行われリンスされる
。ここでＷＡＴＫＩＮＳ−ＪＯＨＮＳＯＮなどのＡＰＣ
ＶＤ反応炉においてＮ２をキャリアとしたＳｉＨ４　／
ＰＨ３ガスにより、ＰＳＧ層２６が４００℃で厚み９０
０ｎｍまで共形に被着される。イントリンシック・ポリ
シリコン層２５とＰＳＧ層２６の間には厚み２００ｎｍ
のピロリチンＳｉＯ２　中間層（図示なし）を形成する
こともできる。この中間層の目的は、ＰＳＧ層２６に含
まれるリン・ドーパントによってイントリンシック・ポ
リシリコンがドープされるのを防ぐことにある。被着は
、４４０℃、Ｏ２／ＳｉＨ４／Ｎ２　雰囲気のＡＭＥ−
５０００装置で行える。次にＰＳＧ層２６が、ＳＰＥＡ
Ｒ　ＣＡＲＢＯ製レファレンス・スラリＳＣ１など、コ
ロイドＳｉＯ２水溶液を用い、ＷＥＳＴＥＣＨまたはＳ
ＴＲＡＵＳＢＡＵＧＨで化学機械的に研磨され、緻密に
プレーナ化される。研磨後の厚みは６００ｎｍである。 このステップの後、ＳＶＧ両面ブラシ・クリーナによる
ポストクリーンが続く。
【００３２】上記の２ステップ洗浄の後、プロセスはＰ
ＥＣＶＤ　　ＳｉＯ２層２７の被着に進む。この層の目
的は、ＰＳＧ層に含まれるリン・ドーパントが後に形成
されるポリシリコンの上層に外拡散するのを防ぐ拡散バ
リヤ層となることにある。このステップはＡＭＥ−５０
００など標準的なＰＥＣＶＤ装置で完了する。層２７の
所要厚みは約２００ｎｍである。パシベーションとプレ
ーナ化を目的にした汚染物質ではない誘電物質（水晶な
ど）が用いられる場合は、層２７は不要である。水晶は
適当な物質ではあるがプロセス・コストが高くなる。ポ
リイミドなどの有機物質も適しているが、高温処理ステ
ップでの挙動に問題がある。ケイ酸リン・ガラス（ＰＳ
Ｇ）は、耐エッチング層と少なくとも２つの拡散バリヤ
層を要するが、望ましい物質である。次にウエハは、７
５０℃、Ｎ２雰囲気の炉内で１時間アニール処理される
。こうして得られた構造体を図５に示す。これでＦＥＯ
Ｌ処理ステップの間に形成された素子のリストが完成す
る。
【００３３】２）プロセスのこの段階で１組の第１スタ
ッド開口の形成が完了する。新たに２ステップ洗浄が行
われた後、ＨＭＤＳなどのフォトレジスト付着促進剤が
構造体に塗布され（プリベーク時間７分）、ｅ−ＭＥＲ
ＣＫ樹脂などの標準フォトレジストがＭＴＩ　ＭＵＬＴ
ＩＦＡＢなどで塗布されベークされる。位置合わせの後
、レジストは、ＮＩＫＯＮ　Ｇ６ステッパのマスクを通
してＵＶ光にさらされて現像され、その場で所望の構造
体を持つレジスト・マスク（図示なし）が得られる。第
１スタッド開口（２８）は、最初にＰＥＣＶＤ拡散バリ
ヤ層２７を、次にＰＳＧプレーナ厚膜２６（及び任意に
先に述べたピロリチンＳｉＯ２　層を）耐エッチング層
２５までエッチングすることによって形成される。この
エッチング・ステップは、反応性ガスＣＨＦ３／Ｏ２を
用い、ＡＭＥ　８３００装置で行える。最後に、イント
リンシック・ポリシリコン耐エッチング層２５の露出部
分が、Ｃｌ２／Ｏ２／ＡｒまたはＨＣｌ／Ｏ２　／Ａｒ
プラズマを用いて同じ装置内でエッチングされる。レジ
ストが除去され構造体がまた洗浄される。次に構造体は
、ＴＨＥＲＭＣＯ　装置でＮ２をキャリア・ガスとして
、７００℃、アンモニア（ＮＨ３）雰囲気中で５５分間
アニール処理される。イントリンシック・ポリシリコン
は、２重パシベーション厚膜２６／２７を通して酸化さ
れ、電気的に中性となる。このステップは、高圧のＴＨ
ＥＲＭＣＯ　酸化炉（モデルＨｉＰＯＸ）で行える。そ
して、Ｓｉ３Ｎ４の下層の露出部分が、ＴＥＧＡＬ　９
０１のＳＦ６プラズマ中でエッチングされる。これによ
る、第１スタッド開口２８−１、２８−２、２８−３を
持つ構造体を図６に示す。
【００３４】３）ここで第１スタッド開口を高導電物質
（通常はタングステンなどの金属）で埋めるステップが
完了する。そのために図６の構造体が、最初に１００：
１の希釈ＨＦ溶液で洗浄されリンスされる。タングステ
ン（Ｗ）を埋める前に、チタン（Ｔｉ）層がＶＡＲＩＡ
Ｎ装置で厚み約４０ｎｍまで被着され、第１スタッド開
口の下部と側壁が覆われる。このチタン層は、活動領域
２１におけるタングステン原子の拡散を防ぐ。次にチタ
ン層の上に窒化チタン（ＴｉＮ）の薄膜が形成される。 このＴｉＮ薄膜はタングステン層の付着性を向上させる
ものである。このステップは、同じＶＡＲＩＡＮ　Ｍ２
０００で行われるが、層厚みが２５ｎｍになるまでキャ
リア・ガスＡｒにＮ２が追加される。タングステン層は
次に、２ステップで被着されて、第１スタッド開口が完
全に埋められる。 この点についてはＣＶＤ　ＧＥＮＵＳ　装置が適してい
る。被着は最初、４５０℃、ＳｉＨ４／ＷＦ６／Ｈ２／
Ｈｅの混合ガスにより、厚みが２４０ｎｍになるまで１
２０ｎｍ／分の高速で行われる。被着は次に、ＳｉＨ４
　が用いられないことを除き同じ装置、同じ動作条件で
、所望の最終厚みが５５０ｎｍになるまで、４０ｎｍ／
分の低速で続けられる。ここで金属層が、“Ｃｈｅｍ−
ｍｅｃｈ　ｐｏｌｉｓｈｉｎｇ　ｍｅｔｈｏｄ　ｆｏｒ
　ｐｒｏｄｕｃｉｎｇ　ｃｏ−ｐｌａｎａｒ　ｍｅｔａ
ｌ／ｉｎｓｕｌａｔｏｒｆｉｌｍｓ　ｏｎ　ａ　ｓｕｂ
ｓｔｒａｔｅ”と題したＥＰ−Ａ−０２２３９２０に述
べられているように、化学機械的方法により、またはＡ
ＭＥ　８１００でＢＣｌ３／Ｃｌ２／Ｎ２　ガスを用い
たプラズマ・エッチングによってプレーナ化される。こ
のステップの後、ＳＶＧ両面ブラシ・クリーナによるポ
スト・クリーンが続く。Ｔｉ−ＴｉＮとＷの複合層がプ
レーナ化されると、第１スタッド開口に第１コンタクト
・パッド２９と第１コンタクト・スタッドが形成される
。図７からわかるように、第１コンタクト・スタッド３
０の上面はここでＰＥＣＶＤ酸化層２７の表面とコプレ
ーナとなる。
【００３５】次に、ＣＶＤイントリンシックまたは低ド
ープのポリシリコン層３１が、ＡＳＭ、ＴＥＭＰＲＥＳ
ＳなどのＬＰＣＶＤ装置において、６１５℃でＳｉＨ４
　を用いて、厚み１０００ｎｍまで被着される。層３１
がイントリンシック・ポリシリコンで形成される場合は
、抵抗率を制御しやすいように高ドープにする必要があ
る。そのために、層３１にはＰ型（ボロン）またはＮ型
（リン）のドーパントが全面に注入され、負荷抵抗器の
値が調整される。このステップの後、６００ないし８０
０℃の範囲の炉内で３０分間、標準的なアニール処理が
行われる。ドーパントを再活性化するのに必要なアニー
ル温度は、下層のデバイス（通常はＦＥＴ）に不具合が
生じないように、できるだけ低くする必要があることに
注意されたい。この注入ステップは、ＰＳＧ層２５がか
なり厚いので、図２の構造体の場合ほどの制御性を必要
とせずに行える。その結果、下層のデバイスを損なう恐
れは実質上なくなる。ポリシリコン層３１は、パターン
形成の後、負荷抵抗器を形成するうえで必要な抵抗性ラ
ンドを提供する。ただし、後述するように、これら抵抗
性ランドのいくつかは、高濃度のイオン注入ドーピング
またはケイ化（こちらの方が望ましい）によって導電性
にされ、導体として用いられる。プロセスのこの段階で
得られる構造体を図７に示す。
【００３６】４）次に、先に２）で述べたものと同様の
フォトリソグラフィ・ステップが行われ、所望の抵抗性
ポリシリコン・ランド構造体を得るために用いられる適
当な“その場レジスト・マスク”ＰＲ（図示なし）の輪
郭が定められる。そのために構造体は、ポリシリコン／
ＰＥＣＶＤ　　ＳｉＯ２　のエッチング比の高いＣＦ４
　／Ｏ２　／Ｃｌ２／ＨＣｌなどの標準的な反応性ガス
を用い、ＴＥＧＡＬ　１５００においてＲＩＥにかけら
れる。ここでコンタクトはすべて、特別なコンタクト・
マスクを追加することなく、コンタクト・スタッドを介
して直接形成されることに気づかれよう。またミスレジ
ストレーションの問題がなくなる。その結果、先に述べ
た“エッジ・カバレージ”（従来技術のポリシリコン抵
抗器の信頼性を損なう恐れがある）が防止される。抵抗
性ポリシリコン・ランドがここでプレーナ面上に形成さ
れ、ミスレジストレーションがプロセスにとって厄介な
パラメータではなくなるからである。最後にＴＥＯＳ酸
化物のキャップ層３２（厚み約１００ｎｍ）が、ＡＭＥ
−５０００などのＰＥＣＶＤ装置で被着される。抵抗率
を制御する注入ステップはポリシリコン・ランドのパタ
ーンを形成した後にも行えることに注意されたい。その
場合、層３２は遮蔽層となる。
【００３７】構造体の上に新しいその場レジスト・マス
クＣＲ（図示なし）が形成され、相互接続パターンの導
体として用いられるポリシリコン・ランドの各部に酸化
物キャップ層３２が露出する。高抵抗性ポリシリコン・
ランドを導体にする方法としてはケイ化が望ましい。ポ
リシリコンのケイ化ステップは、ＶＡＲＩＡＮ、ＢＡＬ
ＺＥＲＳ　などの装置で、スパッタリングまたは蒸発に
より、約１００ｎｍのチタン層（図示なし）を被着する
ことによって行われる。このチタンはＡＳＭ　　装置に
おいて燒結され、選択されたポリシリコン・ランドの露
出部分にチタン二ケイ化物合金（ＴｉＳｉ２）が形成さ
れる。動作条件は、７００℃、２０分、Ｎ２雰囲気であ
る。燒結は８００℃で２０分の急速熱アニール（ＲＴＡ
）によっても行える。反応しなかったチタンは、ウェッ
ト・エッチング（Ｈ２Ｏ２／Ｈ２ＳＯ４の酸性溶液など
）によって選択的に除去される。最後に構造体がＨｕａ
ｎｇ　Ａ溶液−Ｈ２／ＮＨ４ＯＨ／Ｈ２Ｏ２（５：１：
１）−で洗浄され、ＡＳＭ装置を用い、７００℃、Ｎ２
雰囲気中で２０分間アニール処理される。ケイ化された
露出部分は、低抵抗率物質（ポリサイドなど）を与えて
、導体として用いられる導電ランド３１−２’を形成す
るものである。図８に、いわゆるマスク・レベルＭ０で
作製される局所相互接続構造体のポリサイド・ランドに
代わるオーバパス導体３１−２’及びコンタクト・スタ
ッド３０−２、３０−３より成るストラップを示す。そ
の結果、本発明に従って、図８のコンタクト・スタッド
３０−１により、図２のポリサイド・ランド１３−１の
必要とそれに伴う障害が回避される。ただし本発明は、
後述するように、距離を短くしてストラップ接続を提供
することに限定されるものではない。プロセスのこの段
階で、抵抗性ランド（抵抗器として用いられる３１−１
など）と導電性ランド（導体、特にオーバパス導体とし
て用いられる３１−２’など）の両方が形成される。
【００３８】５）構造体をカプセル化し、導電ポリサイ
ド・ランドから、後に形成されるＰＳＧ層へのＴｉ拡散
を防ぐために、もう１つのＴＥＯＳ酸化物キャップ層３
３が被着される。完全な洗浄とリンスの後、上記の１）
と同じ条件下で新しいＰＳＧ層３４が被着されプレーナ
化される。構造体は次に、７５０℃、Ｎ２雰囲気で６０
分間アニール処理される。次にその上にＰＥＣＶＤ酸化
物またはこれよりも望ましいＰＳＧ薄膜３５が被着され
る。これは主に、化学機械的ステップによって粗くなっ
たＰＳＧ層３４表面を補正するためである。層３５は、
いうまでもなく、多段半導体チップの製造において構造
体表面に全く新しいポリシリコン層を再被着するのでな
ければ、層２７の場合のように拡散バリヤ層となること
はない。これにより得られた構造体を図９に示す。
【００３９】６）次に図１０で、第２スタッド開口（２
８’）が、ＰＳＧ２重層３４／３５をエッチングするこ
とによって形成される。耐エッチング層の物質はポリサ
イド（導体用）、ポリシリコン（抵抗器用）、またはタ
ングステン（コンタクト・スタッド用）である。エッチ
ングは、ＡＭＥ　８３００装置を用い、ＣＨＦ３／Ｏ２
を反応性ガスとして、上述のように形成されたその場レ
ジスト・マスク（図示なし）を通して行われる。次にレ
ジスト・マスクが除去され構造体が洗浄、リンスされる
。プロセスはここで、Ｔｉ層、次にＴｉＮ層の被着に進
む。これらの層は順にウエハ全面でスパッタリングされ
、上記の第２スタッド開口の下部と側壁が覆われる。第
２スタッド開口は次にタングステン層３７で埋められる
。構造体は次に再びプレーナ化される。これらのステッ
プはみな、上記３）で説明したステップと同じである。 Ｔｉ−ＴｉＮとＷの複合層により、第２スタッド開口２
８’の第２コンタクト・パッド３６と第２コンタクト・
スタッド３７が形成される。ほとんどの場合、第２コン
タクト・スタッドは、先に形成された抵抗性／導電性ラ
ンドと接触するためのものである。第２コンタクト・ス
タッド（３７−１）は図１０に示した。標準的な第１メ
タライゼーション層３８は、マスク・レベルＭ１に従っ
て被着しパターンを形成して、必要なところで金属ラン
ド（３８−１など）を残し、相互接続導体とパワー・バ
スを形成することができる。メタライゼーション層はＴ
ｉ／Ａｌ−Ｃｕ／Ｓｉメタラージが標準であろう。最終
構造体は図１０に示すとおりである。ここで通常のＢＥ
ＯＬプロセスに進むことができる。構造体は再び、ＰＥ
ＣＶＤ酸化物の絶縁膜３９で覆われる。金属ランド３８
−１などについては、第１及び第２のコンタクト・スタ
ッドは各々第１及び第２の半スタッドと考えることがで
きる。普通、コンタクト・スタッドは、金属ランド３８
−１などと活動領域２１とを直接つなぐ接点を成すから
である。
【００４０】多段チップを形成する場合は、ＰＳＧ２重
層３４／３５の被着ステップ、第２コンタクト・スタッ
ド３７−１などの形成ステップ、及び金属ランド３８−
１などの形成ステップを再び繰り返すことができる。プ
レーナ化ステップは各スタッド段に関係することに注意
されたい。構造体の形成は、文献に広範囲に説明されて
いるボール制限メタラージ（ＢＬＭ）のコンタクト・パ
ッドとコンタクト端子（はんだボールなど）の形成を含
めた端子メタラージ・ステップを完了することによって
終了する。
【００４１】上記のプロセスの説明からわかるように、
この発明の方法では、ポリシリコンの負荷抵抗器を提供
しない標準的なＣＭＯＳプロセスに比べて、マスクが別
に２枚追加されるだけである。一方、もし導電性ポリシ
リコン・ランドが必要でなければ、ケイ化のためのマス
ク・ステップが不要になるので、標準的なＣＭＯＳプロ
セスに高抵抗ポリシリコン抵抗器を追加するのにマスク
が別に１枚追加されるだけである。
【００４２】その他の考察ここで説明した本発明の方法
によれば、マスク・レベルＭ０で画成される局所相互接
続構造体を除外することができる。図１０からわかるよ
うに、先にマスク・レベルＭ０でポリサイド・ランドに
よって得られた一部の局所相互接続（ストラップなど）
は、ここで、金属（タングステン）の２つの第１コンタ
クト・スタッド（３０−２、３０−３など）と１つのポ
リサイド・オーバパス導体（３１−２’など）から得ら
れる。抵抗器Ｒ１の一端（ポリシリコン・ランド３１−
１）とマスク・レベルＭ１の金属ランド３８−１との接
続は、第２コンタクト・スタッド３７−１によって得ら
れる。第２コンタクト・スタッドを第１コンタクト・ス
タッドの上に重ねれば、金属ランド３８と活動領域２１
またはポリシリコン・ライン（２３−１など）をウエハ
・レベルで直接接続できることに注意されたい。
【００４３】この発明の方法から明らかなように、負荷
抵抗器として用いられる高抵抗率のポリシリコン・ラン
ドのみならず、オーバパス導体に代表される相互接続導
体のための低抵抗率のポリシリコン・ランドも得られる
。これは、特に、ＳＲＡＭチップのＩ／Ｏ回路及びロジ
ック回路など、チップの周囲で広く採用できるメリット
である。これについては図１１とあわせて説明する。 図１１は図１０の最終構造体の別の部分の断面であり、
ポリシリコン・ランド３１−３を抵抗器／導体の混合型
にする方法を示す。実際に、ポリシリコン・ランド３１
−３は、抵抗部３１−３’と導電部３１−３”を組み合
わせることによって、回路設計者にフレキシビリティを
与え、よってチップの配線を容易にする。抵抗器Ｒ３を
成す抵抗性ランド３１−３’の一端は第１コンタクト・
スタッド３０−４を介してＦＥＴＴ８の活動領域につな
がる。抵抗器Ｒ３のもう一端は導電性ランド３１−３”
の一端に組み込まれて導体Ｃ２を成す。導電性ランド３
１−３”のもう一端は第２コンタクト・スタッド３７−
２を介して金属ランド３８−２につながる。他の実施例
、組み合わせなども考えられる。
【００４４】図１２、図１３は、本発明の方法に従って
各々製造の別の段階で作製された４Ｄ／２Ｒ　　ＳＲＡ
Ｍセルの代表的なレイアウトである。
【００４５】図１２は、ポリシリコン層３１の被着直前
の図７の段階における構造体のレイアウトである。
【００４６】図１３は、特にパワー・バス（Ｖｃ、Ｇｎ
ｄ）とワード・ライン（ＷＬ）を画成する金属ランドが
マスク・レベルＭ１で形成された図１０の段階における
構造体に対応するレイアウトを示す。
【００４７】
【発明の効果】この発明の方法は、基本的には、実施例
に従って、プレーナ化されたパシベーション厚膜上に、
製造プロセスのなるべく遅い段階で（通常はＢＥＯＬ処
理ステップの間に）抵抗性／導電性ポリシリコン・ラン
ドを形成するためのものである。これにより、最終構造
体では、ポリシリコン・ランドを抵抗率に応じて抵抗器
としても導体としても使用することができる。この発明
の方法によって形成された抵抗器は、位置ずれや調整に
よる不具合を生じることがないほか、優れた再現性も示
す。一方、この発明の方法に従って形成された導体は、
ウエハ・レベルでの短距離とストラップ接続のための局
所相互接続構造体Ｍ０の代用となるだけではなく、多段
半導体チップの各レベルにおける相互接続構造体に加え
ることもできる。また、抵抗性ポリシリコン・ランドと
導電性ポリシリコン・ランドは、どのレベルでも組み合
わせられ、抵抗器の配線をさらに容易にすることができ
る。
【図面の簡単な説明】
【図１】４つのＦＥＴデバイスと２つのポリシリコン負
荷抵抗器で構成された従来の４Ｄ／２Ｒ　　ＳＲＡＭセ
ル回路の図である。
【図２】従来のポリシリコン・ゲートＣＭＯＳ　　ＦＥ
Ｔ製造プロセスに従って、シリコン基板に図１の４Ｄ／
２Ｒ　　ＳＲＡＭセル回路を組み込んだ既知の構造体の
部分断面図である。
【図３】図２の構造体のＩ−Ｉ断面図である。
【図４】標準的なポリシリコン・ゲートＣＭＯＳ　　Ｆ
ＥＴ製造プロセスにおけるソース／ドレーン領域の形成
後の従来のベース構造体の部分断面図である。
【図５】本発明の方法の実施例に従ったステップで処理
された図４のベース構造体の図である。
【図６】本発明の方法の実施例に従ったステップで処理
された図４のベース構造体の図である。
【図７】本発明の方法の実施例に従ったステップで処理
された図４のベース構造体の図である。
【図８】本発明の方法の実施例に従ったステップで処理
された図４のベース構造体の図である。
【図９】本発明の方法の実施例に従ったステップで処理
された図４のベース構造体の図である。
【図１０】本発明の方法の実施例に従ったステップで処
理された図４のベース構造体の図である。
【図１１】図１０の構造体の別の部分の断面図である。
【図１２】製造プロセスの２つの段階における本発明の
４Ｄ／２Ｒ　　ＳＲＡＭセルの代表的なレイアウトを示
す平面図である。
【図１３】製造プロセスの２つの段階における本発明の
４Ｄ／２Ｒ　　ＳＲＡＭセルの代表的なレイアウトを示
す平面図である。

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】多段半導体チップの製造において、マスタ
    ・スライス処理ステップの完了後にデバイス（Ｔ１など
    ）の活動領域（２１）／ポリシリコン・ライン（２３−
    １など）が形成された半導体ベース構造体上にポリシリ
    コン・ランドを形成する方法であって、ａ）上記ベース
    構造体上でプレーナ化できる誘電物質の第１パシベーシ
    ョン厚膜（２６／２７）を被着するステップと、 ｂ）上記第１パシベーション厚膜に１組の第１スタッド
    開口（２８−１など）を形成して、上記活動領域（２１
    ）／上記ポリシリコン・ライン（２３−１など）の少な
    くとも１つを露出させるステップと、ｃ）上記第１スタ
    ッド開口（２８−１など）を埋め、１組の第１コンタク
    ト・スタッド（３０−１など）を画成するために、導電
    物質の第１層（３０）を被着するステップと、 ｄ）得られた構造体をプレーナ化して、上記第１コンタ
    クト・スタッド（３０−１など）の上面を、上記第１パ
    シベーション厚膜（２６／２７）の表面とコプレーナと
    するステップと、 ｅ）得られたプレーナ構造体上に、イントリンシックま
    たは低ドープのポリシリコン層（３１）を被着するステ
    ップと、 ｆ）上記ポリシリコン層（３１）にパターンを形成して
    、必要な部分において上記第１コンタクト・スタッド（
    ３０−１など）に接する複数の抵抗性ポリシリコン・ラ
    ンド（３１−１など）を画成するステップと、ｇ）上記
    ベース構造体上でプレーナ化できる誘電物質の第２パシ
    ベーション厚膜（３４／３５）を被着するステップと、 ｈ）上記第２パシベーション厚膜（３４／３５）に１組
    の第２スタッド開口（２８−１’など）を形成して、上
    記ポリシリコン・ランド（３１−１など）／第１コンタ
    クト・スタッドの必要な部分を露出させるステップと、
    ｉ）上記第２スタッド開口（２８−１’など）を埋め、
    １組の第２コンタクト・スタッド（３７−１など）を画
    成するために、導電物質の第１層（３７）を被着するス
    テップと、ｊ）得られた構造体をプレーナ化して、上記
    第２コンタクト・スタッド（３７−１など）の上面を、
    上記第２パシベーション厚膜（３４／３５）の表面とコ
    プレーナとするステップとを含むことを特徴とする、ポ
    リシリコン・ランド形成方法。
  2. 【請求項２】ｋ）上記第１パシベーション厚膜（２６／
    ２７）を被着するステップの前に耐エッチング層（２５
    ）を被着するステップを含む、請求項１に記載のポリシ
    リコン・ランド形成方法。
  3. 【請求項３】ｌ）ステップａ）の前に上記ベース構造体
    上に拡散バリヤ層を被着するステップを含む、請求項２
    に記載のポリシリコン・ランド形成方法。
  4. 【請求項４】上記耐エッチング層（２５）と上記拡散バ
    リヤ層をつくる物質が各々イントリンシック・ポリシリ
    コン、Ｓｉ３Ｎ４である、請求項２または請求項３に記
    載のポリシリコン・ランド形成方法。
  5. 【請求項５】ステップａ）が、ａ１）ＰＳＧの厚膜（２
    ６）を被着するステップと、ａ２）ＰＳＧの上記厚膜を
    プレーナ化するステップと、ａ３）拡散バリヤとするた
    めに上記ＰＳＧ膜（２６）上にＬＰＣＶＤ酸化物の厚膜
    （２７）を被着するステップとを含む、上記請求項のい
    ずれかに記載のポリシリコン・ランド形成方法。
  6. 【請求項６】ステップｇ）が、ｇ１）ＰＳＧの厚膜（３
    ４）を被着するステップと、ｇ２）ＰＳＧの上記厚膜を
    プレーナ化するステップと、 ｇ３）ＬＰＣＶＤ酸化物またはＰＳＧの薄膜（３５）を
    被着するステップとを含む、上記請求項のいずれかに記
    載のポリシリコン・ランド形成方法。
  7. 【請求項７】ステップｅ）が、イントリンシック・ポリ
    シリコンの被着において、抵抗率を調整するためのイオ
    ン注入ステップを含む、上記請求項のいずれかに記載の
    ポリシリコン・ランド形成方法。
  8. 【請求項８】ｍ）ステップｇ）の前に、導体として用い
    られる上記抵抗性ポリシリコン・ランドのいくつかまた
    はその一部を高導電性とするステップを含む、上記請求
    項のいずれかに記載のポリシリコン・ランド形成方法。
  9. 【請求項９】ｎ）ステップｍ）の前に、上記構造体上に
    第１保護キャップ層（３２）を形成するステップを含む
    、請求項８に記載のポリシリコン・ランド形成方法。
  10. 【請求項１０】上記キャップ層（３２）を成す物質がＴ
    ＥＯＳ酸化物である、請求項９に記載のポリシリコン・
    ランド形成方法。
  11. 【請求項１１】高導電性ポリシリコン・ランドを形成す
    るステップｍ）が、ｍ１）上記第１保護キャップ層（３
    ２）にパターンを形成して、上記抵抗性ポリシリコン・
    ランドの所定の部分（３１−２）を露出させるステップ
    と、ｍ２）上記抵抗性ポリシリコン・ランドの露出部分
    をケイ化によってポリサイドに変換して導電性ポリシリ
    コン・ランド（３１−２’）を形成するステップとを含
    む、請求項９に記載のポリシリコン・ランド形成方法。
  12. 【請求項１２】ｍ３）上記構造体上に第２保護キャップ
    層（３３）を形成するステップを含む、請求項１１に記
    載のポリシリコン・ランド形成方法。
  13. 【請求項１３】ｏ）上記構造体上に金属層（３８）を被
    着してパターンを形成し、上記第２コンタクト・スタッ
    ド（３７−１など）のいくつかと接する金属ランド（３
    ８−１）を形成するステップと、ｐ）上記構造体上に絶
    縁層（３９）を被着するステップとを含む、上記請求項
    のいずれかに記載のポリシリコン・ランド形成方法。
  14. 【請求項１４】プレーナ化ステップｄ）及びｊ）が化学
    機械的方法によって完了する、上記請求項のいずれかに
    記載のポリシリコン・ランド形成方法。
  15. 【請求項１５】ステップｃ）及びｉ）が、ｃ１）上記第
    １及び第２のスタッド開口（２８、２８’）の下部及び
    側壁にＴｉ−ＴｉＮ複合層（２９、３６）を形成するス
    テップと、ｃ２）上記開口をタングステン層（３０、３
    ７）で埋めるステップとを含む、上記請求項のいずれか
    に記載のポリシリコン・ランド形成方法。
  16. 【請求項１６】デバイス（Ｔ１など）の活動領域（２１
    ）／ポリシリコン・ライン（２３−１など）が形成され
    た半導体基板を含み、マスタ・スライス処理ステップを
    完了した半導体構造体であって、上記基板上に形成され
    、上記活動領域（２１）／上記ポリシリコン・ライン（
    ２３−１など）の少なくとも１つと接し、表面が、上記
    第１パシベーション層の表面とコプレーナである、１組
    の第１金属コンタクト・スタッド（３０−１など）を有
    する第１パシベーション厚膜（２６／２７）と、得られ
    たプレーナ構造体上に形成され。上記第１コンタクト・
    スタッドと接する、複数のポリシリコン・ランド（３１
    −１など）とを含む、半導体構造体。
  17. 【請求項１７】上記ポリシリコン・ランドが高抵抗性、
    高導電性、またはその両方を組み合わせた性質を示す、
    請求項１６に記載の半導体構造体。
  18. 【請求項１８】上記構造体上に形成され、少なくとも上
    記ポリシリコン・ランドの１つ／上記第１コンタクト・
    スタッドの１つと接する、１組の第２金属コンタクト・
    スタッド（３７−１など）を有し、表面が該第２金属コ
    ンタクト・スタッドの表面とコプレーナとなる、第２パ
    シベーション厚膜（３４／３５）を含む、請求項１６ま
    たは請求項１７に記載の半導体構造体。
  19. 【請求項１９】上記第２パシベーション厚膜（３４／３
    ５）上に形成され、上記第２コンタクト・スタッドに接
    する複数の金属ランド（３８−１など）と、最終絶縁膜
    （３９）とを含む、請求項１７に記載の半導体構造体。
  20. 【請求項２０】上記デバイス（Ｔ１など）がバイポーラ
    型またはユニポーラ型である、請求項１６ないし請求項
    １９のいずれかに記載の半導体構造体。
  21. 【請求項２１】上記デバイス（Ｔ１など）がＦＥＴであ
    り、上記ポリシリコン・ライン（２３−１など）が該Ｆ
    ＥＴのゲート電極である、請求項２０に記載の半導体構
    造体。
JP3138638A 1990-07-31 1991-05-15 ポリシリコン・ランドを有する半導体構造体の形成方法 Pending JPH04237132A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR90480108.1 1990-07-31
EP90480108A EP0469214A1 (en) 1990-07-31 1990-07-31 Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom

Publications (1)

Publication Number Publication Date
JPH04237132A true JPH04237132A (ja) 1992-08-25

Family

ID=8205835

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3138638A Pending JPH04237132A (ja) 1990-07-31 1991-05-15 ポリシリコン・ランドを有する半導体構造体の形成方法

Country Status (3)

Country Link
US (2) US5275963A (ja)
EP (1) EP0469214A1 (ja)
JP (1) JPH04237132A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125137A (ja) * 1994-10-28 1996-05-17 Nec Corp 半導体記憶装置

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2875093B2 (ja) * 1992-03-17 1999-03-24 三菱電機株式会社 半導体装置
US5321211A (en) * 1992-04-30 1994-06-14 Sgs-Thomson Microelectronics, Inc. Integrated circuit via structure
DE4328474C2 (de) * 1993-08-24 1996-09-12 Gold Star Electronics Mehrschichtverbindungsstruktur für eine Halbleitereinrichtung
US5391505A (en) * 1993-11-01 1995-02-21 Lsi Logic Corporation Active device constructed in opening formed in insulation layer and process for making same
US5847457A (en) * 1993-11-12 1998-12-08 Stmicroelectronics, Inc. Structure and method of forming vias
US5435888A (en) * 1993-12-06 1995-07-25 Sgs-Thomson Microelectronics, Inc. Enhanced planarization technique for an integrated circuit
US5395785A (en) * 1993-12-17 1995-03-07 Sgs-Thomson Microelectronics, Inc. SRAM cell fabrication with interlevel dielectric planarization
KR970007831B1 (ko) * 1993-12-21 1997-05-17 현대전자산업 주식회사 금속선과 콘택 플러그의 동시 형성방법
US5956615A (en) * 1994-05-31 1999-09-21 Stmicroelectronics, Inc. Method of forming a metal contact to landing pad structure in an integrated circuit
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5945738A (en) * 1994-05-31 1999-08-31 Stmicroelectronics, Inc. Dual landing pad structure in an integrated circuit
US5514617A (en) * 1994-06-27 1996-05-07 Taiwan Semiconductor Manufacturing Co. Ltd. Method of making a variable resistance polysilicon conductor for an SRAM device
JP4417439B2 (ja) * 1994-06-29 2010-02-17 フリースケール セミコンダクター インコーポレイテッド エッチング・ストップ層を利用する半導体装置構造とその方法
US5494854A (en) * 1994-08-17 1996-02-27 Texas Instruments Incorporated Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films
JPH0864695A (ja) * 1994-08-24 1996-03-08 Sony Corp コンタクトプログラム方式ｒｏｍ及びその作製方法
JPH08162425A (ja) * 1994-12-06 1996-06-21 Mitsubishi Electric Corp 半導体集積回路装置の製造方法および製造装置
JP4156044B2 (ja) * 1994-12-22 2008-09-24 エスティーマイクロエレクトロニクス，インコーポレイテッド 集積回路におけるランディングパッド構成体の製造方法
US5705427A (en) * 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
JPH08181205A (ja) * 1994-12-26 1996-07-12 Mitsubishi Electric Corp 半導体装置の配線構造およびその製造方法
US5767546A (en) * 1994-12-30 1998-06-16 Siliconix Incorporated Laternal power mosfet having metal strap layer to reduce distributed resistance
KR0147640B1 (ko) * 1995-05-30 1998-08-01 김광호 반도체 장치의 커패시터 및 그 제조방법
US5605859A (en) * 1995-07-05 1997-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making insulator structure for polysilicon resistors
US5578854A (en) * 1995-08-11 1996-11-26 International Business Machines Corporation Vertical load resistor SRAM cell
TW304297B (ja) * 1995-09-29 1997-05-01 Intel Corp
US5780920A (en) * 1995-10-06 1998-07-14 Micron Technology, Inc. Method of forming a resistor and integrated circuitry having a resistor construction
WO1997014185A1 (en) * 1995-10-11 1997-04-17 Paradigm Technology, Inc. Semiconductor device with a planarized interconnect with poly-plug and self-aligned contacts
KR0168355B1 (ko) * 1995-11-02 1999-02-01 김광호 반도체장치의 배선 형성방법
US5885899A (en) * 1995-11-14 1999-03-23 International Business Machines Corporation Method of chemically mechanically polishing an electronic component using a non-selective ammonium hydroxide slurry
US6127261A (en) * 1995-11-16 2000-10-03 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit including a tri-layer pre-metal interlayer dielectric compatible with advanced CMOS technologies
JPH09172074A (ja) * 1995-12-19 1997-06-30 Toshiba Corp 半導体装置およびその製造方法
TW305069B (en) * 1996-05-06 1997-05-11 United Microelectronics Corp The IC pad structure and its manufacturing method
US5948700A (en) * 1996-05-20 1999-09-07 Chartered Semiconductor Manufacturing Ltd. Method of planarization of an intermetal dielectric layer using chemical mechanical polishing
US5972788A (en) * 1996-05-22 1999-10-26 International Business Machines Corporation Method of making flexible interconnections with dual-metal-dual-stud structure
US5843625A (en) * 1996-07-23 1998-12-01 Advanced Micro Devices, Inc. Method of reducing via and contact dimensions beyond photolithography equipment limits
US5818750A (en) * 1996-07-31 1998-10-06 Micron Technology, Inc. Static memory cell
US5705436A (en) * 1996-08-26 1998-01-06 Taiwan Semiconductor Manufacturing Company, Ltd Method for forming a poly load resistor
JP3701405B2 (ja) 1996-08-27 2005-09-28 株式会社ルネサステクノロジ スタティック型半導体記憶装置
US6362527B1 (en) * 1996-11-21 2002-03-26 Advanced Micro Devices, Inc. Borderless vias on bottom metal
US6121129A (en) * 1997-01-15 2000-09-19 International Business Machines Corporation Method of contact structure formation
JPH10270555A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6372630B1 (en) 1997-04-18 2002-04-16 Nippon Steel Corporation Semiconductor device and fabrication method thereof
US5915198A (en) * 1997-04-28 1999-06-22 Vanguard International Semiconductor Corporation Contact process using taper contact etching and polycide step
US6174764B1 (en) 1997-05-12 2001-01-16 Micron Technology, Inc. Process for manufacturing integrated circuit SRAM
US6069398A (en) * 1997-08-01 2000-05-30 Advanced Micro Devices, Inc. Thin film resistor and fabrication method thereof
US5847463A (en) * 1997-08-22 1998-12-08 Micron Technology, Inc. Local interconnect comprising titanium nitride barrier layer
TW330334B (en) * 1997-08-23 1998-04-21 Winbond Electronics Corp Static random access memory polysilicon load structure and manufacturing method
US6054768A (en) * 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
US6130137A (en) * 1997-10-20 2000-10-10 Micron Technology, Inc. Method of forming a resistor and integrated circuitry having a resistor construction
JP3515363B2 (ja) * 1998-03-24 2004-04-05 株式会社東芝 半導体装置の製造方法
US5907781A (en) * 1998-03-27 1999-05-25 Advanced Micro Devices, Inc. Process for fabricating an integrated circuit with a self-aligned contact
US6013547A (en) * 1998-04-10 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Process for creating a butt contact opening for a self-aligned contact structure
US6921962B1 (en) * 1998-12-18 2005-07-26 Texas Instruments Incorporated Integrated circuit having a thin film resistor located within a multilevel dielectric between an upper and lower metal interconnect layer
TW383479B (en) * 1998-07-18 2000-03-01 United Microelectronics Corp Manufacturing method for interconnect of DRAM
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
US6550126B1 (en) * 1998-07-30 2003-04-22 Sony Electronics, Inc Method for mounting electrode assembly
JP3431128B2 (ja) * 1998-08-05 2003-07-28 シャープ株式会社 半導体装置の製造方法
JP3657788B2 (ja) * 1998-10-14 2005-06-08 富士通株式会社 半導体装置及びその製造方法
US6235639B1 (en) * 1998-11-25 2001-05-22 Micron Technology, Inc. Method of making straight wall containers and the resultant containers
US6225210B1 (en) * 1998-12-09 2001-05-01 Advanced Micro Devices, Inc. High density capping layers with improved adhesion to copper interconnects
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6720660B1 (en) * 1998-12-22 2004-04-13 Seiko Epson Corporation Semiconductor device and method for manufacturing the same
US6717233B1 (en) 1999-02-01 2004-04-06 Bae Systems Information And Electronic Systems Integration, Inc. Method for fabricating resistors within semiconductor integrated circuit devices
TW416109B (en) * 1999-03-03 2000-12-21 Taiwan Semiconductor Mfg Polysilicon planarization process
US6444530B1 (en) 1999-05-25 2002-09-03 Advanced Micro Devices, Inc. Process for fabricating an integrated circuit with a self-aligned contact
JP2001044195A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6593632B1 (en) * 1999-08-17 2003-07-15 Advanced Micro Devices, Inc. Interconnect methodology employing a low dielectric constant etch stop layer
US6586310B1 (en) * 1999-08-27 2003-07-01 Agere Systems Inc. High resistivity film for 4T SRAM
US6483153B1 (en) * 1999-10-14 2002-11-19 Advanced Micro Devices, Inc. Method to improve LDD corner control with an in-situ film for local interconnect processing
US6136688A (en) * 1999-10-20 2000-10-24 Vanguard International Semiconductor Corporation High stress oxide to eliminate BPSG/SiN cracking
US6211059B1 (en) * 1999-10-29 2001-04-03 Nec Corporation Method of manufacturing semiconductor device having contacts with different depths
US6551923B1 (en) 1999-11-01 2003-04-22 Advanced Micro Devices, Inc. Dual width contact for charge gain reduction
US6441418B1 (en) 1999-11-01 2002-08-27 Advanced Micro Devices, Inc. Spacer narrowed, dual width contact for charge gain reduction
US6624486B2 (en) * 2001-05-23 2003-09-23 International Business Machines Corporation Method for low topography semiconductor device formation
US6525340B2 (en) 2001-06-04 2003-02-25 International Business Machines Corporation Semiconductor device with junction isolation
GB2379796A (en) * 2001-09-14 2003-03-19 Zarlink Semiconductor Ltd A method of forming a low resistance contact
US7294567B2 (en) * 2002-03-11 2007-11-13 Micron Technology, Inc. Semiconductor contact device and method
US6833575B2 (en) * 2002-08-29 2004-12-21 Micron Technology, Inc. Dopant barrier for doped glass in memory devices
KR100562310B1 (ko) * 2003-04-08 2006-03-22 동부아남반도체 주식회사 실리사이드 형성 방법 및 이 방법에 의해 제조된실리사이드를 갖는 반도체 소자
US6969903B2 (en) * 2004-01-19 2005-11-29 International Business Machines Corporation High tolerance TCR balanced high current resistor for RF CMOS and RF SiGe BiCMOS applications and cadenced based hierarchical parameterized cell design kit with tunable TCR and ESD resistor ballasting feature
JP2005268430A (ja) * 2004-03-17 2005-09-29 Nissan Motor Co Ltd オーミック電極構造体およびその製造方法
KR100629357B1 (ko) * 2004-11-29 2006-09-29 삼성전자주식회사 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법
US7560763B2 (en) * 2005-05-16 2009-07-14 Oki Semiconductor Co., Ltd. Semiconductor device and method for fabricating the same
US7485540B2 (en) * 2005-08-18 2009-02-03 International Business Machines Corporation Integrated BEOL thin film resistor
US20070096260A1 (en) * 2005-10-28 2007-05-03 International Business Machines Corporation Reduced parasitic and high value resistor and method of manufacture
US7768055B2 (en) * 2005-11-30 2010-08-03 International Business Machines Corporation Passive components in the back end of integrated circuits
US7968929B2 (en) * 2007-08-07 2011-06-28 International Business Machines Corporation On-chip decoupling capacitor structures
US7816762B2 (en) * 2007-08-07 2010-10-19 International Business Machines Corporation On-chip decoupling capacitor structures
US8859386B2 (en) 2012-06-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and methods of forming resistors
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
US10546853B2 (en) 2018-06-22 2020-01-28 Globalfoundries Inc. Metal resistors integrated into poly-open-chemical-mechanical-polishing (POC) module and method of production thereof
KR20230019539A (ko) * 2021-08-02 2023-02-09 삼성전자주식회사 패턴 형성 방법
US20230062401A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure for void and topography monitoring in a flash memory device
CN116779663A (zh) * 2023-08-22 2023-09-19 合肥阿基米德电子科技有限公司 一种新型集成栅极电阻的igbt结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5251868A (en) * 1975-10-22 1977-04-26 Seiko Epson Corp Semiconductor integrated circuit
JPS59112641A (ja) * 1982-12-20 1984-06-29 Hitachi Ltd 半導体装置及びその製造方法
JPS63141349A (ja) * 1986-11-18 1988-06-13 シーメンス、アクチエンゲゼルシヤフト 集積半導体回路とその製造方法
JPH01150338A (ja) * 1987-12-07 1989-06-13 Sony Corp 配線形成方法
JPH0276233A (ja) * 1988-09-12 1990-03-15 Hitachi Ltd 半導体集積回路の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3173506D1 (en) * 1980-09-22 1986-02-27 Toshiba Kk Semiconductor device and its manufacture
US4569122A (en) * 1983-03-09 1986-02-11 Advanced Micro Devices, Inc. Method of forming a low resistance quasi-buried contact
JPS59224158A (ja) * 1983-06-03 1984-12-17 Nec Ic Microcomput Syst Ltd 集積回路装置
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
JPH0612799B2 (ja) * 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
ATE75340T1 (de) * 1987-01-28 1992-05-15 Advanced Micro Devices Inc Statische ram-zellen mit vier transistoren.
US4795722A (en) * 1987-02-05 1989-01-03 Texas Instruments Incorporated Method for planarization of a semiconductor device prior to metallization
US4960732A (en) * 1987-02-19 1990-10-02 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
JPH063837B2 (ja) * 1987-03-03 1994-01-12 シャープ株式会社 三次元半導体集積回路の製造方法
JPS63299251A (ja) * 1987-05-29 1988-12-06 Toshiba Corp 半導体装置の製造方法
EP0312986A1 (de) * 1987-10-22 1989-04-26 Siemens Aktiengesellschaft Verfahren zum Rückätzen von Wolfram mit Titannitrid als Unterlage in Kontaktlöchern von höchstintegrierten Halbleiterschaltungen
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
GB2212979A (en) * 1987-12-02 1989-08-02 Philips Nv Fabricating electrical connections,particularly in integrated circuit manufacture
US5110762A (en) * 1988-07-07 1992-05-05 Kabushiki Kaisha Toshiba Manufacturing a wiring formed inside a semiconductor device
DE69023765T2 (de) * 1990-07-31 1996-06-20 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur.
EP0469217B1 (en) * 1990-07-31 1996-04-10 International Business Machines Corporation Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5251868A (en) * 1975-10-22 1977-04-26 Seiko Epson Corp Semiconductor integrated circuit
JPS59112641A (ja) * 1982-12-20 1984-06-29 Hitachi Ltd 半導体装置及びその製造方法
JPS63141349A (ja) * 1986-11-18 1988-06-13 シーメンス、アクチエンゲゼルシヤフト 集積半導体回路とその製造方法
JPH01150338A (ja) * 1987-12-07 1989-06-13 Sony Corp 配線形成方法
JPH0276233A (ja) * 1988-09-12 1990-03-15 Hitachi Ltd 半導体集積回路の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125137A (ja) * 1994-10-28 1996-05-17 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
US5381046A (en) 1995-01-10
EP0469214A1 (en) 1992-02-05
US5275963A (en) 1994-01-04

Similar Documents

Publication Publication Date Title
JPH04237132A (ja) ポリシリコン・ランドを有する半導体構造体の形成方法
EP0469215B1 (en) Method of forming stacked tungsten gate PFET devices and structures resulting therefrom
US5100817A (en) Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom
EP0562207B1 (en) Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom
US5739564A (en) Semiconductor device having a static-random-access memory cell
US5485420A (en) Static-random-access memory cell and an integrated circuit having a static-random-access memory cell
TWI244701B (en) Method of fabricating 1T1R resistive memory array
US6100128A (en) Process for making six-transistor SRAM cell local interconnect structure
JP3066041B2 (ja) 高い抵抗性の無定形シリコン抵抗器を含む集積回路を形成する方法
EP0503904A2 (en) Contact structure of an interconnection layer placed on a surface having steps and SRAM having a multilayer interconnection and manufacturing method thereof
JPH08236729A (ja) 半導体素子の製造方法
JPH11251457A (ja) 半導体デバイス，メモリ・セル，およびその形成方法
US5053349A (en) Method for interconnecting semiconductor devices
US6713378B2 (en) Interconnect line selectively isolated from an underlying contact plug
US6380024B1 (en) Method of fabricating an SRAM cell featuring dual silicide gates and four buried contact regions
US6630378B1 (en) Method of fabricating a dynamic random access memory device having stacked capacitor memory cell arrays
US5497022A (en) Semiconductor device and a method of manufacturing thereof
US4785342A (en) Static random access memory having structure of first-, second- and third-level conductive films
US5200356A (en) Method of forming a static random access memory device
KR100255014B1 (ko) 고용융점의 금속을 포함하는 고저항 소자를 갖는 반도체 장치
US6090673A (en) Device contact structure and method for fabricating same
JPH098244A (ja) 半導体装置とその製造方法
JPH0855852A (ja) 半導体装置及びその製造方法
JP2798001B2 (ja) 半導体装置の製造方法
JPH05259400A (ja) ダイナミック・ランダム・アクセス・メモリーの製造に有用な相補型ｎ−チャンネル及びｐ−チャンネル集積回路の作成