JPS63299251A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63299251A JPS63299251A JP62133797A JP13379787A JPS63299251A JP S63299251 A JPS63299251 A JP S63299251A JP 62133797 A JP62133797 A JP 62133797A JP 13379787 A JP13379787 A JP 13379787A JP S63299251 A JPS63299251 A JP S63299251A
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Classifications
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置の製造方法に関するもので、特
に微細化された半導体集積回路装置における半導体基板
（高濃度不純物層）と配線とのコンタクトに係わるもの
である。
に微細化された半導体集積回路装置における半導体基板
（高濃度不純物層）と配線とのコンタクトに係わるもの
である。
（従来の技術）
一般に、半導体集積回路装置において半導体基板（高濃
度不純物層）と配線とのコンタクトを取る場合には、第
３図（ａ）〜（ｃ）に示すようにしている。すなわち、
まず（ａ）図に示すようにシリコン基板１１の主表面に
素子分離技術により素子分離領域１２を選択的に形成し
た後、上記素子分離領域１２をマスクとして不純物をイ
オン注入し、高濃度不純物層１３を形成する。この高濃
度不純物層１３を形成するための不純物としては、シリ
コン基板１１がＰ型の時はＮ型の不純物層を形成するも
のを、Ｎ型の時はＰ型の不純物層を形成するものを選択
する。次に、全面に層間絶縁膜としてＣＶＤ−３ｉ０２
膜１４を形成した後、写真蝕刻法によりこのＣＶＤ−５
ｉ０２膜１４にコンタクトホール■５を形成する（（ｂ
）図）。続いて、全面に配線となるＡノーＳｉ層をスパ
ッタ法によりスパッタリング形成し、写真蝕刻を行なっ
て配線１６を形成する。そして、全面にパッシベーショ
ン膜１７を形成して配線工程を終了する（（Ｃ）図）。
度不純物層）と配線とのコンタクトを取る場合には、第
３図（ａ）〜（ｃ）に示すようにしている。すなわち、
まず（ａ）図に示すようにシリコン基板１１の主表面に
素子分離技術により素子分離領域１２を選択的に形成し
た後、上記素子分離領域１２をマスクとして不純物をイ
オン注入し、高濃度不純物層１３を形成する。この高濃
度不純物層１３を形成するための不純物としては、シリ
コン基板１１がＰ型の時はＮ型の不純物層を形成するも
のを、Ｎ型の時はＰ型の不純物層を形成するものを選択
する。次に、全面に層間絶縁膜としてＣＶＤ−３ｉ０２
膜１４を形成した後、写真蝕刻法によりこのＣＶＤ−５
ｉ０２膜１４にコンタクトホール■５を形成する（（ｂ
）図）。続いて、全面に配線となるＡノーＳｉ層をスパ
ッタ法によりスパッタリング形成し、写真蝕刻を行なっ
て配線１６を形成する。そして、全面にパッシベーショ
ン膜１７を形成して配線工程を終了する（（Ｃ）図）。
しかし、上述したようなコンタクト部の製造方法では、
デバイス特性や信頼性等において以下（１）〜（３）に
記すような種々の問題がある。
デバイス特性や信頼性等において以下（１）〜（３）に
記すような種々の問題がある。
（１）コンタクトサイズが微細化されるのに伴って、コ
ンタクト抵抗がコンタクト面積に反比例して増加する。
ンタクト抵抗がコンタクト面積に反比例して増加する。
また、上述したように配線１６の材料としてＡＪ−３Ｌ
を用いると、不純物のイオン注入によって生ずるシリコ
ン基板１１の結晶欠陥を回復するための熱処理工程（４
５０℃程度）において、ＡノーＳＬ中のＳｉ原子がシリ
コン基板１１と配線１６との界面に析出して実質的なコ
ンタクト面積が減少し、更にコンタクト抵抗が増加する
という問題を生ずる。これは、特にコンタクト面積が１
μｍ２以下で顕著となる。また、逆に配線ＩＢのアルミ
ニウムがシリコン基板１１中のＳｉ原子を吸い上げてし
まい、ＰＮ接合が破壊されることもある。
を用いると、不純物のイオン注入によって生ずるシリコ
ン基板１１の結晶欠陥を回復するための熱処理工程（４
５０℃程度）において、ＡノーＳＬ中のＳｉ原子がシリ
コン基板１１と配線１６との界面に析出して実質的なコ
ンタクト面積が減少し、更にコンタクト抵抗が増加する
という問題を生ずる。これは、特にコンタクト面積が１
μｍ２以下で顕著となる。また、逆に配線ＩＢのアルミ
ニウムがシリコン基板１１中のＳｉ原子を吸い上げてし
まい、ＰＮ接合が破壊されることもある。
（２）コンタクトサイズが微細化されるに伴って、配線
（パノー５ｔ層） １８の被覆率が悪くなり、コンタク
ト上の平坦度が著しく低下して配線１６が断線しやすく
なったり、（Ｃ）図に示すように配線１６がコンタクト
ホール１５の側壁部ｌｅａ、 ｌｅａで薄膜化したりす
る。このような配線１６の薄膜化は、断線や電流密度の
増加によるエレクトロマイグレーションの原因となり、
信頼性の低下を招く。同様に配線被覆率の悪さに起因し
て配線１Ｂの形成時にコンタクトホール１５内に空洞が
生ずることもあり、このような配線上に更に層間絶縁膜
を形成して第２層目の配線を形成する場合には配線層間
の絶縁性が問題となる。
（パノー５ｔ層） １８の被覆率が悪くなり、コンタク
ト上の平坦度が著しく低下して配線１６が断線しやすく
なったり、（Ｃ）図に示すように配線１６がコンタクト
ホール１５の側壁部ｌｅａ、 ｌｅａで薄膜化したりす
る。このような配線１６の薄膜化は、断線や電流密度の
増加によるエレクトロマイグレーションの原因となり、
信頼性の低下を招く。同様に配線被覆率の悪さに起因し
て配線１Ｂの形成時にコンタクトホール１５内に空洞が
生ずることもあり、このような配線上に更に層間絶縁膜
を形成して第２層目の配線を形成する場合には配線層間
の絶縁性が問題となる。
（３）デバイスの高集積化が進むにつれて配線ＩＢの厚
さが全体的に薄くなってきているが、配線層の薄膜化は
上述したように電流密度の増加を招くためストレスやエ
レクトロマイグレーション等に弱く、信頼性の面から見
て好ましくない。
さが全体的に薄くなってきているが、配線層の薄膜化は
上述したように電流密度の増加を招くためストレスやエ
レクトロマイグレーション等に弱く、信頼性の面から見
て好ましくない。
（発明が解決しようとする問題点）
上述したように従来の半導体装置の製造方法では、コン
タクトが微細化されるとコンタクト抵抗の増加、配線の
平坦度の低下、ストレスに対する耐性の低下、およびエ
レクトロマイグレーション等の発生を招き、デバイス特
性や信頼性が低下する欠点がある。
タクトが微細化されるとコンタクト抵抗の増加、配線の
平坦度の低下、ストレスに対する耐性の低下、およびエ
レクトロマイグレーション等の発生を招き、デバイス特
性や信頼性が低下する欠点がある。
この発明は、上記のような事情に鑑みてなされたもので
、その目的とするところは、微細化されてもデバイス特
性や信頼性が低下しない半導体基板（高濃度不純物層）
と配線とのコンタクトが形成できる半導体装置の製造方
法を提供することである。
、その目的とするところは、微細化されてもデバイス特
性や信頼性が低下しない半導体基板（高濃度不純物層）
と配線とのコンタクトが形成できる半導体装置の製造方
法を提供することである。
［発明の構成］
（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、第１導
電型の半導体基板の主表面に素子分離領域を形成し、こ
の素子分離領域で分離された素子領域における上記半導
体基板の表面領域に第２導電型の高濃度不純物層を形成
した後、全面に第１の絶縁膜を形成する。次に、この絶
縁膜の上記高濃度不純物層上にコンタクトホールを開孔
し、この絶縁膜上に上記高濃度不純物層と同一導電型の
不純物を含む半導体層を形成した後、この半導体層上に
第２の絶縁膜を形成する。
発明においては、上記の目的を達成するために、第１導
電型の半導体基板の主表面に素子分離領域を形成し、こ
の素子分離領域で分離された素子領域における上記半導
体基板の表面領域に第２導電型の高濃度不純物層を形成
した後、全面に第１の絶縁膜を形成する。次に、この絶
縁膜の上記高濃度不純物層上にコンタクトホールを開孔
し、この絶縁膜上に上記高濃度不純物層と同一導電型の
不純物を含む半導体層を形成した後、この半導体層上に
第２の絶縁膜を形成する。
その後、この第２の絶縁膜上の全面に平坦化膜を形成し
、異方性エツチングを行なって平坦化膜を除去すること
によりコンタクトホール内のみに残存させ、コンタクト
ホールを平坦化膜で埋込む。
、異方性エツチングを行なって平坦化膜を除去すること
によりコンタクトホール内のみに残存させ、コンタクト
ホールを平坦化膜で埋込む。
そして、この異方性エツチングにより露出された上記第
２の絶縁膜を除去し、全面に配線となる導電層を形成し
た後、この導電層および上記半導体層をパターニングし
て配線を形成している。
２の絶縁膜を除去し、全面に配線となる導電層を形成し
た後、この導電層および上記半導体層をパターニングし
て配線を形成している。
このような製造方法によれば、半導体基板（高濃度不純
物層）と配線とが直接接しないので微細化されてもコン
タクト抵抗の増大が少なく、配線をコンタクトホールの
側壁部に形成しないので配線層の薄膜化による断線やエ
レクトロマイグレーションの発生を抑制できる。また、
コンタクトホールを平坦化膜で埋込んでいるので平坦な
配線が形成でき、ストレスを低減できる。従って、デバ
イスの特性および信頼性を大幅に向上できる。
物層）と配線とが直接接しないので微細化されてもコン
タクト抵抗の増大が少なく、配線をコンタクトホールの
側壁部に形成しないので配線層の薄膜化による断線やエ
レクトロマイグレーションの発生を抑制できる。また、
コンタクトホールを平坦化膜で埋込んでいるので平坦な
配線が形成でき、ストレスを低減できる。従って、デバ
イスの特性および信頼性を大幅に向上できる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）〜（ｈ）はコンタクト部の製造工程
を順次示すもので、まず（ａ）図に示すように半導体基
板、例えば比抵抗が１〜２Ω・ｃｍのＰ型のシリコン基
板（面方位１００）１８の主表面上に素子分離領域１９
を選択的に形成することにより素子領域２０を形成する
。続いて、上記素子分離領域１９をマスクとして上記素
子領域２０におけるシリコン基板１８の表面領域にＮ型
を形成する不純物、例えばヒ素Ａｓを加速電圧５０Ｋｅ
Ｖ、 ドーズｊ１５Ｘ１０１５ｃｍ−２の条件でイオン
注入して高濃度不純物層２１を形成する。次に、全面に
層間絶縁膜としてＣＶＤ−５ｉ０２膜２２（第１の絶縁
ＩＩＩ）を堆積形成し、フォトレジストを塗布して写真
蝕刻法によりパターニングした後、このフォトレジスト
パターンをマスクとして異方性ドライエツチングを行な
ってこのＣＶＤ−３ｉ０２膜２２にコンタクトホール２
３を開孔する（（ｂ）図）。その後、全面に半導体層と
してのポリシリコン層２４を１０００人程度堆積形成し
、このポリシリコン層２４にヒ素Ａｓ（またはボロンＢ
）を加速電圧５０ＫｅＶ、ｊ−’−ズ量５×１０１５ｃ
ｍ’の条件でイオン注入する。このイオン注入によって
、シリコン基板１８とポリシリコン層２４との界面に形
成された不要な膜、例えば熱酸化膜を破壊するとともに
ポリシリコン層２４を低抵抗化する（（Ｃ）図）。
する。第１図（ａ）〜（ｈ）はコンタクト部の製造工程
を順次示すもので、まず（ａ）図に示すように半導体基
板、例えば比抵抗が１〜２Ω・ｃｍのＰ型のシリコン基
板（面方位１００）１８の主表面上に素子分離領域１９
を選択的に形成することにより素子領域２０を形成する
。続いて、上記素子分離領域１９をマスクとして上記素
子領域２０におけるシリコン基板１８の表面領域にＮ型
を形成する不純物、例えばヒ素Ａｓを加速電圧５０Ｋｅ
Ｖ、 ドーズｊ１５Ｘ１０１５ｃｍ−２の条件でイオン
注入して高濃度不純物層２１を形成する。次に、全面に
層間絶縁膜としてＣＶＤ−５ｉ０２膜２２（第１の絶縁
ＩＩＩ）を堆積形成し、フォトレジストを塗布して写真
蝕刻法によりパターニングした後、このフォトレジスト
パターンをマスクとして異方性ドライエツチングを行な
ってこのＣＶＤ−３ｉ０２膜２２にコンタクトホール２
３を開孔する（（ｂ）図）。その後、全面に半導体層と
してのポリシリコン層２４を１０００人程度堆積形成し
、このポリシリコン層２４にヒ素Ａｓ（またはボロンＢ
）を加速電圧５０ＫｅＶ、ｊ−’−ズ量５×１０１５ｃ
ｍ’の条件でイオン注入する。このイオン注入によって
、シリコン基板１８とポリシリコン層２４との界面に形
成された不要な膜、例えば熱酸化膜を破壊するとともに
ポリシリコン層２４を低抵抗化する（（Ｃ）図）。
次に、上記ポリシリコン層２４を熱酸化してその表面に
熱酸化膜２５（第２の絶縁膜）を形成する（（ｄ）図）
。続いて、（ｅ）図に示すように平坦化膜として例えば
ポリシリコン層２６をＬＰＣＶＤ法により６０００人程
度堆積形成し、このポリシリコン層２６の表面を異方性
ドライエツチング（ＲＩ Ｅ）する。この異方性ドライ
エツチングの際、上記熱酸化膜２５がストッパとなって
平坦部分のエツチングが止まり、コンタクトホール２３
内にのみポリシリコン層２Ｂが残存される（（ｆ）図）
。
熱酸化膜２５（第２の絶縁膜）を形成する（（ｄ）図）
。続いて、（ｅ）図に示すように平坦化膜として例えば
ポリシリコン層２６をＬＰＣＶＤ法により６０００人程
度堆積形成し、このポリシリコン層２６の表面を異方性
ドライエツチング（ＲＩ Ｅ）する。この異方性ドライ
エツチングの際、上記熱酸化膜２５がストッパとなって
平坦部分のエツチングが止まり、コンタクトホール２３
内にのみポリシリコン層２Ｂが残存される（（ｆ）図）
。
次に、上記ポリシリコン層２４とこれから形成するアル
ミニウムを含む配線とを接触させるために、ＮＨ４Ｆを
用いてエツチングを行ない、露出されているポリシリコ
ン層２５を除去する（（ｇ）図）。
ミニウムを含む配線とを接触させるために、ＮＨ４Ｆを
用いてエツチングを行ない、露出されているポリシリコ
ン層２５を除去する（（ｇ）図）。
次に、全面にアルミニウム層またはＡ、ｉ’−８ｉ層を
スパッタ形成し、フォトレジストを用いた写真蝕刻法に
より上記アルミニウム層またはパフ−Ｓｉ層をパターニ
ングして配線２７を形成する。この時、素子分離領域１
９上に形成されているポリシリコン層２４も上記配線２
７と同じパターンにエツチングされる（（ｈ）図）。
スパッタ形成し、フォトレジストを用いた写真蝕刻法に
より上記アルミニウム層またはパフ−Ｓｉ層をパターニ
ングして配線２７を形成する。この時、素子分離領域１
９上に形成されているポリシリコン層２４も上記配線２
７と同じパターンにエツチングされる（（ｈ）図）。
このような製造方法によれば、アルミニウムを含む配線
２７とシリコン基板１８とが直接接触しないので、配線
としてのＡ、１７−８ｉ層からＳＬ原子がシリコン基板
との界面に析出することがなくコンタクト抵抗の増加が
ない。また、シリコン基板１８にはポリシリコン層２４
が接する構造となるのでコンタクト抵抗はコンタクトの
面積に依存せず、ポリシリコン層２４上から不純物をド
ーピングしているのでコンタクトホール２３が高濃度不
純物層２１から多少ずれてもこのポリシリコン層２４を
拡散源としてセルファラインに高濃度不純物層を形成で
きる。更に、シリコン基板１８から配線２Ｇ中にＳｔ原
子が拡散され、ＰＮ接合が破壊されることもない。
２７とシリコン基板１８とが直接接触しないので、配線
としてのＡ、１７−８ｉ層からＳＬ原子がシリコン基板
との界面に析出することがなくコンタクト抵抗の増加が
ない。また、シリコン基板１８にはポリシリコン層２４
が接する構造となるのでコンタクト抵抗はコンタクトの
面積に依存せず、ポリシリコン層２４上から不純物をド
ーピングしているのでコンタクトホール２３が高濃度不
純物層２１から多少ずれてもこのポリシリコン層２４を
拡散源としてセルファラインに高濃度不純物層を形成で
きる。更に、シリコン基板１８から配線２Ｇ中にＳｔ原
子が拡散され、ＰＮ接合が破壊されることもない。
また、コンタクトホール２３の側壁部には配線２７を形
成していないので、この部分の配線層が薄くなることは
なく、且つコンタクトホール２３をポリシリコン層２６
で埋込んで平坦化した上に配線２７を形成しているので
、配線２７の平坦性が良く配線層の厚さを薄くしても断
線の心配や電流密度の増加も生じ難い。これはエレクト
ロマイグレーション等に対する信頼性の点から見ても好
ましく、配線２７上に絶縁膜を介して第２層目の配線を
形成する場合にも第１層配線と第２層配線との絶縁性を
向上できる。
成していないので、この部分の配線層が薄くなることは
なく、且つコンタクトホール２３をポリシリコン層２６
で埋込んで平坦化した上に配線２７を形成しているので
、配線２７の平坦性が良く配線層の厚さを薄くしても断
線の心配や電流密度の増加も生じ難い。これはエレクト
ロマイグレーション等に対する信頼性の点から見ても好
ましく、配線２７上に絶縁膜を介して第２層目の配線を
形成する場合にも第１層配線と第２層配線との絶縁性を
向上できる。
このように、上述したような製造方法によれば、微細化
してもデバイス特性や信頼性が低下しないコンタクトが
形成できる。
してもデバイス特性や信頼性が低下しないコンタクトが
形成できる。
第２図（ａ）〜（ｈ）はこの発明の他の実施例を示すも
ので、前記第１図におけるポリシリコン層２４と熱酸化
膜２５との間にシリサイド膜、例えばＭ ｏ Ｓ ｉ膜
を形成したものである。第２図において前記第１図と同
一部分には同じ符号を付しており、ポリシリコン層２４
を形成する（ｂ）図の工程までは前記第１図と同じであ
る。次に、上記ポリシリコン層２４上に膜厚２００λ程
度のＭ ｏ Ｓ ｉ膜２８をスパッタ法により形成する
と（ｃ）図に示すようになる。続いて酸化を行ない、上
記Ｍ ｏ Ｓ ｉ膜２８上に膜厚１０００人の酸化膜２
５を形成する（（ｄ）図）。次に、ＬＰＣＶＤ法により
全面にポリシリコン層２６を例えば膜厚６０００人程度
堆積形成する（（ｅ）図）。次に、上記ポリシリコン層
２６を異方性ドライエツチングにより、酸化膜２５が露
出されるまでエッチバックする。これによって、コンタ
クトホール２３内にポリシリコン層２Ｂが残存されてこ
のコンタクトホール２３が埋込まれる（（ｆ）図）、次
に、Ｍ ｏ Ｓ ｉ膜２８上の酸化膜２５をエツチング
により除去し、例えばスパッタ法により配線としてのＡ
ノーＳｉ層２７を４０００人程度形成する（（ｇ）図）
。そして、全面にフォトレジストを塗布し、写真蝕刻法
によりパターニングした後、このフォトレジストパター
ンをマスクとして異方性ドライエツチングを行ない、パ
フ−Ｓｉ層２７／ＭｏＳｉ膜２８／ポリシリコン層２４
の積層構造膜２９をエツチングして完成する。
ので、前記第１図におけるポリシリコン層２４と熱酸化
膜２５との間にシリサイド膜、例えばＭ ｏ Ｓ ｉ膜
を形成したものである。第２図において前記第１図と同
一部分には同じ符号を付しており、ポリシリコン層２４
を形成する（ｂ）図の工程までは前記第１図と同じであ
る。次に、上記ポリシリコン層２４上に膜厚２００λ程
度のＭ ｏ Ｓ ｉ膜２８をスパッタ法により形成する
と（ｃ）図に示すようになる。続いて酸化を行ない、上
記Ｍ ｏ Ｓ ｉ膜２８上に膜厚１０００人の酸化膜２
５を形成する（（ｄ）図）。次に、ＬＰＣＶＤ法により
全面にポリシリコン層２６を例えば膜厚６０００人程度
堆積形成する（（ｅ）図）。次に、上記ポリシリコン層
２６を異方性ドライエツチングにより、酸化膜２５が露
出されるまでエッチバックする。これによって、コンタ
クトホール２３内にポリシリコン層２Ｂが残存されてこ
のコンタクトホール２３が埋込まれる（（ｆ）図）、次
に、Ｍ ｏ Ｓ ｉ膜２８上の酸化膜２５をエツチング
により除去し、例えばスパッタ法により配線としてのＡ
ノーＳｉ層２７を４０００人程度形成する（（ｇ）図）
。そして、全面にフォトレジストを塗布し、写真蝕刻法
によりパターニングした後、このフォトレジストパター
ンをマスクとして異方性ドライエツチングを行ない、パ
フ−Ｓｉ層２７／ＭｏＳｉ膜２８／ポリシリコン層２４
の積層構造膜２９をエツチングして完成する。
このような製造方法によれば、前記第１図の製造方法で
形成したコンタクトと同様な効果が得られ、しかもコン
タクトホール２３上以外の部分ではＭｏＳｉ膜２８上２
８上−５Ｌ層２７を形成するので、下地の差異によりシ
リコン基板やポリシリコン層上にＡノーＳｉ層を形成す
る場合に比べそアルミニウムの結晶を細かくでき、スト
レスやエレクトロマイグレーション等を低減して更に信
頼性を向上できる。
形成したコンタクトと同様な効果が得られ、しかもコン
タクトホール２３上以外の部分ではＭｏＳｉ膜２８上２
８上−５Ｌ層２７を形成するので、下地の差異によりシ
リコン基板やポリシリコン層上にＡノーＳｉ層を形成す
る場合に比べそアルミニウムの結晶を細かくでき、スト
レスやエレクトロマイグレーション等を低減して更に信
頼性を向上できる。
なお、上記実施例ではシリサイド膜としてＭ ｏ Ｓ
ｉ膜２８を用いる場合を示したが、他のシリサイド、例
えばＷＳｉ、ＴｉＳｉ、ＰｔＳｉ等を用いても同様な効
果が得られる。また、上記各実施例では高濃度不純物層
をＮ型で形成したが、シリコン基板がＮ型の場合にはＰ
型の高濃度不純物層を形成すれば良い。この際、ポリシ
リコン層へ導入する不純物も上記高濃度不純物層と同じ
導電型に変える必要がある。またＣＭＯ３半導体装置に
も適用が可能なのは勿論である。
ｉ膜２８を用いる場合を示したが、他のシリサイド、例
えばＷＳｉ、ＴｉＳｉ、ＰｔＳｉ等を用いても同様な効
果が得られる。また、上記各実施例では高濃度不純物層
をＮ型で形成したが、シリコン基板がＮ型の場合にはＰ
型の高濃度不純物層を形成すれば良い。この際、ポリシ
リコン層へ導入する不純物も上記高濃度不純物層と同じ
導電型に変える必要がある。またＣＭＯ３半導体装置に
も適用が可能なのは勿論である。
［発明の効果］
以上説明したようにこの発明によれば、微細化されても
デバイス特性や信頼性が低下しない半導体基板（高濃度
不純物層）と配線とのコンタクトが形成できる半導体装
置の製造方法が得られる。
デバイス特性や信頼性が低下しない半導体基板（高濃度
不純物層）と配線とのコンタクトが形成できる半導体装
置の製造方法が得られる。
第１図はこの発明の一実施例に係わる半導体装置の製造
方法について説明するための図、第２図はこの発明の他
の実施例について説明するための図、第３図は従来の半
導体装置の製造方法について説明するための図である。 エト・・シリコン基板（半導体基板）、１９・・・素子
分離領域、２０・・・素子領域、２１・・・高濃度不純
物層、２２・・・ＣＶ Ｄ Ｓ ｉ Ｏ２膜（第１の
絶縁膜）、２３・・・コンタクトホール、２４・・・ポ
リシリコン層（半導体層）、２５・・・酸化膜（第２の
絶縁膜）、２Ｂ・・・ポリシリコン層（平坦化膜）、２
７・・・配線（導電層）、２８・・・Ｍ ｏ Ｓ ｉ膜
（シリサイド膜）。 出願人代理人 弁理士 鈴江武彦 第１図 ／Ｓ／ＴＩｊ Φ 呻−
■ ＝ Ｉ−Ｎ
Ｉ−ＮΦ
呻−−−ζ− Ｏ、Ｃ −１−ζ、Ｉ
方法について説明するための図、第２図はこの発明の他
の実施例について説明するための図、第３図は従来の半
導体装置の製造方法について説明するための図である。 エト・・シリコン基板（半導体基板）、１９・・・素子
分離領域、２０・・・素子領域、２１・・・高濃度不純
物層、２２・・・ＣＶ Ｄ Ｓ ｉ Ｏ２膜（第１の
絶縁膜）、２３・・・コンタクトホール、２４・・・ポ
リシリコン層（半導体層）、２５・・・酸化膜（第２の
絶縁膜）、２Ｂ・・・ポリシリコン層（平坦化膜）、２
７・・・配線（導電層）、２８・・・Ｍ ｏ Ｓ ｉ膜
（シリサイド膜）。 出願人代理人 弁理士 鈴江武彦 第１図 ／Ｓ／ＴＩｊ Φ 呻−
■ ＝ Ｉ−Ｎ
Ｉ−ＮΦ
呻−−−ζ− Ｏ、Ｃ −１−ζ、Ｉ
Claims (6)
- （１）第１導電型の半導体基板の主表面に素子分離領域
を形成する工程と、この素子分離領域で分離された素子
領域における上記半導体基板の表面領域に第２導電型の
高濃度不純物層を形成する工程と、全面に第１の絶縁膜
を形成する工程と、この絶縁膜の上記高濃度不純物層上
にコンタクトホールを開孔する工程と、このコンタクト
ホールを開孔した絶縁膜上に上記高濃度不純物層と同一
導電型の不純物を含む半導体層を形成する工程と、上記
半導体層上に第２の絶縁膜を形成する工程と、この第２
の絶縁膜上の全面に平坦化膜を形成する工程と、異方性
エッチングを行ない上記平坦化膜を除去してコンタクト
ホール内のみに残存させることによりコンタクトホール
を平坦化膜で埋込む工程と、この異方性エッチングによ
り露出された上記第２の絶縁膜を除去する工程と、全面
に配線となる導電層を形成する工程と、この導電層およ
び上記半導体層をパターニングして配線を形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - （２）前記不純物を含む半導体層を形成した後、この半
導体層上にシリサイド層を形成し、このシリサイド層上
に前記第２の絶縁膜を形成することを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 - （３）前記半導体層は、ポリシリコンから成ることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （４）前記平坦化膜は、ポリシリコンから成ることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （５）前記導電層は、アルミニウムを含む金属から成る
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。 - （６）前記シリサイド層は、シリコンと高融点金属との
化合物から成ることを特徴とする特許請求の範囲第２項
記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62133797A JPS63299251A (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
| US07/183,138 US4800176A (en) | 1987-05-29 | 1988-04-19 | Method for forming contact portion in semiconductor integrated circuit devices |
| KR1019880006507A KR910007099B1 (ko) | 1987-05-29 | 1988-05-28 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62133797A JPS63299251A (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299251A true JPS63299251A (ja) | 1988-12-06 |
| JPH0424861B2 JPH0424861B2 (ja) | 1992-04-28 |
Family
ID=15113248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62133797A Granted JPS63299251A (ja) | 1987-05-29 | 1987-05-29 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4800176A (ja) |
| JP (1) | JPS63299251A (ja) |
| KR (1) | KR910007099B1 (ja) |
Families Citing this family (61)
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|---|---|---|---|---|
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| JPS6142714A (ja) * | 1984-08-02 | 1986-03-01 | Fuji Photo Film Co Ltd | 多層導体膜構造体の製造方法 |
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