JPH0424861B2 - - Google Patents

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JPH0424861B2
JPH0424861B2 JP62133797A JP13379787A JPH0424861B2 JP H0424861 B2 JPH0424861 B2 JP H0424861B2 JP 62133797 A JP62133797 A JP 62133797A JP 13379787 A JP13379787 A JP 13379787A JP H0424861 B2 JPH0424861 B2 JP H0424861B2
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layer
forming
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置の製造方法に関するも
ので、特に微細化された半導体集積回路装置にお
ける半導体基板（高濃度不純物層）と配線とのコ
ンタクトに係わるものである。
（従来の技術） 一般に、半導体集積回路装置において半導体基
板（高濃度不純物層）と配線とのコンタクトを取
る場合には、第３図ａ〜ｃに示すようにしてい
る。すなわち、まずａ図に示すようにシリコン基
板１１の主表面に素子分離技術により素子分離領
域12を選択的に形成した後、上記素子分離領域12
をマスクとして不純物をイオン注入し、高濃度不
純物層１３を形成する。この高濃度不純物層１３
を形成するための不純物としては、シリコン基板
１１がＰ型の時はＮ型の不純物層を形成するもの
を、Ｎ型の時はＰ型の不純物層を形成するものを
選択する。次に、全面に層間絶縁膜としてCVD
−SiO2膜１４を形成した後、写真蝕刻法により
このCVD−SiO2膜１４にコンタクトホール１５
を形成する（ｂ図）。続いて、全面に配線となる
Al−Si層をスパツタ法によりスパツタリング形
成し、写真蝕刻を行なつて配線１６を形成する。
そして、全面にパツシベーシヨン膜１７を形成し
て配線工程を終了する（ｃ図）。
しかし、上述したようなコンタクト部の製造方
法では、デバイス特性や信頼性等において以下(1)
〜(3)に記すような種々の問題がある。
(1) コンタクトサイズが微細化されるのに伴つ
て、コンタクト抵抗がコンタクト面積に反比例
して増加する。また、上述したように配線１６
の材料としてAl−Siを用いると、不純物のイ
オン注入によつて生ずるシリコン基板１１の結
晶欠陥を回復するため熱処理工程（450℃程度）
において、Al−Si中のSi原子がシリコン基板
１１と配線１６との界面に析出して実質的なコ
ンタクト面積が減少し、更にコンタクト抵抗が
増加するという問題を生ずる。これは、特にコ
ンタクト面積が1μm2以下で顕著となる。また、
逆に配線１６のアルミニウムがシリコン基板１
１中のSi原子を吸い上げてしまい、PN接合が
破壊されることもある。
(2) コンタクトサイズが微細化されるに伴つて、
配線（Al−Si層）１６の被覆率が悪くなり、
コンタクト上の平坦度が著しく低下して配線１
６が断線しやすくなつたり、ｃ図に示すように
配線１６がコンタクトホール１５の側壁部１６
ａ，１６ａで薄膜化したりする。このような配
線１６の薄膜化は、断線や電流密度の増加によ
るエレクトロマイグレーシヨンの原因となり、
信頼性の低下を招く。同様に配線被覆率の悪さ
に起因して配線１６の形成時にコンタクトホー
ル１５内に空洞が生ずることもあり、このよう
な配線上に更に層間絶縁膜を形成して第２層目
の配線を形成する場合には配線層間の絶縁性が
問題となる。
(3) デバイスの高集積化が進むにつれて配線１６
の厚さが全体的に薄くなつてきているが、配線
層の薄膜化は上述したように電流密度の増加を
招くためストレスやエレクトロマイグレーシヨ
ン等に弱く、信頼性の面から見て好ましくな
い。
（発明が解決しようとする問題点） 上述したように従来の半導体装置の製造方法で
は、コンタクトが微細化されるとコンタクト抵抗
の増加、配線の平坦度の低下、ストレスに対する
耐性の低下、およびエレクトロマイグレーシヨン
等の発生を招き、デバイス特性や信頼性が低下す
る欠点がある。
この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、微細化され
てもデバイス特性や信頼性が低下しない半導体基
板（高濃度不純物層）と配線とのコンタクトが形
成できる半導体装置の製造方法を提供することで
ある。
［発明の構成］ （問題点を解決するための手段と作用） すなわち、この発明においては、上記の目的を
達成するために、第１導電型の半導体基板の主表
面に素子分離領域を形成し、この素子分離領域で
分離された素子領域における上記半導体基板の表
面領域に第２導電型の高濃度不純物層を形成した
後、全面に第１の絶縁膜を形成する。次に、この
絶縁膜の上記高濃度不純物層上にコンタクトホー
ルを開孔し、この絶縁膜上に上記高濃度不純物層
と同一導電型の不純物を含む半導体層を形成した
後、この半導体層上に第２の絶縁膜を形成する。
その後、この第２の絶縁膜上の全面に平坦化膜を
形成し、異方性エツチングを行なつて平坦化膜を
除去することによりコンタクトホール内のみに残
存させ、コンタクトホールを平坦化膜で埋込む。
そして、この異方性エツチングにより露出された
上記第２の絶縁膜を除去し、全面に配線となる導
電層を形成した後、この導電層および上記半導体
層をパターニングして配線を形成している。
このような製造方法によれば、半導体基板（高
濃度不純物層）と配線とが直接接しないので微細
化されてもコンタクト抵抗の増大が少なく、配線
をコンタクトホールの側壁部に形成しないので配
線層の薄膜化による断線やエレクトロマイグレー
シヨンの発生を抑制できる。また、コンタクトホ
ールを平坦化膜で埋込んでいるので平坦な配線が
形成でき、ストレスを低減できる。従つて、デバ
イスの特性および信頼性を大幅に向上できる。
（実施例） 以下、この発明の一実施例について図面を参照
して説明する。第１図ａ〜ｈはコンタクト部の製
造工程を順次示すもので、まずａ図に示すように
半導体基板、例えば比抵抗が１〜2Ω・cmのＰ型
のシリコン基板（面方位100）１８の主表面上に
素子分離領域１９を選択的に形成することにより
素子領域２０を形成する。続いて、上記素子分離
領域１９をマスクとして上記素子領域２０におけ
るシリコン基板１８の表面領域にＮ型を形成する
不純物、例えばヒ素Asを加速電圧50KeV、ドー
ズ量５×1015cm-2の条件でイオン注入して高濃度
不純物層）２１を形成する。次に、全面に層間絶
縁膜としてCVD−SiO2膜２２（第１の絶縁膜を
堆積形成し、フオトレジストを塗布して写真蝕刻
法によりパターニングした後、このフオトレジス
トパターンをマスクとして異方性ドライエツチン
グを行なつてこのCVD−SiO2膜２２にコンタク
トホール２３を開孔する（ｂ図）。その後、全面
に半導体層としてのポリシリコン層２４を1000Å
程度堆積形成し、このポリシリコン層２４にヒ素
As（またはボロンＢ）を加速電圧50KeV、ドーズ
量５×1015cm-2の条件でイオン注入する。このイ
オン注入によつて、シリコン基板１８とポリシリ
コン層２４との界面に形成された不要な膜、例え
ば熱酸化膜を破壊するとともにポリシリコン層２
４を低抵抗化する（ｃ図）。
次に、上記ポリシリコン層２４を熱酸化してそ
の表面に熱酸化膜２５（第２の絶縁膜）を形成す
る（ｄ図）。続いて、ｅ図に示すように平坦化膜
として例えばポリシリコン層２６をLPCVD法に
より6000Å程度堆積形成し、このポリシリコン層
２６の表面を異方性ドライエツチング（RIE）す
る。この異方性ドライエツチングの際、上記熱酸
化膜２５がストツパとなつて平坦部分のエツチン
グが止まり、コンタクトホール２３内にのみポリ
シリコン層２６が残存される（ｆ図）。次に、上
記ポリシリコン層２４とこれから形成するアルミ
ニウムを含む配線とを接触させるために、NH4F
を用いてエツチングを行ない、露出されているポ
リシリコン層２５を除去する（ｇ図）。
次に、全面にアルミニウム層またはAl−Si層
をスパツタ形成し、フオトレジストを用いた写真
蝕刻法により上記アルミニウム層またはAl−Si
層をパターニングして配線２７を形成する。この
時、素子分離領域19上に形成されているポリシリ
コン層２４も上記配線２７と同じパターンにエツ
チングされる（ｈ図）。
このような製造方法によれば、アルミニウムを
含む配線２７とシリコン基板１８とが直接接触し
ないので、配線としてのAl−Si層からSi原子が
シリコン基板との界面に析出することがなくコン
タクト抵抗の増加がない。また、シリコン基板１
８にはポリシリコン層２４が接する構造となるの
でコンタクト抵抗はコンタクトの面積に依存せ
ず、ポリシリコン層２４上から不純物をドーピン
グしているのでコンタクトホール２３が高濃度不
純物層２１から多少ずれてもこのポリシリコン層
２４を拡散源としてセルフアラインに高濃度不純
物層を形成できる。更に、シリコン基板１８から
配線２６中にSi原子が拡散され、PN接合が破壊
されることもない。また、コンタクトホール２３
の側壁部には配線２７を形成していないので、こ
の部分の配線層が薄くなることはなく、且つコン
タクトホール２３をポリシリコン層２６で埋込ん
で平坦化した上に配線２７を形成しているので、
配線２７の平坦性が良く配線層の厚さを薄くして
も断線の心配や電流密度の増加も生じ難い。これ
はエレクトロマイグレーシヨン等に対する信頼性
の点から見ても好ましく、配線２７上に絶縁膜を
介して第２層目の配線を形成する場合にも第１層
配線と第２層配線との絶縁性を向上できる。
このように、上述したような製造方法によれ
ば、微細化してもデバイス特性や信頼性が低下し
ないコンタクトが形成できる。
第２図ａ〜ｈはこの発明の他の実施例を示すも
ので、前記第１図におけるポリシリコン層２４と
熱酸化膜２５との間にシリサイド膜、例えば
MoSi膜を形成したものである。第２図において
前記第１図と同一部分には同じ符号を付してお
り、ポリシリコン層２４を形成する。ｂ図の工程
までは前記第１図と同じである。次に、上記ポリ
シリコン層２４上に膜厚200Å程度のMaSi膜２８
をスパツタ法により形成するとｃ図に示すように
なる。続いて酸化を行ない、上記MoSi膜２８上
に膜厚1000Åの酸化膜２５を形成する（ｄ図）。
次に、LPCVD法により全面にポリシリコン層２
６を例えば膜厚6000Å程度堆積形成する。（ｅ
図）。次に、上記ポリシリコン層２６を異方性ド
ライエツチングにより、酸化膜２５が露出される
までエツチバツクする。これによつて、コンタク
トホール２３内にポリシリコン層２６が残存され
てこのコンタクトホール２３が埋込まれる（ｆ
図）。次に、MoSi膜２８上の酸化膜２５をエツチ
ングにより除去し、例えばスパツタ法により配線
としてのAl−Si層２７を4000Å程度形成する
（ｇ図）。そして、全面にフオトレジストを塗布
し、写真蝕刻法によりパターニングした後、この
フオトレジストパターンをマスクとして異方性ド
ライエツチングを行ない、Al−Si層２７／MoSi
膜２８／ポリシリコン層２４の積層構造膜２９を
エツチングして完成する。
このような製造方法によれば、前記第１図の製
造方法で形成したコンタクトと同様な効果が得ら
れ、しかもコンタクトホール２３上以外の部分で
はMoSi膜２８上にAl−Si層２７を形成するの
で、下地の差異によりシリコン基板やポリシリコ
ン層上にAl−Si層を形成する場合に比べてアル
ミニウムの結晶を細かくでき、ストレスやエレク
トロマイグレーシヨン等を低減して更に信頼性を
向上できる。
なお、上記実施例ではシリサイド膜として
MoSi膜２８を用いる場合を示したが、他のシリ
サイド、例えばWSi、TiSi、PtSi等を用いても
同様な効果が得られる。また、上記各実施例では
高濃度不純物層をＮ型で形成したが、シリコン基
板がＮ型の場合にはＰ型の高濃度不純物層を形成
すれば良い。この際、ポリシリコン層へ導入する
不純物も上記高濃度不純物層と同じ導電型に変え
る必要がある。またCMOS半導体装置にも適用
が可能なのは勿論である。
［発明の効果］ 以上説明したようにこの発明によれば、微細化
されてもデバイス特性や信頼性が低下しない半導
体基板（高濃度不純物層）と配線とのコンタクト
が形成できる半導体装置の製造方法が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる半導体装
置の製造方法について説明するための図、第２図
はこの発明の他の実施例について説明するための
図、第３図は従来の半導体装置の製造方法につい
て説明するための図である。 １８……シリコン基板（半導体基板）、１９…
…素子分離領域、２０……素子領域、２１……高
濃度不純物層、２２……CVD−SiO2膜（第１の
絶縁膜）、２３……コンタクトホール、２４……
ポリシリコン層（半導体層）、２５……酸化膜
（第２の絶縁膜）、２６……ポリシリコン層（平坦
化膜）、２７……配線（導電層）、２８……MoSi
膜（シリサイド膜）。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の半導体基板の主表面に素子分離
    領域を形成する工程と、この素子分離領域で分離
    された素子領域における上記半導体基板の表面領
    域に第２導電型の高濃度不純物層を形成する工程
    と、全面に第１の絶縁膜を形成する工程と、この
    絶縁膜の上記高濃度不純物層上にコンタクトホー
    ルを開孔する工程と、このコンタクトホールを開
    孔した絶縁膜上に上記高濃度不純物層と同一導電
    型の不純物を含む半導体層を形成する工程と、上
    記半導体層上に第２の絶縁膜を形成する工程と、
    この第２の絶縁膜上の全面に平坦化膜を形成する
    工程と、異方性エツチングを行ない上記平坦化膜
    を除去してコンタクトホール内のみに残存させる
    ことによりコンタクトホールを平坦化膜で埋込む
    工程と、この異方性エツチングにより露出された
    上記第２の絶縁膜を除去する工程と、全面に配線
    となる導電層を形成する工程と、この導電層およ
    び上記半導体層をパターニングして配線を形成す
    る工程とを具備することを特徴とする半導体装置
    の製造方法。 ２ 前記不純物を含む半導体層を形成した後、こ
    の半導体層上にシリサイド層を形成し、このシリ
    サイド層上に前記第２の絶縁膜を形成することを
    特徴とする特許請求の範囲第１項記載の半導体装
    置の製造方法。 ３ 前記半導体層は、ポリシリコンから成ること
    を特徴とする特許請求の範囲第１項記載の半導体
    装置の製造方法。 ４ 前記平坦化膜は、ポリシリコンから成ること
    を特徴とする特許請求の範囲第１項記載の半導体
    装置の製造方法。 ５ 前記導電層は、アルミニウムを含む金属から
    成ることを特徴とする特許請求の範囲第１項記載
    の半導体装置の製造方法。 ６ 前記シリサイド層は、シリコンと高融点金属
    との化合物から成ることを特徴とする特許請求の
    範囲第２項記載の半導体装置の製造方法。
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