JP2630524B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2630524B2 JP2630524B2 JP3314263A JP31426391A JP2630524B2 JP 2630524 B2 JP2630524 B2 JP 2630524B2 JP 3314263 A JP3314263 A JP 3314263A JP 31426391 A JP31426391 A JP 31426391A JP 2630524 B2 JP2630524 B2 JP 2630524B2
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- JP
- Japan
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- oxide layer
- forming
- silicon
- resist
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- Local Oxidation Of Silicon (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものである。
関するものである。
【０００２】
【従来の技術】集積回路の半導体装置において、素子分
離法としてＬＯＣＯＳ法が広く用いられている。ＬＯＣ
ＯＳ法は、パッドＳｉＯ2 上に素子分離のためのＳｉ3
Ｎ4 を形成し、これを所望のパターンにエッチングし、
高温酸化でＳｉ3 Ｎ4 のないところのみフィールド酸化
層を形成する方法であり、通常その後、Ｓｉ3 Ｎ4 を除
去し、ゲート電極を形成した後、ソース、ドレインの形
成が行なわれる。
離法としてＬＯＣＯＳ法が広く用いられている。ＬＯＣ
ＯＳ法は、パッドＳｉＯ2 上に素子分離のためのＳｉ3
Ｎ4 を形成し、これを所望のパターンにエッチングし、
高温酸化でＳｉ3 Ｎ4 のないところのみフィールド酸化
層を形成する方法であり、通常その後、Ｓｉ3 Ｎ4 を除
去し、ゲート電極を形成した後、ソース、ドレインの形
成が行なわれる。
【０００３】
【発明が解決しようとする課題】上記の製造方法では、
フィールド酸化層を形成した後、素子分離のためのＳｉ
3 Ｎ4 を除去が必要であり、工程が複雑である。
フィールド酸化層を形成した後、素子分離のためのＳｉ
3 Ｎ4 を除去が必要であり、工程が複雑である。
【０００４】本発明の目的は、半導体装置の製造工程を
簡略化することである。
簡略化することである。
【０００５】
【課題を解決するための手段】本願の請求項１に係る発
明は、シリコン基板の主面上に酸化シリコン層を形成す
る工程と、上記酸化シリコン層上にゲート電極を形成す
る工程と、上記ゲート電極および上記酸化シリコン層上
にレジストを形成する工程と、後にソース領域およびド
レイン領域となるシリコン基板領域上の上記酸化シリコ
ン層を露出させるように上記レジストの一部を除去する
工程と、上記レジストが除去された酸化シリコン層を通
して、上記シリコン基板に不純物をイオン注入して不純
物ドープ層を形成する工程と、上記レジストを除去する
工程と、上記ゲート電極および上記酸化シリコン層上に
窒化シリコン層を形成する工程と、後にＬＯＣＯＳ構造
のフィールド酸化層となる領域の酸化シリコン層を露出
させるように上記窒化シリコン層の一部を除去する工程
と、熱処理を行うことにより、上記窒化シリコン層が除
去された部分にＬＯＣＯＳ構造のフィールド酸化層を形
成するとともに上記不純物ドープ層を活性化した拡散層
を形成する工程とを有することにより上記目的を達成し
ている。
明は、シリコン基板の主面上に酸化シリコン層を形成す
る工程と、上記酸化シリコン層上にゲート電極を形成す
る工程と、上記ゲート電極および上記酸化シリコン層上
にレジストを形成する工程と、後にソース領域およびド
レイン領域となるシリコン基板領域上の上記酸化シリコ
ン層を露出させるように上記レジストの一部を除去する
工程と、上記レジストが除去された酸化シリコン層を通
して、上記シリコン基板に不純物をイオン注入して不純
物ドープ層を形成する工程と、上記レジストを除去する
工程と、上記ゲート電極および上記酸化シリコン層上に
窒化シリコン層を形成する工程と、後にＬＯＣＯＳ構造
のフィールド酸化層となる領域の酸化シリコン層を露出
させるように上記窒化シリコン層の一部を除去する工程
と、熱処理を行うことにより、上記窒化シリコン層が除
去された部分にＬＯＣＯＳ構造のフィールド酸化層を形
成するとともに上記不純物ドープ層を活性化した拡散層
を形成する工程とを有することにより上記目的を達成し
ている。
【０００６】
【実施例】以下、本発明の一実施例を、図１（Ａ）〜
（Ｅ）を用いて説明する。
（Ｅ）を用いて説明する。
【０００７】同図において、１はシリコン基板であり、
Ｐ型またはＮ型の低濃度の不純物がドーピングされてい
る。２は酸化シリコン層であり、ゲート絶縁層を形成す
る。３はゲート電極であり、ポリシリコンまたはＭｏ
（モリブデン）等からなる。４はレジストである。５は
不純物ドープ層で、ドナ―またはアクセプタとなる不純
物をイオン注入してある。６は窒化シリコン層（Ｓｉ3
Ｎ4 ）である。７はフィールド酸化層で、酸化シリコン
を用いて形成される。８は拡散層で、ソースおよびドレ
インを形成する。
Ｐ型またはＮ型の低濃度の不純物がドーピングされてい
る。２は酸化シリコン層であり、ゲート絶縁層を形成す
る。３はゲート電極であり、ポリシリコンまたはＭｏ
（モリブデン）等からなる。４はレジストである。５は
不純物ドープ層で、ドナ―またはアクセプタとなる不純
物をイオン注入してある。６は窒化シリコン層（Ｓｉ3
Ｎ4 ）である。７はフィールド酸化層で、酸化シリコン
を用いて形成される。８は拡散層で、ソースおよびドレ
インを形成する。
【０００８】次に、本発明の製造方法を図１（Ａ）〜
（Ｅ）に従って説明する。
（Ｅ）に従って説明する。
【０００９】（Ａ）シリコン基板１上に、酸化シリコン
層２およびゲート電極３を形成する。 （Ｂ）上記酸化シリコン層２上にレジスト４を設け、こ
のレジスト４をパターニングする。続いて、このレジス
ト４および上記ゲート電極３をマスクとして不純物をイ
オン注入し、不純物ドープ層５を形成する。
層２およびゲート電極３を形成する。 （Ｂ）上記酸化シリコン層２上にレジスト４を設け、こ
のレジスト４をパターニングする。続いて、このレジス
ト４および上記ゲート電極３をマスクとして不純物をイ
オン注入し、不純物ドープ層５を形成する。
【００１０】（Ｃ）上記レジスト４を除去し、上記酸化
シリコン層２および上記ゲート電極３上に窒化シリコン
層６（厚さ１００〜２００ｎｍ）を形成する。
シリコン層２および上記ゲート電極３上に窒化シリコン
層６（厚さ１００〜２００ｎｍ）を形成する。
【００１１】（Ｄ）上記窒化シリコン層６をエッチング
等により選択的に除去する。
等により選択的に除去する。
【００１２】（Ｅ）熱処理を行ない、ＬＯＣＯＳ構造の
フィールド酸化層７および上記不純物ド―プ層５を活性
化した拡散層８を形成する。
フィールド酸化層７および上記不純物ド―プ層５を活性
化した拡散層８を形成する。
【００１３】上記（Ａ）〜（Ｅ）工程の後、窒化シリコ
ン層６をそのまま残し、層間絶縁層の形成、コンタクト
ホ―ルの形成、ソ―ス／ドレイン電極の形成等を行な
い、ＭＯＳトランジスタが形成される。
ン層６をそのまま残し、層間絶縁層の形成、コンタクト
ホ―ルの形成、ソ―ス／ドレイン電極の形成等を行な
い、ＭＯＳトランジスタが形成される。
【００１４】なお、ゲート電極にポリシリコンを使用し
た場合は、ＰＰＬ（Pad Poly Locos）法を用いることも
可能である。
た場合は、ＰＰＬ（Pad Poly Locos）法を用いることも
可能である。
【００１５】また、ゲート電極パターニング後から窒化
シリコン層の形成までの間に、ゲート保護膜（例えば、
Ｐｏｌｙ ＳｉＯ2 ）を形成する工程を加えてもよい。
シリコン層の形成までの間に、ゲート保護膜（例えば、
Ｐｏｌｙ ＳｉＯ2 ）を形成する工程を加えてもよい。
【００１６】
【発明の効果】本発明では、フィールド酸化層を形成す
る前にゲート電極を形成し、その後、素子分離用とゲー
ト電極の保護膜とを併用する窒化シリコン層を形成する
ことにより、窒化シリコン層を除去する工程を省略で
き、半導体装置の製造工程を簡略化することができる。
る前にゲート電極を形成し、その後、素子分離用とゲー
ト電極の保護膜とを併用する窒化シリコン層を形成する
ことにより、窒化シリコン層を除去する工程を省略で
き、半導体装置の製造工程を簡略化することができる。
【００１７】また、１回の熱処理でフィールド酸化層と
不純物ドープ層を活性化した拡散層を形成できるので、
半導体装置の製造工程を簡略化することができる。
不純物ドープ層を活性化した拡散層を形成できるので、
半導体装置の製造工程を簡略化することができる。
【図１】本発明における製造工程の一実施例を示した断
面図。
面図。
１ シリコン基板 ２ 酸化シリコン層 ３ ゲート電極 ４ レジスト ５ 不純物ドープ層 ６ 窒化シリコン層 ７ フィールド酸化層 ８ 拡散層
Claims (1)
- 【請求項１】 シリコン基板の主面上に酸化シリコン層
を形成する工程と、 上記酸化シリコン層上にゲート電極を形成する工程と、 上記ゲート電極および上記酸化シリコン層上にレジスト
を形成する工程と、後にソース領域およびドレイン領域となるシリコン基板
領域上の上記酸化シリコン層を露出させるように 上記レ
ジストの一部を除去する工程と、上記レジストが除去された酸化シリコン層を通して、 上
記シリコン基板に不純物をイオン注入して不純物ドープ
層を形成する工程と、上記レジストを除去する工程と、 上記ゲート電極および上記酸化シリコン層上に窒化シリ
コン層を形成する工程と、後にＬＯＣＯＳ構造のフィールド酸化層となる領域の酸
化シリコン層を露出させるように 上記窒化シリコン層の
一部を除去する工程と、 熱処理を行うことにより、上記窒化シリコン層が除去さ
れた部分にＬＯＣＯＳ構造のフィールド酸化層を形成す
るとともに上記不純物ドープ層を活性化した拡散層を形
成する工程と、 を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314263A JP2630524B2 (ja) | 1991-11-28 | 1991-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314263A JP2630524B2 (ja) | 1991-11-28 | 1991-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152286A JPH05152286A (ja) | 1993-06-18 |
| JP2630524B2 true JP2630524B2 (ja) | 1997-07-16 |
Family
ID=18051254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3314263A Expired - Lifetime JP2630524B2 (ja) | 1991-11-28 | 1991-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630524B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362947A (ja) * | 1989-07-31 | 1991-03-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1991
- 1991-11-28 JP JP3314263A patent/JP2630524B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152286A (ja) | 1993-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970116 |