JP3283458B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に高
駆動能力を有するDMOSと高精度な多結晶シリコン抵抗体
を用いた抵抗回路を同一半導体基板上に有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来の製造方法を図２を用いて説明す
る。第一の導電型の半導体基板１０１上に薄い膜厚のゲ
ート酸化膜１０２と厚い膜厚のフィールド酸化膜１０３
を形成した後、ＭＯＳトランジスターのゲート電極１０
４を第一の多結晶シリコンで形成し、更に酸化して酸化
膜１０５を形成した様子を図２（ａ）に示す。次に図２
(ｂ)に示す様に、ＤＭＯＳの所謂ボディー領域（第二の
導電型である不純物領域１０８）を形成すべく、第二の
導電型の不純物をイオン注入法により第一の導電型の半
導体基板１０１中にゲート電極１０４をマスクとしてド
ーピングし、熱処理により拡散する。次に図２（ｃ）に
示すように、第二の多結晶シリコンを被着し不純物をド
ーピングした後、抵抗体１０６を形成すべくパターニン
グを行う。次に図２（ｄ）に示すように半導体基板１０
１と第二の不純物領域１０８及び第二の多結晶シリコン
抵抗体１０６の一部に高濃度の第一の不純物をＭＯＳト
ランジスターのソース、ドレイン１１０、１１０並びに
抵抗体の後に配線金属との接合部を形成すべくドーピン
グする。
【０００３】
【発明が解決しようとする課題】ところが、従来の製造
方法ではＤＭＯＳのソースとドレイン間のパンチスルー
耐圧を高くするためにボディー領域の拡散を十分に行わ
なくてはならないが、そのときＤＭＯＳの実効Ｌ長も長
くなりＤＭＯＳの駆動能力が十分ではないという課題が
あった。さらに、第二の多結晶シリコンを用いて抵抗体
を形成するが、そのパターニングの際ゲート電極側壁に
第二の多結晶シリコン抵抗体のエッチ残さ、所謂ストリ
ンガーが生じない様にそのエッチングは等方性のエッチ
ングによりおこなわれるが、その時サイドエッチがはい
るため多結晶シリコン抵抗体の抵抗値精度が悪くなると
いう課題も有していた。
【０００４】本発明は上記課題を解消して耐圧が十分に
あり駆動能力も高いDMOSと抵抗値精度の高い多結晶シリ
コン抵抗体を同一基板上に形成する製造方法を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明は次の手段を用いた。 (１)第一の導電型の半導体基板上に酸化膜を形成する工
程と、前記酸化膜上に第一の多結晶シリコンを用いゲー
ト電極を形成する工程と、前記第一の多結晶シリコンゲ
ート電極を酸化する工程と、前記酸化膜上に第二の多結
晶シリコンを被着する工程と、前記第二の多結晶シリコ
ンに不純物をドーピングする工程と、前記第二の多結晶
シリコンを異方性エッチングすることにより第二の多結
晶シリコンのパターニング及び第一の多結晶シリコンゲ
ート電極側壁に第二の多結晶シリコンからなるスペーサ
ーを形成する工程と、前記第一の導電型の半導体基板中
に前記第一の多結晶シリコンゲート電極及び第二の多結
晶シリコンスペーサをマスクとして第二の導電型の不純
物を導入する工程と、前記第二の導電型の不純物を熱処
理により拡散する工程と、前記第一の多結晶シリコンゲ
ート電極側壁の前記第二の多結晶シリコンスペーサのみ
を選択的にエッチングにより除去する工程と、前記第一
の導電型の半導体基板と前記第二の導電型の不純物領域
に第一の導電型の不純物をドーピングする工程とからな
る半導体装置の製造方法。
【０００６】(２)前記第2の多結晶シリコンの膜厚は５
００Åから４０００Åの膜厚であることを特徴とする半
導体装置の製造方法。本発明の製造方法による半導体装
置は、耐圧が十分にありかつ駆動能力の高いＤＭＯＳと
高精度な多結晶シリコン抵抗体を有することが可能とな
る。
【０００７】
【発明の実施の形態】以下本発明の実施例を工程順を示
した図１の断面図に基づいて説明する。図１（ａ）は第
一の導電型を有する半導体基板１０１上に所謂LOCOS法
により膜厚の厚いフィールド酸化膜１０３と膜厚の薄い
ゲート酸化膜１０２を形成し、後にゲート電極１０４と
なる第一の多結晶シリコンを３０００から４０００Åの
厚さに、CVD法（Chemical Vapor Deposition）により
ゲート酸化膜１０２上に被着する。イオン注入ないし不
純物拡散炉により不純物元素であるリンを約1×1020ケ/
cm3ドープし、フォトリソグラフィー法とドライエッチ
ング法によりゲート電極１０４をパターニングし、さら
に熱酸化法により１００Åから５００Å程度の酸化膜１
０５を形成した様子を示している。
【０００８】図１（ｂ）はCVD法もしくはスパッタ法に
より５００Åから４０００Å程度の膜厚の第二の多結晶
シリコンを被着し、さらにたとえばＮ型不純物であるリ
ンもしくはP型不純物であるボロンをイオン注入法によ
り所望のシート抵抗値を得るべくドーピングした後フォ
トリソグラフィー技術とドライエッチング法により抵抗
体パターン１０６を形成した様子を示している。このド
ライエッチングの際、異方性の強いドライエッチング、
例えばエッチャントに塩素ガスを用いるなどして第一の
多結晶シリコンゲート電極１０４の側壁に第二の多結晶
シリコンからなるサイドスペーサー１０７も同時に形成
する。この時のサイドスペーサー１０７の幅は第二の多
結晶シリコンの膜厚に依存し、約０．１μｍから０．３
μｍ程度である。また異方性の強いエッチングを用いる
ことで、サイドエッチが生じないため第二の多結晶シリ
コン抵抗体パターン１０６の寸法精度が極めてよく、非
常に高精度な抵抗を形成できるという利点もある。
【０００９】次に図１（ｃ）に示す様に、第一の多結晶
シリコンゲート電極１０４と第二の多結晶シリコンから
なるサイドスペーサー１０７及びフォトレジストをマス
クとして半導体基板１０１とは逆導電型の不純物をイオ
ン注入法により半導体基板１０１中にドーピングする。
更に、熱処理により拡散して所謂DMOSのボディー領域１
０８を形成する。このときのドーパントとしては、半導
体基板１０１がP型のときはリン、N型のときはボロンを
用いる。このときのドーズ量や拡散の熱処理はDMOSの動
作電圧にもよるが、ドーズ量1×1013から5×1014ケ／cm
2程度で行い、拡散は温度が１０００°Cから１１００°
Cの範囲で数時間程度行う。
【００１０】次に図１（ｄ）に示す様に、フォトリソグ
ラフィー法により第二の多結晶シリコン抵抗体１０６を
覆うようにフォトレジスト１０９をパターンニングす
る。その後、ドライエッチング法によりゲート電極１０
４側壁のサイドスペーサー107を除去する。この時、下
地酸化膜との選択比をとりやすく、かつストリンガーも
生じない等方性ドライエッチング法を用いた方がエッチ
ングは比較的容易であるが、勿論酸化膜との選択比の高
い異方性エッチングでもこの工程は可能である。等方性
エッチングガスとしてはＣＦ4やＳＦ4等があげられる。
【００１１】次に、半導体基板１０１と同導電型の不純
物をＭＯＳのソースとドレイン１１０を形成すべくイオ
ン注入法によりドーピングをおこなう。その時、この不
純物が第二の多結晶シリコン抵抗体の導電型と同一であ
れば、図１（ｅ）に示す様に、フォトリソグラフィー法
によりフォトレジスト１１２をパターンニングする。そ
の後、フォトレジスト１１２とゲート電極１０４をマス
クとしてＭＯＳのソース１１０とドレイン１１０並びに
第二の多結晶シリコン抵抗体１０６の後に配線金属との
接合を行う高濃度領域１１１を同時に形成することが可
能である。もし第二の多結晶シリコン抵抗体１０６の導
電型が半導体基板１０１やＭＯＳのソース１１０とドレ
イン１１０と異なるときは別にドーピングする必要があ
る。ドーパントとしてはＮ型のとき砒素を用いてP型の
ときはBF2イオンを用い、この時のドーズ量は5×1015ケ
／cm2程度である。
【００１２】本発明の製造方法によるDMOSは、従来の製
造方法によるDMOSの実効Ｌ長に比べ第二の多結晶シリコ
ンサイドスペーサー１０７の幅だけＬ長が小さいため、
高い駆動能力を有する。例えば従来の製造方法によるDM
OSの実効L長が１．５μｍであり、本発明のサイドスペ
ーサー幅が０．３μｍであるとき、単位チャネル幅あた
り約２５％の駆動能力の増加となる。一方、DMOSの耐圧
はボディーの比較的深いところでのドレイン側からボデ
ィー側への空乏層の伸びによるパンチスルーが支配的で
あるが、本発明の製造方法によるDMOSは表面近傍だけが
従来よりボディー幅が短くなっており比較的深いところ
は従来と同じ不純物プロファイルと幅を有することか
ら、耐圧は従来法と同等のままである。
【００１３】以上が本発明による半導体装置の製造方法
であるが、CMOSとDMOSを同一半導体基板中に形成すると
き、半導体基板と逆導電型の比較的深いウェル領域をDM
OSのドレイン領域とする場合もあるがその時にも容易に
本発明を適用することが可能である。さらにその際は多
結晶シリコン抵抗体の導電型もP型、Ｎ型どちらの導電
型の場合でもＭＯＳのソース、ドレインと抵抗体の金属
との接合を行う高濃度領域の同時形成が可能である。
【００１４】
【発明の効果】上述したように、本発明の製造方法によ
る半導体装置は、耐圧が十分にありかつ駆動能力の高い
ＤＭＯＳと高精度な多結晶シリコン抵抗体を有すること
が可能となる。
【図面の簡単な説明】
【図１】図１（ａ）〜図１（ｅ）は本発明の半導体装置
の製造方法を示す工程順の断面図である。
【図２】図２（ａ）〜図２（ｄ）は従来の半導体装置の
製造方法を示す工程順の断面図である。
【符号の説明】
１０１ 半導体基板 １０２ ゲート酸化膜 １０３ フィールド酸化膜 １０４ ゲート電極 １０５ 酸化膜 １０６ 多結晶シリコン抵抗部 １０７ 多結晶シリコンスペーサー １０８ 第二の導電型である不純物領域 １０９ フォトレジスト １１０ 第一の導電型であるソース、ドレイン領域 １１１ 第一の導電型である高不純物濃度領域 １１２ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/3065 H01L 27/06

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 第一の導電型の半導体基板上に酸化膜を
    形成する工程と、 前記酸化膜上に第一の多結晶シリコンを用いゲート電極
    を形成する工程と、 前記第一の多結晶シリコンゲート電極を酸化する工程
    と、 前記酸化膜上に第二の多結晶シリコンを被着する工程
    と、 前記第二の多結晶シリコンに不純物をドーピングする工
    程と、 前記第二の多結晶シリコンを異方性エッチングすること
    により第二の多結晶シリコンのパターニング及び第一の
    多結晶シリコンゲート電極側壁に第二の多結晶シリコン
    からなるスペーサーを形成する工程と、 前記第一の導電型の半導体基板中に前記第一の多結晶シ
    リコンゲート電極及び第二の多結晶シリコンスペーサを
    マスクとして第二の導電型の不純物を導入する工程と、 前記第二の導電型の不純物を熱処理により拡散する工程
    と、 前記第一の多結晶シリコンゲート電極側壁の前記第二の
    多結晶シリコンスペーサのみを選択的にエッチングによ
    り除去する工程と、 前記第一の導電型の半導体基板と前記第二の導電型の不
    純物領域に第一の導電型の不純物をドーピングする工程
    とからなる半導体装置の製造方法。
  2. 【請求項２】 前記第二の多結晶シリコンの膜厚は５０
    ０Åから４０００Åの膜厚であることを特徴とする請求
    項１記載の半導体装置の製造方法。
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