JP3566811B2 - 半導体装置及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、詳しくはＬＤＤ構造のＭＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体基板上にＬＤＤ構造のＭＯＳトランジスタを形成する方法としては、特開平８−１１６０５５号公報および特開平８−１４８５８５号公報に開示された方法が知られている。その方法を図６および図７を参照して説明する。まず、図６（ａ）に示すように、半導体基板１１の表面に酸化膜１２および窒化膜１３を形成し、窒化膜１３上には、半導体基板１１の素子能動領域に対応してレジストパターン１４をホトリソ技術により形成する。つぎに、レジストパターン１４をマスクにして窒化膜１３をパターニングすることにより、図６（ｂ）に示すように、半導体基板１１の素子能動領域を覆う窒化膜パターン１３ａを形成する。その後、レジストパターン１４を除去した後、窒化膜パターン１３ａをマスクにしてパイロジェニック酸化法等を用いて基板表面の酸化を行うことにより、基板１１の素子分離領域に膜厚数千Åの素子分離酸化膜１５を形成する。
【０００３】
次に、窒化膜パターン１３ａを除去した後、ゲート酸化膜用酸化膜および導電膜を形成し、それらをホトリソ技術でパターニングすることにより、図６（ｃ）に示すように、基板１１のゲート電極形成位置にゲート酸化膜１６およびゲート電極１７を形成する。その後、ゲート電極１７をマスクとしてイオン注入１８を行うことにより、ゲート電極１７両側の基板素子能動領域に低濃度不純物注入層１９を形成する。その後、絶縁膜被覆とエッチバックにより図７（ａ）に示すようにゲート電極１７の側壁にゲート電極側壁スペーサ２０を形成する。そして、そのゲート電極側壁スペーサ２０およびゲート電極１７をマスクとしてイオン注入２１を行うことにより、ゲート電極側壁スペーサ２０より外側の基板素子能動領域に高濃度不純物注入層２２を形成する。その後、アニールを行って、不純物注入層１９，２２の不純物を活性化させることにより、図７（ｂ）に示すように、ゲート電極１７両側の基板素子能動領域に低濃度不純物拡散領域１９ａおよび高濃度不純物拡散領域２２ａを形成する。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のような従来のＬＤＤ構造ＭＯＳトランジスタの製造方法では、アニール時の高濃度不純物の熱拡散により高濃度不純物拡散領域２２ａがゲート電極１７直下まで入り込んで形成されることがあるという問題点があった。特に、ＬＯＣＯＳ法で形成される素子分離酸化膜１５のバーズビーク直下に発生する図７（ｂ）に示す結晶欠陥部位２３を高濃度不純物拡散領域２２ａで囲んで電流リークを防止するために、図７（ａ）の高濃度イオン注入２１として斜めイオン注入を実施した場合には、上記の状態が顕著に現れるようになる。そして、この状態が特にドレイン側で発生すると、寄生容量の増加、ドレインコンダクタンスの上昇に起因する素子特性の劣化をもたらすという問題があった。
【０００５】
【課題を解決するための手段】
本発明は上述の課題を解決するために、半導体基板の表面所定位置にゲート酸化膜およびゲート電極が形成され、このゲート電極両側の前記半導体基板表面内には、前記ゲート電極から外方に向けて低濃度不純物拡散領域、中濃度不純物拡散領域、高濃度不純物拡散領域が順に形成されたことを特徴とする半導体装置とする。
【０００６】
また、本発明は次のような半導体装置の製造方法とする。まず、半導体基板のゲート電極形成位置に開口部を有し、かつゲート電極形成位置からソース／ドレイン形成領域中央部にかけて膜厚を薄くした耐酸化性膜で半導体基板の表面を覆う。次に、耐酸化性膜をマスクとして酸化を行うことにより、前記半導体基板の表面ゲート電極形成位置およびその両側の部分にマスク用の酸化膜を形成する。その後、耐酸化性膜を除去した後、前記酸化膜をマスクとして前記半導体基板の表面内に高濃度不純物拡散領域形成用のイオン注入を行う。その後、酸化膜を除去し、前記半導体基板のゲート電極形成位置にゲート酸化膜およびゲート電極を形成した後、このゲート電極をマスクにして前記半導体基板の表面内に低濃度不純物拡散領域形成用のイオン注入を行う。その後、前記ゲート電極の側壁にゲート電極側壁スペーサを形成し、このゲート電極側壁スペーサと前記ゲート電極をマスクとして前記半導体基板の表面内に中濃度不純物拡散領域形成用のイオン注入を行う。
【０００７】
【発明の実施の形態】
次に添付図面を参照して本発明による半導体装置及びその製造方法の実施の形態を詳細に説明する。図１ないし図４は本発明の実施の形態を製造工程順に示す断面図であり、Ｐ型シリコン基板上にＬＤＤ構造のＮＭＯＳトランジスタを製造する場合である。
【０００８】
この実施の形態では、まず、図１（ａ）に示すように、Ｐ型シリコン基板３１の表面にパッド酸化膜としての酸化シリコン膜３２をドライ酸化もしくは水素を燃焼させ水を生成させて酸化させるパイロジェニック法にて２００Åの膜厚に形成する。次に、酸化シリコン膜３２上に耐酸化性膜として窒化シリコン膜３３を低圧化学的気相成長法にて２０００Åの膜厚に形成する。さらに、その上にフォトリソグラフィ技術を用いてレジストパターン３４を形成する。そして、このレジストパターン３４をマスクとしてＣＦ_４ ＋Ｏ_２ ガスを用いたケミカルドライエッチングで窒化シリコン膜３３をパターニングすることにより、基板３１の素子能動領域を覆い、かつゲート電極形成位置には開口部３５を有する窒化シリコン膜パターン３３ａを形成する。このとき、ゲート電極形成位置の開口部３５の幅は、形成すべきゲート電極の幅以下で、かつレジストパターン３４を形成する際に使用する露光装置の限界解像力の範囲において設定するものとする。たとえば、露光波長λ＝４３６ｎｍ、ＮＡ＝０．５５による限界解像力０．５０μｍを有する露光装置を用い、ゲート電極のパターニング幅＝０．８０μｍである場合、開口部３５の幅は０．５５μｍとする。
【０００９】
次に、レジストパターン３４を酸素アッシングあるいは硫酸＋過酸化水素水の混合薬液で除去する。その後、図１（ｂ）に示すように、基板３１の素子能動領域中心部からソース／ドレイン形成領域中央部程度まで開口部３６を有するレジストパターン３７を窒化シリコン膜パターン３３ａおよび酸化シリコン膜３２上に形成する。そして、このレジストパターン３７をマスクとしてＣＦ_４ ＋Ｏ_２ ガスを用いたケミカルドライエッチングで窒化シリコン膜パターン３３ａをエッチングすることにより、基板３１の素子能動領域中心部（ゲート電極形成位置）からソース／ドレイン形成領域中央部程度までの窒化シリコン膜パターン３３ａの膜厚を元の膜厚の１／２〜１／４程度とする。ここでは、元の膜厚２０００Åに対して１０００Å〜１５００Åエッチングし、残りを５００Å〜１０００Åとした。その後、レジストパターン３７を除去する。
【００１０】
しかる後、窒化シリコン膜パターン３３ａをマスクとしてパイロジェニック法で基板表面の酸化を行うことにより、図２（ａ）に示すように、基板３１の素子分離領域部分に５０００Åの厚い素子分離酸化膜３８を形成し、同時に、窒化シリコン膜パターン３３ａの開口部３５に対応するゲート電極形成位置の基板表面部にその両側に広がってマスク用の比較的厚い酸化膜３９（以下この酸化膜をフィールド酸化膜という）を形成する。このとき、フィールド酸化膜３９は、窒化シリコン膜パターン３３ａの開口部３５に対応するゲート電極形成位置を最大膜厚（１５００Å）としてその両側に次第になだらかに薄くなるように形成される。しかし、図１（ｂ）に示した窒化シリコン膜パターン３３ａの薄膜化において、残りの膜厚が元の膜厚の１／２を越えるようにした場合は、開口部３５部分とその両側の部分においてフィールド酸化膜３９の膜厚に段差がつき、このフィールド酸化膜３９を除去した際に基板３１表面に段差がついてしまい、後のゲート電極形成を困難にする。一方、残りの膜厚が元の膜厚の１／４未満になるようにした場合は、開口部３５においてフィールド酸化膜３９の膜厚が厚くなり過ぎ、フィールド酸化膜３９の幅も広すぎる状態となる。また、開口部３５の幅はゲート電極幅より小さくしたが、この幅を大きくすればやはり開口部３５部分のフィールド酸化膜３９の厚さが厚くなりすぎ、フィールド酸化膜３９の幅も広すぎる状態となる。したがって、窒化シリコン膜パターン３３ａの開口部３５の幅はゲート電極幅より小さく、かつ窒化シリコン膜パターン３３ａの薄膜化部分の膜厚は元の膜厚の１／２〜１／４が望ましいが、フィールド酸化膜３９の厚さのプロファイルを考慮してそれらを適宜変更することは可能である。
【００１１】
次に、窒化シリコン膜パターン３３ａを設定温度１７０℃のＨ_３ ＰＯ_４ （一般的にはホット燐酸と称される）で、あるいはドライエッチング技術によりエッチング除去する。その後、図２（ｂ）に示すように、フィールド酸化膜３９をマスクとして高濃度不純物イオン注入４０を行うことにより、基板３１の素子能動領域にゲート電極形成位置から充分離して高濃度不純物注入層４１を形成する。この際、イオン注入４０としては、具体的にはＡｓ（砒素）を加速電圧＝１５０ｋｅＶ、ドーズ量＝２×１０ｅｘｐ１６（／ｃｍ^２ ）の条件で注入する。注入には斜めイオン注入を用い、角度（垂直方向との角度）は５度以上４５度以内とする。このとき、注入角度が５度未満であると、素子分離酸化膜３８がバリアとなって、この素子分離酸化膜３８のバーズビーク直下に生じた結晶欠陥領域の部分にまで高濃度不純物イオンが侵入することができない。一方、注入角度が４５度を越えると、前記結晶欠陥領域まで高濃度不純物イオンが到達するのに基板内の長い侵入距離が必要になるため、これまた適切ではない。これらから、注入角度は５度以上４５度以内とする。なおＡｓ場合、加速電圧およびドーズ量の範囲は上記の±２０％で調整可能である。また、注入するイオンとしては、ＮＭＯＳトランジスタであればＡｓの代わりにＰ（燐）でもよい。ＰＭＯＳトランジスタであれば、Ｂ（ボロン）を用いる。
【００１２】
次に、図３（ａ）に示すように、素子分離酸化膜３８を覆ってレジストパターン４２を形成する。そして、そのレジストパターン４２で素子分離酸化膜３８を保護した状態で、素子能動領域のフィールド酸化膜３９および酸化シリコン膜３２をバッファード弗酸でエッチング除去し、素子能動領域表面を露出させる。その後、ドライ酸化、パイロジェニック酸化、塩酸酸化法等のいずれかの酸化方法を用いてゲート酸化膜用酸化膜を１５０Å厚に形成し、続いてゲート電極用導電膜としてポリシリコン膜を２０００Å形成した後、これらをフォトリソグラフィー技術と異方性ドライエッチングを用いてパターニングすることにより、図３（ｂ）に示すように、基板３１のゲート電極形成位置にゲート酸化膜４３およびゲート電極４４を形成する。このとき、図２（ｂ）で形成した高濃度不純物注入層４１の高濃度不純物はゲート酸化の熱処理で活性化され且つ基板３１の深層部まで拡散され、ゲート電極４４から充分離れた基板３１の素子能動領域部分にＮ^＋＋の高濃度不純物拡散領域４１ａを形成する。その後、ゲート電極４４をマスクにして低濃度不純物イオン注入４５を行うことにより、ゲート電極４４の両側の基板素子能動領域表面内に低濃度不純物注入層４６を形成する。このとき、低濃度不純物イオン注入４５としては、Ｐ（燐）を加速電圧＝５０ｋｅＶ、ドーズ量＝２．０×１０ｅｘｐ１３（／ｃｍ^２ ）の条件で注入する。なお、加速電圧およびドーズ量の範囲は上記の数値の±２０％で調整可能である。また、注入するイオンとしては、ＮＭＯＳトランジスタであればＰの代わりにＡｓ（砒素）でもよい。ＰＭＯＳトランジスタであれば、Ｂ（ボロン）を用いる。
【００１３】
次に、酸化膜あるいは窒化膜からなる絶縁膜、具体的には２５００Å厚の酸化膜を全面に被覆形成した後、この酸化膜をエッチバックすることにより、図４（ａ）に示すように、ゲート電極４４の側壁にゲート電極側壁スペーサ４７を形成する。その後、このゲート電極側壁スペーサ４７およびゲート電極４４をマスクにして中濃度不純物イオン注入４８を行うことにより、ゲート電極側壁スペーサ４７外側の基板素子能動領域表面内に中濃度不純物注入層４９を形成する。このとき、中濃度不純物イオン注入４８としては、Ａｓ（砒素）を加速電圧＝４０ｋｅＶ、ドーズ量＝５×１０ｅｘｐ１５（／ｃｍ^２ ）の条件で注入する。なお、加速電圧およびドーズ量の範囲は上記の数値の±２０％で調整可能である。また、注入するイオンとしては、ＮＭＯＳトランジスタであればＡｓの代わりにＰ（燐）でもよい。ＰＭＯＳトランジスタであれば、Ｂ（ボロン）を用いる。しかる後、９００℃、Ｎ_２ ／Ｏ_２ 雰囲気で１５分の熱処理を実施する。この熱処理により低濃度不純物注入層４６の低濃度不純物および中濃度不純物注入層４９の中濃度不純物は活性化され、図４（ｂ）に示すようにＮ⁻ の低濃度不純物拡散領域４６ａおよびＮ^＋ の中濃度不純物拡散領域４９ａが基板３１の素子能動領域に形成される。
【００１４】
図５は上記のようにして製造されたＮＭＯＳトランジスタのゲート電極および不純物拡散領域部分を拡大して示す断面図である。このトランジスタでは、ゲート電極４４両側の基板素子能動領域内に、ゲート電極４４から外方に向けて低濃度不純物拡散領域４６ａ、中濃度不純物拡散領域４９ａ、高濃度不純物拡散領域４１ａが順に形成され、高濃度不純物拡散領域４１ａは素子分離酸化膜３８のバーズビーク直下に発生する結晶欠陥領域部分を包囲している。また、低濃度不純物拡散領域４６ａは、フィールド酸化膜３９を形成しこれを除去した関係上、元のシリコン基板３１の表面より０．０３〜０．１０μｍほど低く段差のある領域に存在している。
【００１５】
これら不純物拡散領域４６ａ，４９ａ，４１ａについてより詳細に説明すると、低濃度不純物拡散領域４６ａはゲート電極４４をマスクとして、Ｐ（燐）を加速電圧＝５０ｋｅＶ、ドーズ量＝２．０×１０ｅｘｐ１３（／ｃｍ^２ ）の条件でイオン注入して形成したので、ゲート電極４４に隣接して形成され、幅は０．０５〜０．２０μｍで、０．０２〜０．２０μｍの深さを有している。不純物濃度は１×１０^１９〜９×１０^１９原子／ｃｍ^３ である。この低濃度不純物拡散領域４６ａの上部でゲート酸化膜４３と接触している部分はゲート酸化膜４３の端部であり、本来のシリコン基板３１表面より０．０３〜０．１０μｍほど低い。
【００１６】
中濃度不純物拡散領域４９ａはゲート電極４４およびゲート電極側壁スペーサ４７をマスクにして、Ａｓ（砒素）を加速電圧＝４０ｋｅＶ、ドーズ量＝５×１０ｅｘｐ１５（／ｃｍ^２ ）の条件でイオン注入して形成したので、ゲート電極側壁スペーサ４７の外側部分に形成されており、幅は０．０５〜０．２０μｍで、０．０３５〜０．３０μｍの深さを有している。不純物濃度は１×１０^２０〜４×１０^２０原子／ｃｍ^３ である。この中濃度不純物拡散領域４９ａの上部でゲート電極側壁スペーサ４７と接触している部分は、本来のシリコン基板３１表面より０．０３〜０．１０μｍほど低い傾斜している領域である。
【００１７】
高濃度不純物拡散領域４１ａはフィールド酸化膜３９をマスクとしてＡｓ（砒素）を加速電圧＝１５０ｋｅＶ、ドーズ量＝２×１０ｅｘｐ１６（／ｃｍ^２ ）の条件で注入して形成したので、ゲート電極４４からは勿論のこと、ゲート電極側壁スペーサ４７からも０．５μｍ以上離れて形成されている。深さは０．０５〜０．５０μｍであり、不純物濃度は５×１０^２０〜２×１０^２１原子／ｃｍ^３ ある。
【００１８】
そして、以上のようなＭＯＳトランジスタによれば、その不純物拡散領域がゲート電極４４から外向に向けて低濃度、中濃度、高濃度に区分されて形成され、高濃度不純物拡散領域４１ａはゲート電極４４からは勿論のこと、ゲート電極側壁スペーサ４７からも離間して形成されているので、アニール活性化処理による横方向拡散によっても、高濃度不純物拡散領域４１ａがゲート電極４４直下に位置することはない。したがって、寄生容量の増加、ドレインコンダクタンスの増加を防止することができ、素子特性の向上を図ることができる。
【００１９】
また、上記のような製造方法によれば、ゲート電極形成位置を中心として犠牲フィールド酸化膜３９を形成し、これをマスクとして高濃度不純物拡散領域４１ａのイオン注入４０を行うようにしたため、高濃度不純物拡散領域４１ａの位置をゲート電極４４またはゲート電極側壁スペーサ４７とは関係なしに設定することができる。さらには、中央部に開口部３５を持ち膜厚段差を有する窒化シリコン膜パターン３３ａをマスクとして犠牲フィールド酸化膜３９を形成するので、窒化シリコン膜パターン３３ａによってフィールド酸化膜３９の膜厚プロファイルを調整することができ、延いては高濃度不純物拡散領域４１ａの位置を任意に設定することができる。
【００２０】
【発明の効果】
このように本発明の半導体装置及びその製造方法によれば、高濃度不純物拡散領域がゲート電極直下に位置することを防止して素子特性の向上を図ることができるとともに、高濃度不純物拡散領域の位置をゲート電極またはゲート電極側壁スペーサと関係なしに設定することができ、しかも高濃度不純物拡散領域の位置を任意に設定できる。
【図面の簡単な説明】
【図１】本発明による半導体装置及びその製造方法の実施の形態を示す製造工程断面図。
【図２】同実施の形態を示し、図１に続く工程を示す製造工程断面図。
【図３】同実施の形態を示し、図２に続く工程を示す製造工程断面図。
【図４】同実施の形態を示し、図３に続く工程を示す製造工程断面図。
【図５】上記実施の形態で製造されたＭＯＳトランジスタの要部を拡大して示す断面図。
【図６】従来のＬＤＤ構造ＭＯＳトランジスタの製造方法を示す断面図
【図７】同従来の製造方法を示し、図６に続く工程を示す断面図。
【符号の説明】
３１ シリコン基板
３３ａ 窒化シリコン膜パターン
３５ 開口部
３９ フィールド酸化膜
４０ 高濃度不純物イオン注入
４１ 高濃度不純物注入層
４１ａ 高濃度不純物拡散領域
４３ ゲート酸化膜
４４ ゲート電極
４５ 低濃度不純物イオン注入
４６ 低濃度不純物注入層
４６ａ 低濃度不純物拡散領域
４７ ゲート電極側壁スペーサ
４８ 中濃度不純物イオン注入
４９ 中濃度不純物注入層
４９ａ 中濃度不純物拡散領域

Claims (3)

1. 半導体基板のゲート電極形成位置に開口部を有し、かつゲート電極形成位置からソース／ドレイン形成領域中央部にかけて膜厚を薄くした耐酸化性膜で半導体基板の表面を覆う工程と、
   前記耐酸化性膜をマスクとして酸化を行うことにより、前記半導体基板の表面ゲート電極形成位置およびその両側の部分にマスク用の酸化膜を形成する工程と、
   前記耐酸化性膜を除去した後、前記酸化膜をマスクとして前記半導体基板の表面内に高濃度不純物拡散領域形成用のイオン注入を行う工程と、
   前記酸化膜を除去し、前記半導体基板のゲート電極形成位置にゲート酸化膜およびゲート電極を形成した後、このゲート電極をマスクとして前記半導体基板の表面内に低濃度不純物拡散領域形成用のイオン注入を行う工程と、
   その後、前記ゲート電極の側壁にゲート電極側壁スペーサを形成し、このゲート電極側壁スペーサと前記ゲート電極をマスクとして前記半導体基板の表面内に中濃度不純物拡散領域形成用のイオン注入を行う工程とを具備することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、耐酸化性膜の膜厚を薄くした部分の厚さは、耐酸化性膜の元の厚さの１／２〜１／４であることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、耐酸化性膜の開口部の幅はゲート電極の幅より小さいことを特徴とする半導体装置の製造方法。

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