KR100367049B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 (a) 반도체 기판상에 절연층 및 반도체층을 포함하는 SOI 구조부를 부분적으로 형성하는 단계; (b) 반도체 기판 노출부 및 SOI 구조부의 소자 분리 영역 형성부 이외의 영역상에 선택적으로 제 1 내산화성막을 형성하는 단계; (c) SOI 구조부의 반도체층이 반도체층 바닥까지 산화되는 조건하에서 반도체 기판 및 SOI 구조부의 소자 분리 영역 형성부에 산화막을 형성하는 단계; (d) 상기 단계 (a) 내지 (c)에 의해 얻어진 결과물의 전체 표면에 제 2 내산화성막을 퇴적하는 단계; (e) SOI 구조부를 덮도록 패터닝된 레지스트 마스크를 사용하여 반도체 기판의 노출부 상에 제 2 내산화성막을 선택적으로 에칭 제거하는 단계; (f1) 레지스트 마스크를 사용하여 반도체 기판내에 불순물 이온을 주입하는 단계; 및 (g1) 상기 레지스트 마스크를 제거한 후, 열처리를 함으로써 주입된 불순물을 활성화시키고, 반도체 기판 노출부 중 소자 분리 영역 형성부의 산화막 막 두께를 소정막 두께까지 증가시키는 단계를 포함하는 반도체 장치의 제조방법에 관한 것이다.

Description

반도체 장치의 제조방법 {METHOD OF PRODUCING SEMICONDUCTOR DEVICE}
본 발명은 SOI (Semiconductor On Insulator) 구조부 및 부분 SOI 구조부의 SOI 구조부가 존재하지 않는 반도체 기판상에 반도체소자를 작성하는 기술에 관한 것이다. 더욱 상세하게는, 소자를 전기적으로 분리하기 위한 소자 분리용 절연막 (산화막)을 사용하는 경우, SOI 구조부 및 SOI 구조부가 존재하지 않는 반도체 기판 노출부 사이의 소자 분리용 절연막 두께를 다르게 하는 단계를 포함하는 반도체 장치의 제조방법에 관한 것이다.
SOI 구조부 및 벌크 기판부를 포함하는 기판 (이하, 이 기판을 "부분 SOI 기판"이라고 칭함)에서 절연층과 반도체층을 포함한 SOI 구조부 및 반도체 기판 노출부 (이하, "벌크 기판부"라고 칭함) 양쪽에 소자 분리 영역을 형성할 수 있는 방법은 다음과 같다. 제 1 방법은 양쪽을 동시에 형성시키는 방법이다. 그러나, SOI 구조부의 반도체층을 박막으로 형성함으로써 완전 공핍형 디바이스를 생산하고자 하는 경우, SOI 구조부의 소자 분리용 산화 조건하에서 소자 분리용 산화막을 형성하면, 벌크 기판부의 필드 트랜지스터에서 소자 분리용 산화막 두께가 얇아지기 때문에 필드 트랜지스터의 내절연성이 충분히 확보될 수 없다.
한편, 벌크 기판부의 소자 분리용 산화막 형성 조건하에서 소자 분리 영역을 형성하면, SOI 구조부에서 과도하게 산화되어 SOI 구조부의 활성 영역단의 반도체층 (Si)도 산화되어 버린다. 따라서, 반도체층의 막 두께가 국부적으로 얇아지고 (즉, 활성 영역단의 반도체층이 얇아짐), 소자 분리용 산화막에 스트레스가 발생하여 트랜지스터 특성이 악화된다.
SOI 구조부의 소자 분리용 산화막 두께 및 벌크 기판부의 소자 분리용 산화막 두께가 다를 때, 소자 분리 영역 및 웰 영역은 일반적으로 하기 제 2 방법에 의해 (도 5a 내지 7c 참조) 형성된다.
도 5a는 부분 SOI 기판을 나타낸다. 도면에서 (10)은 반도체층을 나타내고, (20)은 절연층을 나타내며, (30)은 반도체 기판을 나타낸다. 이러한 부분 SOI 기판의 제조방법으로서 예컨대, 실리콘 기판 내부의 적당한 깊이 부분에 산소 이온 등을 주입하여 실리콘 기판 중에 산화 실리콘층 (절연층)을 형성한 후 에칭에 의해 선택적으로 산화 실리콘층 및 이전 실리콘층을 제거함으로써 도 5a에 나타낸 구조를 얻는 방법 등이 있다. 다르게는, 반도체 기판 (실리콘 기판) 위에 선택적으로 절연층 (실리콘 산화막) 및 반도체 층 (실리콘층)을 적층 형성하는 방법 에 의해서도 도 5a에 나타낸 구조를 갖는 부분 SOI 기판을 얻을 수 있다.
이어, 도 5b에 나타낸 바와 같이 기판 표면 전체에 열산화에 의해 패드 산화막(40)을 형성하고, 감압 CVD 법에 의해 질화막(50)을 퇴적한다.
도 5c 내지 5e에 나타낸 바와 같이 SOI 구조부에 활성 영역 및 소자 분리 영역을 형성하기 위해 포토리소그라피 단계 (레지스트 패터닝 단계), 에칭 단계 및 소자 분리 영역을 형성하기 위한 산화 단계를 실시한다. 또, 도 5c에서 (60')은 패터닝된 포토레지스트 마스크를 나타내고, 도 5e에서 (70-1)는 SOI 구조부에서 소자 분리용 산화막을 나타낸다.
다음, 도 6a에 나타낸 바와 같이 감압 CVD 법에 의해 질화막(80)을 퇴적하고, 이어 도 6b 내지 6d에 나타낸 바와 같이 벌크 기판부에 활성 영역 및 소자 분리 영역을 형성하기 위해 포토리소그라피 단계 (레지스트 패터닝 단계), 에칭 단계 및 소자 분리 영역을 형성하기 위한 산화 단계를 실시한다. 또한, 도 6b에서 (60-1)는 패터닝된 레지스트 마스크를 나타내고, 도 6d에서 (70-3)는 벌크 기판부에서 소자 분리용 산화막을 나타낸다. 이어, 질화막(50) 및 (80)을 에칭 제거한다. SOI 구조부 및 벌크 기판부 각각에 웰 형성용 레지스트 마스크(60'-2, 60'-3)를 형성한다. 이어, 각 영역에 불순물 이온을 주입(90, 100) 하고 활성화를 위한 어닐링 처리를 하여 웰을 형성한다.
부분 SOI 기판을 이용한 반도체 장치의 제조방법에서, 목적하는 디바이스 특성을 실현하기 위해 일반적으로 상기 제 2 방법을 사용한다. 그러나 이 방법에 따르면, SOI 구조부 및 벌크 기판부에 대해 포토리소그라피 단계, 에칭 단계 및 소자 분리 영역을 형성하기 위한 산화 단계가 실시되어야 한다. 또한, SOI 구조부 및 벌크 기판부에 대해 웰 형성용 포토리소그라피 단계 (도 5c,도 6b, 도 7b 및 도 7c)가 실시되어야 한다. 즉, 총 4회의 포토리소그라피 단계가 실시되어야 한다. 제조 시간 및 제조 비용을 감소시키기 위해 포토리소그라피 단계의 수는 감소되어야 한다.
본 발명의 목적은 공정 단계 수를 증가시키지 않고 SOI 구조부와 벌크 기판부에서 각각의 디바이스 특성에 최적인 목적하는 두께 및 웰 구조를 갖는 소자 분리용 산화막을 얻는 것이다.
도 1a 내지 1e는 본 발명의 반도체 장치의 제 1 제조방법에 따른 제 1 단계내지 제 5 단계를 나타내는 단면도.
도 2a 내지 2c는 본 발명의 반도체 장치의 제 1 제조방법에 따른 제 6 단계 내지 제 8 단계를 나타내는 단면도.
도 3a 내지 3d는 본 발명의 반도체 장치의 제 1 제조방법에 따른 제 9 단계 내지 제 12 단계을 나타내는 단면도.
도 4a 내지 4c는 본 발명의 반도체 장치의 제 2 제조방법에 따른 제 9 단계 내지 제 11 단계 나타내는 단면도.
도 5a 내지 5e는 종래 반도체 장치의 제조방법에 있어서 제 1 단계 내지 제 5 단계를 나타내는 단면도.
도 6a 내지 6d는 종래 반도체 장치의 제조방법에 있어서 제 6 단계 내지 제 9 단계를 나타내는 단면도.
도 7a 내지 7c는 종래 반도체 장치의 제조방법에 있어서 제 1O 단계 내지 제 12 단계를 나타내는 제조공정 단면도.
본 발명의 구체예에 따르면, 하기의 단계를 포함하는 반도체 장치의 제 1 제조방법이 제공된다:
(a) 반도체 기판상에 절연층 및 반도체층을 포함하는 SOI 구조부를 부분적으로 형성하는 단계;
(b) 반도체 기판 노출부 및 SOI 구조부의 소자 분리 영역 형성부 이외의 영역상에 선택적으로 제 1 내산화성막을 형성하는 단계;
(c) SOI 구조부의 반도체층이 반도체층 바닥까지 산화되는 조건하에서 반도체 기판 및 SOI 구조부의 소자 분리 영역 형성부에 산화막을 형성하는 단계;
(d) 상기 단계 (a) 내지 (c)에 의해 얻어진 결과물의 전체 표면에 제 2 내산화성막을 퇴적하는 단계;
(e) SOI 구조부를 덮도록 패터닝된 레지스트 마스크를 이용하여 반도체 기판의 노출부 상에 제 2 내산화성막을 선택적으로 에칭 제거하는 단계;
(f1) 레지스트 마스크를 이용하여 반도체 기판내에 불순물 이온을 주입하는 단계; 및
(g1) 상기 레지스트 마스크를 제거한 후, 열처리를 함으로써 주입된 불순물을 활성화시키고, 반도체 기판 노출부 중 소자 분리 영역 형성부의 산화막 막 두께를 소정막 두께까지 증가시키는 단계.
본 발명의 다른 구체예에 따르면, 하기의 단계를 포함하는 반도체 장치의 제 2 제조방법이 제공된다:
(a) 반도체 기판상에 절연층 및 반도체층을 포함하는 SOI 구조부를 부분적으로 형성하는 단계;
(b) 반도체 기판 노출부 및 SOI 구조부의 소자 분리 영역 형성부 이외의 영역상에 선택적으로 제 1 내산화성막을 형성하는 단계;
(c) SOI 구조부의 반도체층이 반도체층 바닥까지 산화되는 조건하에서 반도체 기판 및 SOI 구조부의 소자 분리 영역 형성부에 산화막을 형성하는 단계;
(d) 상기 단계 (a) 내지 (c)에 의해 얻어진 결과물의 전체 표면에 제 2 내산화성막을 퇴적하는 단계;
(e) SOI 구조부를 덮도록 패터닝된 레지스트 마스크를 이용하여 반도체 기판의 노출부 상에서 제 2 내산화성막을 선택적으로 에칭 제거하는 단계;
(f2) 상기 레지스트 마스크를 제거한 후, 반도체 기판 및 SOI 구조부의 반도체층에 불순물 이온을 주입하는 단계; 및
(g2) 열처리를 함으로써 주입된 불순물을 활성화시키고, 반도체 기판 노출부 중 소자 분리 영역 형성부의 산화막 두께를 소정막 두께까지 증가시키는 단계.
본 발명의 상기 목적 및 다른 목적은 하기의 상세한 설명에 의해 더욱 명백히 나타난다. 그러나, 본 발명의 정신 및 범위 내의 모든 변형 및 변경은 당업자에게 자명한 사항이므로 본 발명의 상세한 설명 및 바람직한 구체예를 나타내는 실시예는 단지 설명을 위한 것으로 이해되어야 한다.
본 발명에 따른 반도체 장치의 제 1 제조방법은 하기 공정 단계에 의해 SOI 구조부의 산화막 두께를 벌크 기판부의 소자 분리 영역 형성부의 산화막 두께와 다르게 형성한다.
우선, SOI 구조부 및 벌크 구조부의 소자 분리 영역을 형성하기 위해 포토리소그라피 및 에칭 단계가 실시된다. 다음, SOI 구조부의 소자 분리용 산화막이 목적하는 두께를 갖도록 소자 분리 영역을 형성하기 위한 산화 단계가 실시된다. 제 2 내산화성막을 퇴적한 후, 벌크 기판부 이외의 영역이 포토레지스트로 덮히도록 포토리소그라피 단계가 실시된다. 다음, 벌크 기판부의 제 2 내산화성막을 에칭하고, 벌크 기판부의 웰 주입이 실시된다. 레지스트가 제거된 후, 소자 분리 영역을 형성하기 위한 산화 단계가 벌크 기판부에만 부가된다. 그 결과, SOI 구조부 및 벌크 기판부 각각에 목적하는 두께를 갖는 소자 분리 영역 형성용 산화막 및 웰을 제공하는데 포토리소그라피 단계가 3번 실시된다.
본 발명에 따른 반도체 장치의 제 2 제조방법은 하기의 단계에 의해 SOI 구조부 및 벌크 구조부의 소자 분리 영역 형성부의 산화막 두께를 서로 다르게 형성한다.
우선, 리소그라피 및 에칭을 실시하여 SOI 구조부 및 벌크 기판부 모두에 소자 분리 영역을 형성한다. 이어, SOI 구조부의 소자 분리용 산화막이 목적하는 두께가 되도록 소자 분리 영역을 형성하기 위한 산화 단계가 실시된다. 제 2 내산화성 막을 퇴적한 후, 벌크 기판부 이외의 영역이 포토레지스트로 덮히도록 포토리소그라피 단계가 실시된다. 다음, 벌크 기판부의 제 2 내산화성막이 에칭된다. 레지스트를 제거한 후, SOI 구조부 및 벌크 기판부에 웰 주입이 실시된다. 이어, 소자 분리 영역을 형성하기 위한 산화 단계가 벌크 기판부에만 부가된다. 그 결과, SOI구조부 및 벌크 기판부 각각에 목적하는 두께를 갖는 소자 분리 영역 형성 산화막 및 웰을 제공하는데 포토리소그라피 단계가 2번 실시된다.
즉, 본 발명에 따른 반도체 장치의 제조방법은 종래 기술보다 더 적은 수의 포트리소그라피 단계에 의해 SOI 구조부 및 벌크 기판부 각각에 알맞은 소자 분리용 산화막 두께 및 웰을 형성할 수 있다.
이하, 실시예에 의해 본 발명을 상세히 설명한다.
도 1a 내지 도 3d는 본 발명에 따른 반도체 장치의 제 1 제조방법을 나타내는 단면도이다.
도 1a는 부분 SOI 기판을 나타낸다. (10)은 반도체층을 나타내고, (20)은 절연층을 나타내며, (30)은 반도체 기판을 나타낸다. 이러한 부분 SOI 기판은 하기의 방법에 의해 제조될 수 있다. 예컨대, 반도체 기판이 실리콘 기판인 경우, 산소 이온 등의 이온이 실리콘 기판의 적당한 깊이에 주입되어 실리콘 기판 속에 산화 실리콘층을 형성한다. 이러한 공정 단계는 산화 실리콘 층에 실리콘 층을 포함하는 반도체층을 제공한다. 다음, 에칭에 의해 선택적으로 산화 실리콘층 및 이전 실리콘층을 제거함으로써 도 1a에 나타낸 구조를 얻는 방법도 있다. 다르게는, 반도체 기판 (예컨대, 실리콘 기판)상에 선택적으로 절연층 (예컨대, 실리콘 산화막)과 반도체층 (예컨대, 실리콘층)을 적층형성하는 방법 등에 의해서도 도 1a에 나타낸 구조의 부분 SOI 기판을 얻을 수 있다.
다음, 도 1b에 나타낸 바와 같이 기판 표면 전체에 열산화에 의해 패드 산화막(40)을 퇴적하고, 감압 CVD 법에 의해 질화막(50)을 퇴적한다.
도 1c 및 1d에 나타낸 바와 같이 SOI 구조부 및 벌크 기판부 양쪽에 활성 영역과 소자 분리 영역을 결정하기 위한 포토리소그라피 단계 (레지스트 패터닝 단계) 및 질화막(50) 및 패드 산화막(40)의 에칭공정을 한다. 또한, 도 1c에서 (60)은 패터닝된 포토레지스트층을 나타낸다.
포토레지스트(60)를 제거한 후, 도 1e에 나타낸 바와 같이 선택 산화법 (LOCOS법)을 이용하여 SOI 구조부 및 벌크 기판부 양쪽에 소자 분리용 산화막(70-1,70-2)을 형성한다. 이러한 산화 단계는 SOI 구조부에서 활성 영역이 충분히 절연 분리되고 또한, SOI 구조부의 활성 영역단에서 반도체층 두께가 국소적으로 얇아지지 않는 조건하에서 실시된다. 예컨대, SOI 구조부의 반도체층 두께가 50㎚의 경우, 소자 분리용 산화막 두께는 125 내지 14O㎚ (2.5 내지 2.8배)이다. 이것은 산화막의 두게가 반도체층의 두께 보다 두껍기 때문에 반도체층의 두께만 산화해서는 충분히 소자 분리를 할 수 없기 때문이며 그러한 문제 해결은 과도한 산화가 효과적이다.
다음, 도 2a에 나타낸 바와 같이 감압 CVD 법에 의해 기판 전면에 질화막(80)과 같은 제 2 내산화성막을 퇴적한다. 그 후, 도 2b에 나타낸 바와 같이 SOI 구조부 전체를 덮도록 포토리소그라피 공정 단계을 실시하여 포토레지스트 마스크(60-1)를 얻는다. 도 2c에 나타낸 바와 같이 포토레지스트 마스크(60-1)를 이용하여 벌크 기판부상의 질화막(80)을 막 두께 정도로 에칭제거하여 상기 소자 분리용 산화막(70-2)을 기판 표면에 노출시킨다.
도 3a에 나타낸 바와 같이 포토레지스트(60-1)를 제거하기 전에, 벌크 기판부에 대해 디바이스 작성에 필요한 웰 주입(90)을 한다. 예컨대, 패드 산화막 두께가 5 내지 10㎚이고, 질화막 두께가 40 내지 45㎚이며, 웰 주입에 의해 P형 웰을 형성하는 경우, 후 공정 단계의 소자 분리 영역 산화막 하부 및 소스/드레인 접합 하부가 Rp (평균 주입 깊이)인 조건하에서 웰 주입이 실시된다. 이 경우, 소자 분리 산화막 하부에 대해서는11B+이온을 130 내지 180keV, 주입량을 1 내지 7E12이온/㎠, 소스/드레인 접합 하부에 대해서는11B+이온을 60 내지 110keV, 주입량을 1 내지 7E12이온/㎠로 한다. 또한, 기판의 최외표면에 대해서는 트랜지스터 특성을 결정하는 채널 농도 결정용 불순물 이온 주입으로서1lB+이온을 35 내지 45keV, 주입량을 1 내지 7E12이온/㎠로 한다.
웰 주입 단계 후, 포토레지스트(60-1)를 제거한다. 도 3b에 나타낸 바와 같이 벌크 기판부의 소자 분리 영역에 대하여 다시 소자 분리 영역 형성용 산화를 더 실시하여 소자 분리 산화막(70-3)을 형성한다. 이 때, 소자 분리 영역 형성용 산화를 한 후, 벌크 기판부의 소자 분리 산화막 두께는 벌크 기판부에 최종적으로 형성되는 필드 트랜지스터에서 내절연성이 충분히 실현될 수 있는 막 두께인 것이 바람직하다. 예컨대, 이 경우 소자 분리용 산화막 두께는 320 내지 400㎚ (이전 두께의 2.3 내지 3.2배)이다.
다음, 도 3c에 나타낸 바와 같이 활성 영역상의 질화막을 인산 등의 질화막 부식제를 사용하여 제거한다. 이어, 도 3d에 나타낸 바와 같이 벌크 기판부 전체를 덮도록 포토리소그라피 단계를 실시하여 포토레지스트 마스크(60-2)를 얻는다. 이러한 포토레지스트 마스크(60-2)를 마스크로서 이용하여 SOI 구조부의 소자 분리 영역에 둘러싸인 활성 영역이 반도체층에 패드 산화막(40)을 통해 P형 불순물 이온을 임계치 제어용 이온주입(100)함으로써 웰영역이 되는 P형 불순물에 의한 이온주입층을 형성한다. SOI 구조부의 반도체층 상의 패드 산화막 두께가 5 내지 10㎚인 경우 P형 불순물 이온주입은 반도체층의 중앙부에서 피크가 되도록 하는 것이 효과적이다. 더욱 상세하게는1lB+이온 또는49BF2 +이온은 각각 5 내지 15keV 및 20 내지 70keV에서 0.2 내지 1E13이온/㎠의 투여량으로 주입하는 것이 바람직하다.
상기 공정 단계 이후, 통상의 반도체 장치의 제조방법에 의해 디바이스를 작성한다. 예컨대, SOI 구조부상에 웰 주입을 하여 레지스트 마스크(60-2)를 제거한다. 플루오르화수소산 (HF) 등의 산화막 부식제를 이용하여 패드 산화막을 제거하고, 기판 전면의 활성영역에 게이트 절연막을 형성한다. 이 때, 게이트 절연막의 막두께는 채널 길이가 예컨대 0.35μm이면 7 내지 10㎚이다.
다음, 폴리실리콘막을 감압 CVD 법을 이용하여 게이트 절연막의 전면에 형성한다. 포토리소그라피 단계 및 에칭 단계에 의해 게이트 전극을 형성한다. 반도체 기판 표면 전체에 CVD 법 등에 의해 실리콘 산화막을 퇴적하고, 이방성 에칭을 이용하여 게이트 전극 측면에 측벽을 형성한다. 다음, 반도체 기판 표면 전체에 반도체 기판의 법선 방향으로 게이트 전극 및 측벽 스페이서를 마스크로서 이용하여 N형 불순물인31P+이온을 주입하고 소스/드레인영역인 N형 불순물층 및 N형 게이트 전극을 형성한다. 이어, 램프 어닐링을 이용하여 불순물 이온을 활성화시킨다. 다음,층간 절연막을 형성하여 콘택트홀을 포토리소그라피 단계 및 에칭 단계를 통해 형성한다. 각각의 콘택트 홀에 플러그를 형성하여 금속 배선 가공을 한다. 이상의 방법에 의해 반도체 장치를 제조할 수 있다.
본 구체예에 의하면, SOI 구조부 및 벌크 기판부 양쪽에 다른 막 두께를 갖는 소자 분리 영역 및 웰을 형성하기 위해 필요한 포토리소그라피 단계의 수는 3회이다.
다음, 상기 본 발명에 따른 반도체 장치의 제 2 제조방법의 예는 도 4a 내지 도 4c에 의해 설명된다. 도 2c에 나타낸 단계까지의 공정은 제 1 방법의 단계와 동일하다.
도 2c 이후의 단계로서, 벌크 기판부에 대하여 웰 주입 및 소자 분리 영역 형성을 위한 산화 이전에 레지스트(60-1)를 제거한다. SOI 구조부 및 벌크 기판부 양쪽에 동시에 불순물 이온 주입(110) 하는 것도 가능하다 (도 4a). 이 때, 벌크 기판부에서 웰 주입은 소자 사이의 누설을 억제시기고, 소자 분리 산화막 하부와 후공정에서 형성되는 소스/드레인 접합 하부에 각각 고농도부를 형성하도록 1회 이상 실시할 필요가 있다. 또한, 기판의 최외표면에서는 트랜지스터 특성을 결정하는 채널 농도 결정용 불순물 이온주입을 할 필요가 있다. 즉, 총 2회 이상의 웰 주입을 필요로 한다. 그러나, SOI 구조부에서는 벌크 기판부에서 채널 농도를 결정하는 불순물 이온만 반도체층에 주입된다. 벌크 기판부에서 소자 분리용 산화막 하부 및 후공정에서 형성되는 소스/드레인 접합 하부에 각각 고농도부를 형성하는 이온 주입 단계는 SOI 구조부에 묻힌 산화막 또는 반도체 기판속으로 불순물 이온이 주입된다. 따라서, SOI 구조부의 디바이스 특성에 영향을 미치지 않는다. 이와 같이, SOI 구조부 및 벌크 기판부 양쪽을 동시에 웰 형성용 불순물 이온주입 한 경우, 상술한 실시예에서 SOI 구조부의 웰 형성용 주입에서의 포토리소그라피 공정 및 이온 주입 공정을 생략할 수 있고, 생산 비용을 더욱 감소시킬 수 있다.
SOI 구조부 및 벌크 기판부 양쪽을 동시에 불순물 이온 주입한 후, 벌크 기판부만 추가로 소자 분리 영역을 형성하기 위한 산화를 하여 최종 소자 분리 산화막(70-3)을 형성한다 (도 4b). 이어, 활성 영역상의 질화막을 인산 등의 질화막 부식제를 이용하여 제거한다 (도 4c). 이러한 방법으로 소자 분리 및 웰 형성을 할 수 있다.
또한, 도 4a 내지 도 4c에 나타낸 공정 단계를 종래 기술로서의 반도체 장치의 제조공정에서 도 6d에 나타낸 공정 단계이후에 실시할 때도 웰이 형성된다. 포토리소그라피 단계 횟수도 감소시킬 수 있다. 그러나, 이 경우 SOI 구조부 및 벌크 기판부 양쪽을 동시에 불순물 이온 주입한 후 활성화 어닐링 단계를 실시할 필요가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면 공정 단계 수를 늘림이 없이 SOI 구조부와 벌크 기판부에서 각각의 디바이스 특성에 최적인 목적하는 두께 및 웰 구조를 갖는 소자 분리용 산화막을 얻을 수 있다.

Claims (12)

  1. (a) 반도체 기판상에 절연층 및 반도체층을 포함하는 SOI 구조부를 부분적으로 형성하는 단계;
    (b) 반도체 기판의 노출부 및 상기 SOI 구조부의 소자 분리 영역 형성부 이외의 영역상에 선택적으로 제 1 내산화성막을 형성하는 단계;
    (c) 상기 SOI 구조부의 반도체층이 반도체층의 바닥까지 산화되는 조건하에서 반도체 기판 및 SOI 구조부의 소자 분리 영역 형성부에 산화막을 형성하는 단계;
    (d) 상기 단계 (a) 내지 (c)에 의해 얻어진 결과물의 전체 표면에 제 2 내산화성막을 퇴적하는 단계;
    (e) 상기 SOI 구조부를 덮도록 패터닝된 레지스트 마스크를 사용하여 반도체 기판의 노출부 상에 제 2 내산화성막을 선택적으로 에칭 제거하는 단계;
    (f1) 상기 레지스트 마스크를 사용하여 반도체 기판내에 불순물 이온을 주입하는 단계; 및
    (g1) 상기 레지스트 마스크를 제거한 후, 열처리를 행함으로써, 주입된 불순물을 활성화시키고, 반도체 기판 노출부 중 소자 분리 영역 형성부의 산화막 막 두께를 소정의 막 두께로 증가시키는 단계를 포함하는, 반도체장치의 제조방법.
  2. 제 1항에 있어서, 상기 단계 (f1)에 있어서의 불순물의 이온 주입은, 웰을 형성하도록 실시되는 반도체장치의 제조방법.
  3. 제 1항에 있어서, 상기 SOI 구조부의 소자 분리 영역 형성부의 산화막 두께는, SOI 구조부의 반도체층 두께에 비해 2.5 내지 2.8배인, 반도체장치의 제조방법.
  4. 제 1항에 있어서, 상기 단계 (g1) 이후에 반도체 기판 노출부의 소자 분리 영역 형성부의 산화막 두께는, 단계 (g1) 이전의 두께에 비해 2.3 내지 3.2배인, 반도체장치의 제조방법.
  5. 제 1항에 있어서, 상기 반도체 기판 노출부의 소자 분리 영역 형성부의 산화막은, 단계 (g1) 이후에 320 내지 400㎚의 두께를 갖는, 반도체장치의 제조방법.
  6. 제 1항에 있어서, 상기 단계 (f1)에 있어서의 불순물의 이온 주입은, 웰을 형성하고 채널 농도를 결정하도록 실시되는, 반도체장치의 제조방법.
  7. (a) 반도체 기판상에 절연층 및 반도체층을 포함하는 SOI 구조부를 부분적으로 형성하는 단계;
    (b) 반도체 기판의 노출부 및 SOI 구조부의 소자 분리 영역 형성부 이외의 영역상에 선택적으로 제 1 내산화성막을 형성하는 단계;
    (c) 상기 SOI 구조부의 반도체층이 반도체층 바닥까지 산화되는 조건하에서 반도체 기판 및 SOI 구조부의 소자 분리 영역 형성부에 산화막을 형성하는 단계;
    (d) 상기 단계 (a) 내지 (c)에 의해 얻어진 결과물의 전체 표면에 제 2 내산화성막을 퇴적하는 단계;
    (e) 상기 SOI 구조부를 덮도록 패터닝된 레지스트 마스크를 사용하여 반도체 기판의 노출부 상에 제 2 내산화성막을 선택적으로 에칭 제거하는 단계;
    (f2) 상기 레지스트 마스크를 제거한 후, 반도체 기판 및 SOI 구조부의 반도체층에 불순물 이온을 주입하는 단계; 및
    (g2) 열처리를 함으로써 주입된 불순물을 활성화시키고, 반도체 기판 노출부 중 소자 분리 영역 형성부의 산화막 두께를 소정의 막 두께로 증가시키는 단계를 포함하는, 반도체장치의 제조방법.
  8. 제 7항에 있어서, 상기 단계 (f2)에 있어서의 불순물의 이온 주입은, 웰을 형성하도록 실시되는, 반도체장치의 제조방법.
  9. 제 7항에 있어서, 상기 SOI 구조부의 소자 분리 영역 형성부의 산화막 두께는, SOI 구조부의 반도체층 두께에 비해 2.5 내지 2.8배인, 반도체장치의 제조방법.
  10. 제 7항에 있어서, 상기 단계 (g2) 이후 반도체 기판 노출부의 소자 분리 영역 형성부의 산화막 두께는, 단계 (g2) 이전의 두께에 비해 2.3 내지 3.2배인, 반도체장치의 제조방법.
  11. 제 7항에 있어서, 상기 반도체 기판 노출부의 소자 분리 영역 형성부의 산화막은 단계 (g2) 이후에 320 내지 400㎚의 두께를 갖는, 반도체장치의 제조방법.
  12. 제 7항에 있어서, 상기 단계 (f2)에 있어서의 불순물의 이온 주입은, 웰을 형성하고 채널 농도를 결정하도록 실시되는, 반도체장치의 제조방법.
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