JP3523531B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、部分ＳＯＩ（Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
基板を用いた半導体装置の製造方法において、ＳＯＩ構
造部上と、該ＳＯＩ構造部が存在しない下部半導体基板
上との両方に半導体素子を作成する技術において、素子
を電気的に分離するための素子分離用に絶縁膜（酸化
膜）を用いる場合の、ＳＯＩ構造部と、ＳＯＩ構造部が
存在しない下部半導体基板部に於ける素子分離用絶縁膜
厚を異なる膜厚とすることを特徴とする半導体装置の製
造方法に関するものである。
ｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
基板を用いた半導体装置の製造方法において、ＳＯＩ構
造部上と、該ＳＯＩ構造部が存在しない下部半導体基板
上との両方に半導体素子を作成する技術において、素子
を電気的に分離するための素子分離用に絶縁膜（酸化
膜）を用いる場合の、ＳＯＩ構造部と、ＳＯＩ構造部が
存在しない下部半導体基板部に於ける素子分離用絶縁膜
厚を異なる膜厚とすることを特徴とする半導体装置の製
造方法に関するものである。
【０００２】
【従来の技術】部分的にＳＯＩ構造部と下部半導体基板
部（以下、「バルク基板部」と称する）を形成した（以
下、この基板を「部分ＳＯＩ基板」と称する）後に、Ｓ
ＯＩ構造部とバルク基板部に於ける素子分離領域形成方
法は、まず第１の方法として両方同時に形成することが
考えられる。しかしながら、この場合、ＳＯＩ構造部の
上部半導体層を薄膜として完全空乏型デバイスをターゲ
ットとしている場合、ＳＯＩ構造部の素子分離用酸化条
件で素子分離領域形成を行うと、バルク基板部のデバイ
スにおけるフィールドトランジスタにおいて素子分離用
酸化膜厚が薄い為、トランジスタ耐圧が十分に確保でき
ない。一方で、バルク基板部の素子分離用酸化条件で素
子分離領域形成を行うと、ＳＯＩ構造部においてオーバ
ー酸化となり、ＳＯＩ構造部の活性領域端の半導体層
（Ｓｉ）も酸化されてしまい、上部半導体層の膜厚が局
部的に薄膜化（活性領域端の半導体層が薄膜化）すると
共に、素子分離用酸化膜によりストレスが発生し、デバ
イス特性が劣化する。このようにＳＯＩ構造部とバルク
基板部とに於いてターゲットとなる素子分離膜厚が異な
る場合、以下に説明する第２の方法（図５乃至図７に示
す）による素子分離及びウェル形成が一般的である。
部（以下、「バルク基板部」と称する）を形成した（以
下、この基板を「部分ＳＯＩ基板」と称する）後に、Ｓ
ＯＩ構造部とバルク基板部に於ける素子分離領域形成方
法は、まず第１の方法として両方同時に形成することが
考えられる。しかしながら、この場合、ＳＯＩ構造部の
上部半導体層を薄膜として完全空乏型デバイスをターゲ
ットとしている場合、ＳＯＩ構造部の素子分離用酸化条
件で素子分離領域形成を行うと、バルク基板部のデバイ
スにおけるフィールドトランジスタにおいて素子分離用
酸化膜厚が薄い為、トランジスタ耐圧が十分に確保でき
ない。一方で、バルク基板部の素子分離用酸化条件で素
子分離領域形成を行うと、ＳＯＩ構造部においてオーバ
ー酸化となり、ＳＯＩ構造部の活性領域端の半導体層
（Ｓｉ）も酸化されてしまい、上部半導体層の膜厚が局
部的に薄膜化（活性領域端の半導体層が薄膜化）すると
共に、素子分離用酸化膜によりストレスが発生し、デバ
イス特性が劣化する。このようにＳＯＩ構造部とバルク
基板部とに於いてターゲットとなる素子分離膜厚が異な
る場合、以下に説明する第２の方法（図５乃至図７に示
す）による素子分離及びウェル形成が一般的である。
【０００３】図５（ａ）は部分ＳＯＩ基板を示すもので
あり、１０は上部半導体層、２０は埋め込み酸化膜、３
０は下部半導体基板である。この部分ＳＯＩ基板の製造
方法としては、例えば、シリコン基板内部の適当な深さ
の部分に酸素イオン等を注入して、シリコン基板中に、
酸化シリコン層（絶縁層）を形成した後、エッチングに
より、選択的に、酸化シリコン層及びその上部のシリコ
ン層を除去することによって、図５（ａ）に示す構造を
得る方法等がある。或いは、半導体基板（シリコン基板
等）上に、選択的に、絶縁層（酸化シリコン膜等）と半
導体層（シリコン層等）とを積層形成する方法等によっ
ても、図５（ａ）に示す構造の部分ＳＯＩ基板を得るこ
とができる。次いで、図５（ｂ）に示すように、基板表
面全体に熱酸化によりパッド酸化膜４０及び減圧ＣＶＤ
法により窒化膜５０を堆積する。次に、図５（ｃ）乃至
（ｅ）に示すように、ＳＯＩ構造部に活性領域と素子分
離領域を形成するためのフォトリソグラフィ工程（レジ
ストパターニング工程）、及びエッチング工程、更に素
子分離用酸化工程を行う。なお、図５（ｃ）に於いて、
６０’はパターニングされたフォトレジストである。ま
た、図５（ｅ）に於いて、７０−１はＳＯＩ構造部に於
ける素子分離酸化膜である。
あり、１０は上部半導体層、２０は埋め込み酸化膜、３
０は下部半導体基板である。この部分ＳＯＩ基板の製造
方法としては、例えば、シリコン基板内部の適当な深さ
の部分に酸素イオン等を注入して、シリコン基板中に、
酸化シリコン層（絶縁層）を形成した後、エッチングに
より、選択的に、酸化シリコン層及びその上部のシリコ
ン層を除去することによって、図５（ａ）に示す構造を
得る方法等がある。或いは、半導体基板（シリコン基板
等）上に、選択的に、絶縁層（酸化シリコン膜等）と半
導体層（シリコン層等）とを積層形成する方法等によっ
ても、図５（ａ）に示す構造の部分ＳＯＩ基板を得るこ
とができる。次いで、図５（ｂ）に示すように、基板表
面全体に熱酸化によりパッド酸化膜４０及び減圧ＣＶＤ
法により窒化膜５０を堆積する。次に、図５（ｃ）乃至
（ｅ）に示すように、ＳＯＩ構造部に活性領域と素子分
離領域を形成するためのフォトリソグラフィ工程（レジ
ストパターニング工程）、及びエッチング工程、更に素
子分離用酸化工程を行う。なお、図５（ｃ）に於いて、
６０’はパターニングされたフォトレジストである。ま
た、図５（ｅ）に於いて、７０−１はＳＯＩ構造部に於
ける素子分離酸化膜である。
【０００４】次に、図６（ａ）に示すように、更に減圧
ＣＶＤ法により窒化膜８０を堆積し、次いで、図６
（ｂ）乃至（ｄ）に示すように、バルク基板部に対して
活性領域と素子分離領域を形成するためのフォトリソグ
ラフィ工程（レジストパターニング工程）、及びエッチ
ング工程、更に、素子分離用酸化工程を行う。なお、図
６（ｂ）に於いて、６０’−１はパターニングされたレ
ジストである。また、図６（ｄ）に於いて、７０−３は
バルク基板部に於ける素子分離酸化膜である。その後、
図７（ａ）乃至（ｃ）に示すように、窒化膜５０及び８
０をエッチング除去した後、ＳＯＩ構造部とバルク基板
部、それぞれに、ウエル形成用のレジストマスク６０’
−２、６０’−３を形成し、各領域に不純物イオン注入
９０、１００を行い、更に活性化のためのアニール処理
を行ってウエルを形成する。
ＣＶＤ法により窒化膜８０を堆積し、次いで、図６
（ｂ）乃至（ｄ）に示すように、バルク基板部に対して
活性領域と素子分離領域を形成するためのフォトリソグ
ラフィ工程（レジストパターニング工程）、及びエッチ
ング工程、更に、素子分離用酸化工程を行う。なお、図
６（ｂ）に於いて、６０’−１はパターニングされたレ
ジストである。また、図６（ｄ）に於いて、７０−３は
バルク基板部に於ける素子分離酸化膜である。その後、
図７（ａ）乃至（ｃ）に示すように、窒化膜５０及び８
０をエッチング除去した後、ＳＯＩ構造部とバルク基板
部、それぞれに、ウエル形成用のレジストマスク６０’
−２、６０’−３を形成し、各領域に不純物イオン注入
９０、１００を行い、更に活性化のためのアニール処理
を行ってウエルを形成する。
【０００５】このように、従来の部分ＳＯＩ基板を用い
た素子分離及びウエル形成工程に於いては、デバイス特
性を十分に確保するためには４回のフォトリソグラフィ
工程（図５（ｃ）、図６（ｂ）、図７（ｂ）及び図７
（ｃ））を必要とする。
た素子分離及びウエル形成工程に於いては、デバイス特
性を十分に確保するためには４回のフォトリソグラフィ
工程（図５（ｃ）、図６（ｂ）、図７（ｂ）及び図７
（ｃ））を必要とする。
【０００６】
【発明が解決しようとする課題】部分ＳＯＩ基板を用い
た半導体装置の製造方法に於いては、所望のデバイス特
性を確実に得るためには前述した第２の方法を用いるこ
とが一般的である。しかしながら、この方法であると、
ＳＯＩ構造部とバルク基板部、それぞれに対して、フォ
トリソグラフィ工程及びエッチング工程、素子分離用酸
化工程を行い、更に、ＳＯＩ構造部とバルク基板部に対
し、それぞれ、ウエル形成用のフォトリソグラフィ工程
を行う為、トータル４回のフォトリソグラフィ工程を必
要とする。
た半導体装置の製造方法に於いては、所望のデバイス特
性を確実に得るためには前述した第２の方法を用いるこ
とが一般的である。しかしながら、この方法であると、
ＳＯＩ構造部とバルク基板部、それぞれに対して、フォ
トリソグラフィ工程及びエッチング工程、素子分離用酸
化工程を行い、更に、ＳＯＩ構造部とバルク基板部に対
し、それぞれ、ウエル形成用のフォトリソグラフィ工程
を行う為、トータル４回のフォトリソグラフィ工程を必
要とする。
【０００７】そこで、本発明は、部分ＳＯＩ基板を用い
た半導体装置の製造方法に於いて、ＳＯＩ構造部とバル
ク基板部に於ける素子分離のためのフォトリソグラフィ
工程数を削減し、最終的に同等のデバイス特性を得るこ
とのできる半導体装置の製造方法を提供することを目的
とする。
た半導体装置の製造方法に於いて、ＳＯＩ構造部とバル
ク基板部に於ける素子分離のためのフォトリソグラフィ
工程数を削減し、最終的に同等のデバイス特性を得るこ
とのできる半導体装置の製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上に部分的にＳＯＩ構造部を
有する部分ＳＯＩ基板を用いた半導体装置の製造方法に
於いて、上記半導体基板及び上記ＳＯＩ構造部の素子分
離領域形成部以外の領域上に選択的に形成された第１の
耐酸化性膜を用いて、上記ＳＯＩ構造部の半導体層が埋
め込み絶縁層まで酸化される条件で、上記半導体基板及
びＳＯＩ構造部の素子分離領域形成部に酸化膜を形成す
る工程と、該工程後、上記部分ＳＯＩ基板上に第２の耐
酸化性膜を堆積し、上記半導体基板部が露出するように
パターニングされたレジストを用いて、上記半導体基板
の素子分離領域形成部に形成された酸化膜上の上記第２
の耐酸化性膜をエッチング除去する工程と、該工程後、
上記レジストを残存させた状態で、該レジストをマスク
としてウエル形成用のイオン注入を行う工程と、上記レ
ジストを除去した後、熱処理を行うことにより、上記イ
オン注入により上記半導体基板に導入された不純物の活
性化を行うと共に、上記半導体基板の素子分離領域形成
部の上記酸化膜の膜厚を所定膜厚まで増大させる工程
と、を有することを特徴とするものである。
の製造方法は、半導体基板上に部分的にＳＯＩ構造部を
有する部分ＳＯＩ基板を用いた半導体装置の製造方法に
於いて、上記半導体基板及び上記ＳＯＩ構造部の素子分
離領域形成部以外の領域上に選択的に形成された第１の
耐酸化性膜を用いて、上記ＳＯＩ構造部の半導体層が埋
め込み絶縁層まで酸化される条件で、上記半導体基板及
びＳＯＩ構造部の素子分離領域形成部に酸化膜を形成す
る工程と、該工程後、上記部分ＳＯＩ基板上に第２の耐
酸化性膜を堆積し、上記半導体基板部が露出するように
パターニングされたレジストを用いて、上記半導体基板
の素子分離領域形成部に形成された酸化膜上の上記第２
の耐酸化性膜をエッチング除去する工程と、該工程後、
上記レジストを残存させた状態で、該レジストをマスク
としてウエル形成用のイオン注入を行う工程と、上記レ
ジストを除去した後、熱処理を行うことにより、上記イ
オン注入により上記半導体基板に導入された不純物の活
性化を行うと共に、上記半導体基板の素子分離領域形成
部の上記酸化膜の膜厚を所定膜厚まで増大させる工程
と、を有することを特徴とするものである。
【０００９】また、本発明に係る半導体装置の製造方法
は、半導体基板上に部分的にＳＯＩ構造部を有する部分
ＳＯＩ基板を用いた半導体装置の製造方法に於いて、上
記半導体基板及び上記ＳＯＩ構造部の素子分離領域形成
部以外の領域上に選択的に形成された第１の耐酸化性膜
を用いて、上記ＳＯＩ構造部の半導体層が埋め込み絶縁
層まで酸化される条件で、上記半導体基板及びＳＯＩ構
造部の素子分離領域形成部に酸化膜を形成する工程と、
該工程後、上記部分ＳＯＩ基板上に第２の耐酸化性膜を
堆積し、上記半導体基板部が露出するようにパターニン
グされたレジストを用いて、上記半導体基板の素子分離
領域形成部に形成された酸化膜上の上記第２の耐酸化性
膜をエッチング除去する工程と、上記レジストを除去し
た後、上記部分ＳＯＩ基板全面にウエル形成用のイオン
注入を行う工程と、該工程後、熱処理を行うことによ
り、上記イオン注入により上記半導体基板及び上記ＳＯ
Ｉ構造部の半導体層に導入された不純物の活性化を行う
と共に、上記半導体基板の素子分離領域形成部の上記酸
化膜の膜厚を所定膜厚まで増大させる工程と、を有する
ことを特徴とするものである。
は、半導体基板上に部分的にＳＯＩ構造部を有する部分
ＳＯＩ基板を用いた半導体装置の製造方法に於いて、上
記半導体基板及び上記ＳＯＩ構造部の素子分離領域形成
部以外の領域上に選択的に形成された第１の耐酸化性膜
を用いて、上記ＳＯＩ構造部の半導体層が埋め込み絶縁
層まで酸化される条件で、上記半導体基板及びＳＯＩ構
造部の素子分離領域形成部に酸化膜を形成する工程と、
該工程後、上記部分ＳＯＩ基板上に第２の耐酸化性膜を
堆積し、上記半導体基板部が露出するようにパターニン
グされたレジストを用いて、上記半導体基板の素子分離
領域形成部に形成された酸化膜上の上記第２の耐酸化性
膜をエッチング除去する工程と、上記レジストを除去し
た後、上記部分ＳＯＩ基板全面にウエル形成用のイオン
注入を行う工程と、該工程後、熱処理を行うことによ
り、上記イオン注入により上記半導体基板及び上記ＳＯ
Ｉ構造部の半導体層に導入された不純物の活性化を行う
と共に、上記半導体基板の素子分離領域形成部の上記酸
化膜の膜厚を所定膜厚まで増大させる工程と、を有する
ことを特徴とするものである。
【００１０】
【００１１】本発明の半導体装置の製造方法によれば、
ＳＯＩ構造部とバルク基板部に於ける素子分離膜厚を、
それぞれ異なる膜厚とするために、まず、ＳＯＩ構造部
とバルク基板部、両方の素子分離用フォトリソグラフィ
及びエッチングを行い、ＳＯＩ構造部に於ける所望の素
子分離膜厚で素子分離用酸化処理を行う。更に、窒化膜
を堆積した後に、バルク基板部以外をフォトレジストで
覆うようにフォトリソグラフィ工程を行い、バルク基板
部の窒化膜をエッチングすると共に、バルク基板部のウ
エル注入を行い、レジスト除去後、バルク基板部のみ追
加素子分離用酸化処理を行う。これにより、フォトリソ
グラフィ工程数を増やすことなく、ＳＯＩ構造部とバル
ク基板部に於いて、それぞれ所望の素子分離膜厚及びウ
エル形成が可能となる。
ＳＯＩ構造部とバルク基板部に於ける素子分離膜厚を、
それぞれ異なる膜厚とするために、まず、ＳＯＩ構造部
とバルク基板部、両方の素子分離用フォトリソグラフィ
及びエッチングを行い、ＳＯＩ構造部に於ける所望の素
子分離膜厚で素子分離用酸化処理を行う。更に、窒化膜
を堆積した後に、バルク基板部以外をフォトレジストで
覆うようにフォトリソグラフィ工程を行い、バルク基板
部の窒化膜をエッチングすると共に、バルク基板部のウ
エル注入を行い、レジスト除去後、バルク基板部のみ追
加素子分離用酸化処理を行う。これにより、フォトリソ
グラフィ工程数を増やすことなく、ＳＯＩ構造部とバル
ク基板部に於いて、それぞれ所望の素子分離膜厚及びウ
エル形成が可能となる。
【００１２】また、本発明の半導体装置の製造方法によ
れば、ＳＯＩ構造部とバルク基板部に於ける素子分離膜
厚を、それぞれ異なる膜厚とするために、まず、ＳＯＩ
構造部とバルク基板部、両方の素子分離用フォトリソグ
ラフィ及びエッチングを行い、ＳＯＩ構造部に於ける所
望の素子分離膜厚で素子分離用酸化処理を行う。更に、
窒化膜を堆積した後に、バルク基板部以外をフォトレジ
ストで覆うようにフォトリソグラフィ工程を行い、バル
ク基板部の窒化膜をエッチングする。その後、レジスト
を除去して、ＳＯＩ構造部及びバルク基板部のウエル注
入を行い、更に、続けて、バルク基板部のみ追加素子分
離用酸化処理を行う。これにより、フォトリソグラフィ
工程数を増やすことなく、ＳＯＩ構造部とバルク基板部
に於いて、それぞれ所望の素子分離膜厚及びウエル形成
が可能となる。
れば、ＳＯＩ構造部とバルク基板部に於ける素子分離膜
厚を、それぞれ異なる膜厚とするために、まず、ＳＯＩ
構造部とバルク基板部、両方の素子分離用フォトリソグ
ラフィ及びエッチングを行い、ＳＯＩ構造部に於ける所
望の素子分離膜厚で素子分離用酸化処理を行う。更に、
窒化膜を堆積した後に、バルク基板部以外をフォトレジ
ストで覆うようにフォトリソグラフィ工程を行い、バル
ク基板部の窒化膜をエッチングする。その後、レジスト
を除去して、ＳＯＩ構造部及びバルク基板部のウエル注
入を行い、更に、続けて、バルク基板部のみ追加素子分
離用酸化処理を行う。これにより、フォトリソグラフィ
工程数を増やすことなく、ＳＯＩ構造部とバルク基板部
に於いて、それぞれ所望の素子分離膜厚及びウエル形成
が可能となる。
【００１３】すなわち、本発明の半導体装置の製造方法
よれば、フォトリソグラフィ工程数を増やすことなく、
ＳＯＩ構造部とバルク基板部に於いて、それぞれに最適
な素子分離膜厚及びウエルを形成することができるもの
である。
よれば、フォトリソグラフィ工程数を増やすことなく、
ＳＯＩ構造部とバルク基板部に於いて、それぞれに最適
な素子分離膜厚及びウエルを形成することができるもの
である。
【００１４】
【発明の実施の形態】以下、一実施形態に基づいて、本
発明を詳細に説明する。
発明を詳細に説明する。
【００１５】図１乃至図３は、本発明の一実施形態の半
導体装置の製造方法を示す製造工程断面図である。
導体装置の製造方法を示す製造工程断面図である。
【００１６】図１（ａ）は部分ＳＯＩ基板を示すもので
あり、１０は上部半導体層、２０は埋め込み酸化層、３
０は下部半導体基板である。この部分ＳＯＩ基板の製造
方法としては、例えば、シリコン基板内部の適当な深さ
の部分に酸素イオン等を注入して、シリコン基板中に、
酸化シリコン層（絶縁層）を形成した後、エッチングに
より、選択的に、酸化シリコン層及びその上部のシリコ
ン層を除去することによって、図１（ａ）に示す構造を
得る方法等がある。或いは、半導体基板（シリコン基板
等）上に、選択的に、絶縁層（酸化シリコン膜等）と半
導体層（シリコン層等）とを積層形成する方法等によっ
ても、図１（ａ）に示す構造の部分ＳＯＩ基板を得るこ
とができる。次いで、図１（ｂ）に示すように、基板表
面全体に、熱酸化によりパッド酸化膜４０、及び減圧Ｃ
ＶＤ法により窒化膜５０を堆積する。
あり、１０は上部半導体層、２０は埋め込み酸化層、３
０は下部半導体基板である。この部分ＳＯＩ基板の製造
方法としては、例えば、シリコン基板内部の適当な深さ
の部分に酸素イオン等を注入して、シリコン基板中に、
酸化シリコン層（絶縁層）を形成した後、エッチングに
より、選択的に、酸化シリコン層及びその上部のシリコ
ン層を除去することによって、図１（ａ）に示す構造を
得る方法等がある。或いは、半導体基板（シリコン基板
等）上に、選択的に、絶縁層（酸化シリコン膜等）と半
導体層（シリコン層等）とを積層形成する方法等によっ
ても、図１（ａ）に示す構造の部分ＳＯＩ基板を得るこ
とができる。次いで、図１（ｂ）に示すように、基板表
面全体に、熱酸化によりパッド酸化膜４０、及び減圧Ｃ
ＶＤ法により窒化膜５０を堆積する。
【００１７】次に、図１（ｃ）乃至（ｄ）に示すよう
に、ＳＯＩ構造部とバルク基板部の両方に、活性領域と
素子分離領域を決定するためのフォトリソグラフィ工程
（レジストパターニング工程）、及び、窒化膜５０及び
パッド酸化膜４０のエッチング工程を行う。なお、図１
（ｃ）に於いて、６０はパターニングされたフォトレジ
ストである。次に、フォトレジスト６０を除去した後、
図１（ｅ）に示すように、選択酸化法（ロコス法）を用
い、ＳＯＩ構造部とバルク基板部の双方に素子分離酸化
膜７０−１、７０−２を形成する。このときの素子分離
用酸化は、ＳＯＩ構造部に於いて活性領域が十分に絶縁
分離され、且つ、ＳＯＩ構造部の活性領域端において半
導体層厚が局所的に薄膜化しない条件で行う。一例とし
て、ＳＯＩ構造部の上部半導体層厚が５０ｎｍの場合、
素子分離用酸化膜厚は１２５〜１４０ｎｍとする。これ
は、上部半導体層の厚さ分だけの酸化では、充分に素子
分離を行うことができない場合があるので、オーバー酸
化を行っているものである。
に、ＳＯＩ構造部とバルク基板部の両方に、活性領域と
素子分離領域を決定するためのフォトリソグラフィ工程
（レジストパターニング工程）、及び、窒化膜５０及び
パッド酸化膜４０のエッチング工程を行う。なお、図１
（ｃ）に於いて、６０はパターニングされたフォトレジ
ストである。次に、フォトレジスト６０を除去した後、
図１（ｅ）に示すように、選択酸化法（ロコス法）を用
い、ＳＯＩ構造部とバルク基板部の双方に素子分離酸化
膜７０−１、７０−２を形成する。このときの素子分離
用酸化は、ＳＯＩ構造部に於いて活性領域が十分に絶縁
分離され、且つ、ＳＯＩ構造部の活性領域端において半
導体層厚が局所的に薄膜化しない条件で行う。一例とし
て、ＳＯＩ構造部の上部半導体層厚が５０ｎｍの場合、
素子分離用酸化膜厚は１２５〜１４０ｎｍとする。これ
は、上部半導体層の厚さ分だけの酸化では、充分に素子
分離を行うことができない場合があるので、オーバー酸
化を行っているものである。
【００１８】次に、図２（ａ）に示すように、更に、減
圧ＣＶＤ法により基板全面に窒化膜８０を堆積する。そ
の後、図２（ｂ）に示すように、ＳＯＩ構造部全体を覆
うようにフォトリソグラフィ工程を行い、このフォトレ
ジストマスク６０−１によって、図２（ｃ）に示すよう
に、バルク基板部上の窒化膜８０を追加堆積した膜厚程
度エッチングを行い、上述の素子分離用酸化膜７０−２
を基板表面に露出させる。
圧ＣＶＤ法により基板全面に窒化膜８０を堆積する。そ
の後、図２（ｂ）に示すように、ＳＯＩ構造部全体を覆
うようにフォトリソグラフィ工程を行い、このフォトレ
ジストマスク６０−１によって、図２（ｃ）に示すよう
に、バルク基板部上の窒化膜８０を追加堆積した膜厚程
度エッチングを行い、上述の素子分離用酸化膜７０−２
を基板表面に露出させる。
【００１９】そして、図３（ａ）に示すように、フォト
レジスト６０−１を剥離する前に、バルク基板部に対し
てデバイス作成に必要なウエル注入９０を行う。一例と
して、この場合のパッド酸化膜厚が５〜１０ｎｍであ
り、窒化膜厚が４０〜４５ｎｍであり、更に、ウエル注
入においてＰ型ウエルを形成する場合、後工程の素子分
離酸化膜下及びソース／ドレイン接合部下をＲｐ（平均
注入深さ）とするように、素子分離酸化膜下に対して
は、１１Ｂ＋イオンを１３０〜１８０ｋｅＶ、注入量を
１〜７Ｅ１２ｉｏｎｓ／ｃｍ２、ソース／ドレイン接合
部下に対しては１１Ｂ＋イオンを６０〜１１０ｋｅＶ、
注入量を１〜７Ｅ１２ｉｏｎｓ／ｃｍ２で行う。更に、
基板の最表面に対しては、トランジスタ特性を決定する
チャネル濃度決定用不純物イオン注入として１１Ｂ＋イ
オンを３５〜４５ｋｅＶ、注入量を１〜７Ｅ１２ｉｏｎ
ｓ／ｃｍ２で行う。
レジスト６０−１を剥離する前に、バルク基板部に対し
てデバイス作成に必要なウエル注入９０を行う。一例と
して、この場合のパッド酸化膜厚が５〜１０ｎｍであ
り、窒化膜厚が４０〜４５ｎｍであり、更に、ウエル注
入においてＰ型ウエルを形成する場合、後工程の素子分
離酸化膜下及びソース／ドレイン接合部下をＲｐ（平均
注入深さ）とするように、素子分離酸化膜下に対して
は、１１Ｂ＋イオンを１３０〜１８０ｋｅＶ、注入量を
１〜７Ｅ１２ｉｏｎｓ／ｃｍ２、ソース／ドレイン接合
部下に対しては１１Ｂ＋イオンを６０〜１１０ｋｅＶ、
注入量を１〜７Ｅ１２ｉｏｎｓ／ｃｍ２で行う。更に、
基板の最表面に対しては、トランジスタ特性を決定する
チャネル濃度決定用不純物イオン注入として１１Ｂ＋イ
オンを３５〜４５ｋｅＶ、注入量を１〜７Ｅ１２ｉｏｎ
ｓ／ｃｍ２で行う。
【００２０】次に、ウエル注入後、フォトレジスト６０
−１の剥離を行い、図３（ｂ）に示すように、バルク基
板部の素子分離領域に対して追加素子分離用酸化を行っ
て、最終素子分離酸化膜７０−３を形成する。このと
き、追加素子分離用酸化を行った後のバルク基板部の素
子分離酸化膜厚は、バルク基板部に最終的に形成される
フィールドトランジスタにおいて耐圧が充分に確保でき
る膜厚とする。一例として、この場合の最終の素子分離
膜厚は３２０〜４００ｎｍとする。
−１の剥離を行い、図３（ｂ）に示すように、バルク基
板部の素子分離領域に対して追加素子分離用酸化を行っ
て、最終素子分離酸化膜７０−３を形成する。このと
き、追加素子分離用酸化を行った後のバルク基板部の素
子分離酸化膜厚は、バルク基板部に最終的に形成される
フィールドトランジスタにおいて耐圧が充分に確保でき
る膜厚とする。一例として、この場合の最終の素子分離
膜厚は３２０〜４００ｎｍとする。
【００２１】その後、図３（ｃ）に示すように、活性領
域上の窒化膜をリン酸等の窒化膜エッチャントを用いて
除去する。次に、図３（ｄ）に示すように、バルク基板
部全体を覆うようにフォトリソグラフィ工程を行い、こ
のフォトレジストマスク６０−２によって、ＳＯＩ構造
部の素子分離領域に囲まれた活性領域となる上部半導体
層に、パッド酸化膜４０を介して、Ｐ型の不純物イオン
を、しきい値制御用のイオン注入１００として注入し、
ウエル領域となるＰ型不純物によるイオン注入層を形成
する。このとき、一例として、ＳＯＩ構造部の上部半導
体層上のパッド酸化膜が５〜１０ｎｍである場合、Ｐ型
不純物によるイオン注入条件は、上部半導体層の中央部
にピークを作るように、１１Ｂ＋イオンを５〜１５ｋｅ
Ｖ、または４９ＢＦ２＋イオンを２０〜７０ｋｅＶ、注
入量を０．２〜１Ｅ１３ｉｏｎｓ／ｃｍ２で行う。
域上の窒化膜をリン酸等の窒化膜エッチャントを用いて
除去する。次に、図３（ｄ）に示すように、バルク基板
部全体を覆うようにフォトリソグラフィ工程を行い、こ
のフォトレジストマスク６０−２によって、ＳＯＩ構造
部の素子分離領域に囲まれた活性領域となる上部半導体
層に、パッド酸化膜４０を介して、Ｐ型の不純物イオン
を、しきい値制御用のイオン注入１００として注入し、
ウエル領域となるＰ型不純物によるイオン注入層を形成
する。このとき、一例として、ＳＯＩ構造部の上部半導
体層上のパッド酸化膜が５〜１０ｎｍである場合、Ｐ型
不純物によるイオン注入条件は、上部半導体層の中央部
にピークを作るように、１１Ｂ＋イオンを５〜１５ｋｅ
Ｖ、または４９ＢＦ２＋イオンを２０〜７０ｋｅＶ、注
入量を０．２〜１Ｅ１３ｉｏｎｓ／ｃｍ２で行う。
【００２２】上記工程以降は、通常の半導体装置の製造
方法と同じ処理を行いデバイスを作成する。一例とし
て、ＳＯＩ構造部上にウエル注入を行い、レジスト剥離
を行った後、ＨＦ等の酸化膜エッチャントを用いてパッ
ド酸化膜を除去し、基板全面の活性領域にゲート絶縁膜
を形成する。このとき、ゲート絶縁膜の膜厚は、トラン
ジスタのチャネル長が、例えば０．３５ｕｍであるなら
ば、７〜１０ｎｍとする。次に、ポリシリコン膜を減圧
ＣＶＤ法を用いてゲート絶縁膜上の全面に形成し、フォ
トリソグラフィ、エッチング工程によりゲート電極を形
成する。次に、半導体基板の表面全体にＣＶＤ法等によ
ってシリコン酸化膜を堆積し、異方性エッチングを用い
てゲート電極側面にサイドウォールを形成する。次に、
半導体基板の表面全体に半導体基板の法線方向から、ゲ
ート電極及びサイドウォールをマスクとして、Ｎ型不純
物である３１Ｐ＋イオンを注入し、ソース／ドレイン領
域であるＮ型不純物層及びＮ型ゲート電極を形成する。
その後、ランプアニーラー等を用いて不純物の活性化ア
ニールを行う。次に、メタル配線のための層間絶縁膜を
形成し、コンタクトホールをフォトリソグラフィ、エッ
チングにより形成し、コンタクトのプラグ形成を行い、
メタル配線の加工を行う。以上により、半導体装置を製
造することができる。
方法と同じ処理を行いデバイスを作成する。一例とし
て、ＳＯＩ構造部上にウエル注入を行い、レジスト剥離
を行った後、ＨＦ等の酸化膜エッチャントを用いてパッ
ド酸化膜を除去し、基板全面の活性領域にゲート絶縁膜
を形成する。このとき、ゲート絶縁膜の膜厚は、トラン
ジスタのチャネル長が、例えば０．３５ｕｍであるなら
ば、７〜１０ｎｍとする。次に、ポリシリコン膜を減圧
ＣＶＤ法を用いてゲート絶縁膜上の全面に形成し、フォ
トリソグラフィ、エッチング工程によりゲート電極を形
成する。次に、半導体基板の表面全体にＣＶＤ法等によ
ってシリコン酸化膜を堆積し、異方性エッチングを用い
てゲート電極側面にサイドウォールを形成する。次に、
半導体基板の表面全体に半導体基板の法線方向から、ゲ
ート電極及びサイドウォールをマスクとして、Ｎ型不純
物である３１Ｐ＋イオンを注入し、ソース／ドレイン領
域であるＮ型不純物層及びＮ型ゲート電極を形成する。
その後、ランプアニーラー等を用いて不純物の活性化ア
ニールを行う。次に、メタル配線のための層間絶縁膜を
形成し、コンタクトホールをフォトリソグラフィ、エッ
チングにより形成し、コンタクトのプラグ形成を行い、
メタル配線の加工を行う。以上により、半導体装置を製
造することができる。
【００２３】本実施形態によれば、ＳＯＩ構造部とバル
ク基板部に於いて、異なる素子分離膜厚及びウエル形成
に要するフォトリソグラフィ工程は３回である。
ク基板部に於いて、異なる素子分離膜厚及びウエル形成
に要するフォトリソグラフィ工程は３回である。
【００２４】上記実施形態は一例であり、他の方法とし
て図４に示す様に、図２（ｃ）以降の工程として、バル
ク基板部に対してウエル注入及び追加素子分離用酸化を
行う以前に、レジスト６０−１を除去し、ＳＯＩ構造部
及びバルク基板部の両方に対して同時に不純物イオン注
入１１０を行うことも可能である（図４（ａ））。この
とき、バルク基板部におけるウエル注入は、素子間のリ
ークを抑える為に、素子分離酸化膜下と後工程で形成さ
れるソース／ドレイン接合下に、それぞれ高濃度部を形
成するように、少なくとも１回行う必要がある。更に、
基板の最表面においては、トランジスタ特性を決定する
チャネル濃度決定用不純物イオン注入を行う必要があ
り、トータルで最低２回のウエル注入を必要とする。し
かし、ＳＯＩ構造部においては、バルク基板部における
チャネル濃度決定用不純物イオン注入のみが上部半導体
層中に注入され、バルク基板部における素子分離酸化膜
下と後工程で形成されるソース／ドレイン接合下に、そ
れぞれ高濃度部を形成する注入に於いては、ＳＯＩ構造
部に於ける埋め込み酸化膜中、若しくは下部半導体基板
中に不純物イオンが注入されるため、特に、ＳＯＩ構造
部上のデバイス特性には影響しない。このように、ＳＯ
Ｉ構造部及びバルク基板部、両方同時に、ウエル形成用
の不純物イオン注入を行った場合、前述した実施形態に
対して、ＳＯＩ構造部のウエル形成用注入におけるフォ
トリソグラフィ工程及びイオン注入工程を削除すること
が可能であり、更なるコスト削減が可能となる。
て図４に示す様に、図２（ｃ）以降の工程として、バル
ク基板部に対してウエル注入及び追加素子分離用酸化を
行う以前に、レジスト６０−１を除去し、ＳＯＩ構造部
及びバルク基板部の両方に対して同時に不純物イオン注
入１１０を行うことも可能である（図４（ａ））。この
とき、バルク基板部におけるウエル注入は、素子間のリ
ークを抑える為に、素子分離酸化膜下と後工程で形成さ
れるソース／ドレイン接合下に、それぞれ高濃度部を形
成するように、少なくとも１回行う必要がある。更に、
基板の最表面においては、トランジスタ特性を決定する
チャネル濃度決定用不純物イオン注入を行う必要があ
り、トータルで最低２回のウエル注入を必要とする。し
かし、ＳＯＩ構造部においては、バルク基板部における
チャネル濃度決定用不純物イオン注入のみが上部半導体
層中に注入され、バルク基板部における素子分離酸化膜
下と後工程で形成されるソース／ドレイン接合下に、そ
れぞれ高濃度部を形成する注入に於いては、ＳＯＩ構造
部に於ける埋め込み酸化膜中、若しくは下部半導体基板
中に不純物イオンが注入されるため、特に、ＳＯＩ構造
部上のデバイス特性には影響しない。このように、ＳＯ
Ｉ構造部及びバルク基板部、両方同時に、ウエル形成用
の不純物イオン注入を行った場合、前述した実施形態に
対して、ＳＯＩ構造部のウエル形成用注入におけるフォ
トリソグラフィ工程及びイオン注入工程を削除すること
が可能であり、更なるコスト削減が可能となる。
【００２５】ＳＯＩ構造部及びバルク基板部、両方同時
に不純物イオン注入を行った後、バルク基板部のみに追
加素子分離用酸化を行い、最終素子分離酸化膜７０−３
を形成する（図４（ｂ））。続いて、活性領域上の窒化
膜をリン酸等の窒化膜エッチャントを用いて除去する
（図４（ｃ））。このように、素子分離及びウエル形成
を行うことも可能である。
に不純物イオン注入を行った後、バルク基板部のみに追
加素子分離用酸化を行い、最終素子分離酸化膜７０−３
を形成する（図４（ｂ））。続いて、活性領域上の窒化
膜をリン酸等の窒化膜エッチャントを用いて除去する
（図４（ｃ））。このように、素子分離及びウエル形成
を行うことも可能である。
【００２６】また、更に、図５乃至図７に示す従来技術
としての半導体装置の製造工程に於ける図６（ｄ）以降
に、上記他の実施形態として記述している図４の工程
（図４（ａ）、図４（ｃ））を行うことによってもウエ
ル形成が可能であり、フォトリソグラフィ工程数の削減
が可能である。但し、この場合は、ＳＯＩ構造部及びバ
ルク基板部、両方同時に不純物イオン注入を行った後、
活性化のアニール工程を必要とする。
としての半導体装置の製造工程に於ける図６（ｄ）以降
に、上記他の実施形態として記述している図４の工程
（図４（ａ）、図４（ｃ））を行うことによってもウエ
ル形成が可能であり、フォトリソグラフィ工程数の削減
が可能である。但し、この場合は、ＳＯＩ構造部及びバ
ルク基板部、両方同時に不純物イオン注入を行った後、
活性化のアニール工程を必要とする。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、工程数を増やすことなく、ＳＯＩ構造部とバル
ク基板部に於いて、それぞれのデバイス特性に最適の所
望の素子分離膜厚及びウエル構造を得ることができるも
のである。
よれば、工程数を増やすことなく、ＳＯＩ構造部とバル
ク基板部に於いて、それぞれのデバイス特性に最適の所
望の素子分離膜厚及びウエル構造を得ることができるも
のである。
【図１】（ａ）乃至（ｅ）は、それぞれ、本発明の第１
の実施形態である半導体装置の製造方法に於ける第１工
程乃至第５工程を示す製造工程断面図である。
の実施形態である半導体装置の製造方法に於ける第１工
程乃至第５工程を示す製造工程断面図である。
【図２】（ａ）乃至（ｃ）は、それぞれ、本発明の第１
の実施形態である半導体装置の製造方法に於ける第６工
程乃至第８工程を示す製造工程断面図である。
の実施形態である半導体装置の製造方法に於ける第６工
程乃至第８工程を示す製造工程断面図である。
【図３】（ａ）乃至（ｄ）は、それぞれ、本発明の第１
の実施形態である半導体装置の製造方法に於ける第９工
程乃至第１２工程を示す製造工程断面図である。
の実施形態である半導体装置の製造方法に於ける第９工
程乃至第１２工程を示す製造工程断面図である。
【図４】（ａ）乃至（ｃ）は、それぞれ、本発明の第２
の実施形態である半導体装置の製造方法に於ける第９工
程乃至第１１工程を示す製造工程断面図である。
の実施形態である半導体装置の製造方法に於ける第９工
程乃至第１１工程を示す製造工程断面図である。
【図５】（ａ）乃至（ｅ）は、それぞれ、従来の半導体
装置の製造方法に於ける第１工程乃至第５工程を示す製
造工程断面図である。
装置の製造方法に於ける第１工程乃至第５工程を示す製
造工程断面図である。
【図６】（ａ）乃至（ｄ）は、それぞれ、従来の半導体
装置の製造方法に於ける第６工程乃至第９工程を示す製
造工程断面図である。
装置の製造方法に於ける第６工程乃至第９工程を示す製
造工程断面図である。
【図７】（ａ）乃至（ｃ）は、それぞれ、従来の半導体
装置の製造方法に於ける第１０工程乃至第１２工程を示
す製造工程断面図である。
装置の製造方法に於ける第１０工程乃至第１２工程を示
す製造工程断面図である。
１０ 部分ＳＯＩ基板におけ
る上部半導体層 ２０ 部分ＳＯＩ基板におけ
る埋め込み酸化膜 ３０ 部分ＳＯＩ基板におけ
る下部半導体基板 ４０ パッド酸化膜 ５０ 窒化膜 ６０、６０−１、６０−２ フォトレジスト ７０−１ ＳＯＩ構造部に於ける
素子分離酸化膜 ７０−２ バルク基板部における
素子分離酸化膜 ７０−３ バルク基板部における
最終素子分離酸化膜 ８０ 窒化膜 ９０ バルク基板部における
ウエル注入 １００ ＳＯＩ構造部における
ウエル注入 １１０ ＳＯＩ構造部及びバル
ク基板部におけるウエル注入
る上部半導体層 ２０ 部分ＳＯＩ基板におけ
る埋め込み酸化膜 ３０ 部分ＳＯＩ基板におけ
る下部半導体基板 ４０ パッド酸化膜 ５０ 窒化膜 ６０、６０−１、６０−２ フォトレジスト ７０−１ ＳＯＩ構造部に於ける
素子分離酸化膜 ７０−２ バルク基板部における
素子分離酸化膜 ７０−３ バルク基板部における
最終素子分離酸化膜 ８０ 窒化膜 ９０ バルク基板部における
ウエル注入 １００ ＳＯＩ構造部における
ウエル注入 １１０ ＳＯＩ構造部及びバル
ク基板部におけるウエル注入
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/762
H01L 21/761
H01L 27/12
Claims (2)
- 【請求項１】 半導体基板上に部分的にＳＯＩ（Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構
造部を有する部分ＳＯＩ基板を用いた半導体装置の製造
方法に於いて、上記半導体基板及び上記ＳＯＩ構造部の
素子分離領域形成部以外の領域上に選択的に形成された
第１の耐酸化性膜を用いて、上記ＳＯＩ構造部の半導体
層が埋め込み絶縁層まで酸化される条件で、上記半導体
基板及びＳＯＩ構造部の素子分離領域形成部に酸化膜を
形成する工程と、該工程後、上記部分ＳＯＩ基板上に第
２の耐酸化性膜を堆積し、上記半導体基板部が露出する
ようにパターニングされたレジストを用いて、上記半導
体基板の素子分離領域形成部に形成された酸化膜上の上
記第２の耐酸化性膜をエッチング除去する工程と、該工
程後、上記レジストを残存させた状態で、該レジストを
マスクとしてウエル形成用のイオン注入を行う工程と、
上記レジストを除去した後、熱処理を行うことにより、
上記イオン注入により上記半導体基板に導入された不純
物の活性化を行うと共に、上記半導体基板の素子分離領
域形成部の上記酸化膜の膜厚を所定膜厚まで増大させる
工程と、を有することを特徴とする、半導体装置の製造
方法。 - 【請求項２】 半導体基板上に部分的にＳＯＩ（Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構
造部を有する部分ＳＯＩ基板を用いた半導体装置の製造
方法に於いて、上記半導体基板及び上記ＳＯＩ構造部の
素子分離領域形成部以外の領域上に選択的に形成された
第１の耐酸化性膜を用いて、上記ＳＯＩ構造部の半導体
層が埋め込み絶縁層まで酸化される条件で、上記半導体
基板及びＳＯＩ構造部の素子分離領域形成部に酸化膜を
形成する工程と、該工程後、上記部分ＳＯＩ基板上に第
２の耐酸化性膜を堆積し、上記半導体基板部が露出する
ようにパターニングされたレジストを用いて、上記半導
体基板の素子分離領域形成部に形成された酸化膜上の上
記第２の耐酸化性膜をエッチング除去する工程と、上記
レジストを除去した後、上記部分ＳＯＩ基板全面にウエ
ル形成用のイオン注入を行う工程と、該工程後、熱処理
を行うことにより、上記イオン注入により上記半導体基
板及び上記ＳＯＩ構造部の半導体層に導入された不純物
の活性化を行うと共に、上記半導体基板の素子分離領域
形成部の上記酸化膜の膜厚を所定膜厚まで増大させる工
程と、を有することを特徴とする、半導体装置の製造方
法。
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