KR19990036772A - 트렌치 격리구조를 갖는 전계효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

트렌치 격리부 부근의 실리콘 기판의 일부분에 산화속도를 증가시키기 위해 아르곤과 같은 이온이 주입된다. 또는, 산화속도를 감소시키기 위해 질소이온이, 트렌치 격리부 부근의 실리콘기판의 다른 부분에 주입된다. 그후, 열산화가 실행되어, 게이트 절연막이, 그 두께가 중앙부의 두께와 같거나 또는 더 뚜껍도록 형성된다. 따라서, 게이트 절연막이 게이트 전극의 단부에서 얇아지는 것에 기인하는 절연막 파괴전압의 열화가 방지될 수 있다.

Description

트렌치 격리구조를 갖는 전계효과 트랜지스터 및 그 제조방법
본 발명은 트렌치 격리구조를 구비한 전계효과 트랜지스터 및 그 제조방법, 보다 구체적으로, LOCOS 법으로 형성된 필드 절연막을 갖는 전계효과 트랜지스터 및 트렌치 DRAM 셀과 같은 트렌치 격리구조를 갖는 전계효과 트랜지스터에 관한 것이며 또한, 상기 전계효과 트랜지스터의 제조방법에 관한 것이다.
반도체 장치의 소자 격리영역을 형성하는 경우에, 미세구조에 적합한 트렌치 격리법이 지금까지 사용되어 왔다. 도 1a 내지 도 1e 는 제조단계 순으로 이 트렌치 격리법을 도시하는 단면도이다. 도 1a 에 도시된 바와 같이, 실리콘 기판(3) 상에 실리콘 산화막(6)이 형성되고, 이 실리콘 산화막(6) 상에 실리콘 질화막(5)이 형성된다. 또한, 트렌치 격리부가 형성될 위치에 위치한 실리콘 산화막(6) 및 실리콘 질화막(5) 부분들은 선택적으로 제거된다.
또한, 도 1b 에 도시된 바와 같이, 실리콘 질화막(5) 및 실리콘 산화막(6)을 마스크로서 이용하여 실리콘 기판(3)을 에칭하여 실리콘 기판(3)에 트렌치(7)를 형성한다.
그후, 도 1c 에 도시된 바와 같이, 실리콘 질화막(5) 및 실리콘 산화막(6)이 제거된 후, 소자 분리를 위한 절연막(2)이 트렌치(7)에 매립된 상태로 형성된다.
이어서, 도 1d 에 도시된 바와 같이, 전체 표면 상에 산화막(30)을 형성한 후, 도 1e 에 도시된 바와 같이 게이트 전극막(1)이 전체 표면 상에 형성된다.
또한, 트렌치 격리법 보다는 미세화에는 알맞지 않지만 제조공정이 간단한 LOCOS(LOCAL OXIDATION OF SILICON)법에 기초한 소자 격리법이 있다.
도 2a 내지 도 2d 는 이 LOCOS 법에 기초한 소자 격리법을 제조단계 순으로 도시한 단면도이다. 도 2a 에 도시한 바와 같이, 실리콘 기판(3) 상에 실리콘 산화막(6)과 실리콘 질화막(5)이 형성되고, 소자 격리부가 형성될 위치에 위치한 실리콘 산화막(6) 및 실리콘 질화막(5) 부분들은 선택적으로 제거되어 기판의 표면을 노출한다.
이어서, 도 2b 에 도시한 바와 같이, 기판의 표면은 실리콘 질화막(5)을 마스크로서 이용하여 산화되어 기판 표면 상에 실리콘 산화막(31)이 형성되고, 이 막이 소자 격리부로서 사용된다.
그후, 도 2c 에 도시한 바와 같이, 실리콘 산화막(6) 및 실리콘 질화막(5)이 제거되고, 실리콘 산화막(31)의 부분들 사이에 소자영역(32)이 형성된다.
이어서, 도 2d 에 도시한 바와 같이, 게이트 절연막(33)이 형성되고 그후, 게이트 전극막(1)이 형성된다.
전술된 바와 같이, 산화에 의해 절연막을 형성하는 경우, 실리콘 기판 상에 절연막 등의 패턴이 없는 경우는, 실리콘 기판의 표면으로부터 산소가 균일하게 공급되어 균일한 두께의 산화막이 형성된다. 그러나, 실리콘 기판 상에 절연막의 패턴이 존재하는 경우, 실리콘 기판 표면으로부터의 산소공급이 균일하지 않게 되어, 상기 패턴의 끝부분 부근의 산화막이 얇아진다.
도 3a 내지 도 3f 는 트렌치 DRAM 의 제조방법을 제조단계 순으로 도시한 단면도이다. 도 3a 에 도시한 바와 같이, 실리콘 기판(3) 상에 기판 플레이트 전극(16)이 형성되고 또한, 필드 절연막(19), 실리콘 산화막(14), 실리콘 질화막(13) 및 실리콘 산화막(12)이 형성된다. 그후, 트렌치(20)가 형성되고, 상기 기판 플레이트 전극(16)의 하부에 위치한 트렌치(20)의 내부 표면에 용량전극(17) 및 용량 절연막(18)이 적층 또는 레미네이션에 의해 형성되며, 필드 절연막(19)의 측면 상에는 실리콘 산화막(15)이 형성된다.
이어서, 도 3b 에 도시한 바와 같이, 실리콘막(21)이 트렌치(20)내에 매립된 상태로 형성되고, 도 3c 에 도시한 바와 같이, 실리콘 산화막(12)상의 실리콘막(21)의 일부분이 제거된다. 결과적으로, 실리콘으로 형성된 축적전극(22)이 트렌치(20)내에 남는다.
다음, 도 3d 에 도시한 바와 같이, 실리콘 산화막(12)이 제거되고 그후, 불순물을 함유하는 실리콘으로 형성된 축적전극(22)을 인접한 셀의 트랜스퍼 게이트의 게이트 전극(24)으로부터 격리하기 위해, 축적전극(24)의 상부를 산화시켜 산화막(34)을 형성한다.
그후, 도 3e 에 도시한 바와 같이, 실리콘 질화막(13) 및 실리콘 산화막(14)이 제거된 후, 게이트 절연막(25)이 형성되고, 게이트 전극(240) 및 측벽 절연막(26)이 형성되며 또한, 소오스-드레인 영역(27)이 형성된다.
이어서, 도 3f 에 도시한 바와 같이, 실리콘 산화막(15) 상에 전극(28)이 형성된다.
한편, 실리콘 기판을 산화하기 전에, 불순물을 실리콘 기판에 주입하여 산화막의 두께를 제어하는 방법이 일본 특개평 번호 7-94503 에 개시되어 있다. 좀더 구체적으로는, 특개평 7-94503 에 개시된 방법에 따르면, 질소이온과 아르곤 이온을 실리콘 기판에 주입한 후, 실리콘 기판의 표면을 열산화 시킴으로써, 산화 속도가 제어된다. 도 10 에 도시한 바와 같이, 실리콘 기판에 주입된 불순물의 양이 증가되면, 결과적인 산화막의 두께를 바꿀 수 있다.
트렌치 격리구조(도 1a 내지 도 1e 참조)를 이용한 전계효과 트랜지스터의 게이트 절연막(30)은 새부리 구조를 갖지 않으며, 산화과정 동안, 실리콘 기판의 표면으로부터 산소가 균일하게 공급되지 않기 때문에 트렌치 격리부의 단부 부근의 게이트 절연막의 일부분은 얇아진다. 결과적으로, 트렌치 격리부의 단부 부근의 산화막의 파괴전압은, 산화막 두께에 예기되는 파괴전압에 비해 열화되고, 그럼으로써, 산화막의 신뢰성이 저하된다.
소자분리부가 열산화(도 2a 내지 도 2b 참조)에 기초한 LOCOS 법에 의해 형성되는 경우, 새부리 구조에 의해, 소자 분리부의 단부 부근의 게이트 절연막(33)부의 두께는 게이트 절연막의 중앙부보다 커지고 설계된 대로 예기되는 절연막의 두께보다 작아지는 일은 없다. 결과적으로, 절연막의 파괴전압은, 예기되는 두께를 갖는 절연막의 파괴전압보다 나빠지지는 않는다. 그러나, 전계효과 트랜지스터가 좀더 미세화 되는 경우, 새부리 구조에 의해, 좁은 소자영역(32)을 형성하는 것이 어려워진다.
또한, 트렌치 DRAM 셀에서(도 3a 내지 도 3f 참조), 불순물을 함유하는 실리콘을 구비하는 축적전극(22)을 인접 셀의 트랜스퍼 게이트의 게이트 전극(24)으로부터 격리하는 경우, 축적전극(22)의 상부는 산화되어 실리콘 산화막(34)을 형성한다(도 3d 참조). 산소가 균일하게 공급되지 않는 경우, 소자 분리부의 단부 부근의 산화막(34)부의 두께는 얇아진다. 결과적으로, 격리 파괴전압은, 예기되는 산화막 두께의 신뢰성과 비교하여 나쁘게 된다.
한편, 산화를 하기 전에 불순물을 실리콘 기판에 주입하여 산화막의 두께를 제어하는 방법의(일본 특개평 7-94503 참조) 경우에 따르면, 실리콘 기판으로 주입되는 불순물의 양을 증가시키면, 결과적인 산화막의 특성이 열화되고 따라서, 상기의 일본 특개평 7-94503 에 기술된 바와 같이 고밀도 조건 하에서는 사용될 수 없다.
본 발명의 목적은, 절연 파괴전압을 열화시키지 않는 절연막을 갖는 트렌치 구조를 구비한 전계효과 트랜지스터와 상기 전계효과 트랜지스터의 제조방법을 제공하는 것이다
본 발명의 다른 목적은, 새부리 구조를 억제하는 LOCOS 법으로 형성되는 필드 절연막의 형성방법을 제공하는 것이다.
본 발명의 다른 목적은, 트렌치 DRAM 셀의 축적전극을 인접 셀의 트랜스퍼 게이트의 게이트 전극으로부터 격리하기 위한, 절연 파괴전압을 열화시키지 않는 절연막의 형성방법을 제공하는 것이다.
본 발명에 따른, 트렌치 격리구조를 갖는 전계효과 트랜지스터는, 트렌치 격리부의 단부 부근의 게이트 절연막의 두께가, 게이트 절연막의 중앙부의 두께와 같거나 그보다 크다는 특징이 있다.
본 발명에 따른 트렌치 격리부를 갖는 전계효과 트랜지스터의 게이트 절연막을 제조하는 방법은, 트렌치 에칭을 위한 제 1 마스크 절연막을 형성하는 단계, 트렌치 에칭을 실행하는 단계, 아르곤, 붕소, 인 또는 실리콘을 주입하는 단계, 트렌치 격리를 위한 제 1 절연막을 트렌치 내에 매립된 상태로 형성하는 단계, 제 1 마스크 절연막이 제거된 후에 게이트 절연막을 형성하는 단계, 게이트 전극을 형성하는 단계 및 콘택트와 배선을 형성하는 단계를 구비한다.
또한 본 발명은, 트렌치 격리부를 갖는 전계효과 트랜지스터의 게이트 절연막의 제조방법을 제공한다. 상기 방법은, 트렌치 에칭을 위한 제 1 마스크 절연막을 형성하는 단계, 트렌치 에칭을 실행하는 단계, 트렌치 격리를 위한 제 1 절연막을 트렌치 내에 매립된 상태로 형성하는 단계, 제 1 마스크 절연막을 제거하는 단계, 트렌치 격리부의 측벽 상에 제 2 절연막을 형성하는 단계, 질소를 주입하는 단계, 트렌치 격리부의 측벽 상의 제 2 절연막을 제거하는 단계, 게이트 절연막과 게이트 전극을 형성하는 단계 및 콘택트와 배선을 형성하는 단계를 구비한다.
또한 본 발명은, 필드 절연막을 갖는 전계효과 트랜지스터의 제조방법을 제공하며, 상기 방법은, 필드 절연막의 형성을 위한 제 1 마스크 절연막을 형성하는 단계, 질소를 주입하는 단계, 열산화를 실행하여 필드 절연막을 형성하는 단계, 제 1 마스크 절연막을 제거하는 단계, 게이트 절연막과 게이트 전극을 형성하는 단계 및 콘택트와 배선을 형성하는 단계를 구비한다.
또한 본 발명은 트렌치 DRAM 셀의 제조방법을 제공하며 상기 방법은, 트렌치 에칭을 위한 제 2 마스크 절연막을 형성하는 단계, 기판 측의 용량전극 및 용량 절연막을 형성하는 단계, 불순물을 포함하는 실리콘을 증착하는 단계, 상기 실리콘을 에치백하는 단계, 아르곤, 붕소, 인 또는 실리콘을 기판에 경사 이온 주입하는 단계, 실리콘을 산화하여 제 3 절연막을 형성하는 단계, 제 2 마스크 절연막을 제거하는 단계, 트랜스퍼 게이트의 게이트 전극 및 소오스-드레인 영역을 형성하는 단계, 트랜스퍼 게이트의 드레인 영역을 실리콘에 접속하기 위한 전극을 형성하는 단계 및 콘택트와 배선을 형성하는 단계를 구비한다.
또한 본 발명은 트렌치 DRAM 셀 제조방법을 제공하며 상기 방법은, 트렌치 에칭을 위한 제 2 마스크 절연막을 형성하는 단계, 기판 측의 용량전극 및 용량 절연막을 형성하는 단계, 불순물을 포함하는 실리콘을 증착하는 단계, 상기 실리콘을 에치백하는 단계, 제 2 마스크의 절연막의 측벽 상에 제 4 절연막을 형성하는 단계, 질소를 이온 주입하는 단계, 제 2 마스크 의 절연막 및 제 4 절연막을 제거하는 단계, 상기 실리콘을 산화하여 제 3 절연막을 형성하는 단계, 트랜스퍼 게이트의 게이트 전극 및 소오스-드레인 영역을 형성하는 단계, 트랜스퍼 게이트의 드레인 영역과 실리콘을 서로 접속하기 위한 전극을 형성하는 단계 및 콘택트와 배선을 형성하는 단계를 구비한다.
본 발명에 따르면, 열산화에 의해 형성된 전계효과 트랜지스터의 게이트 절연막을 격리하기 위한 절연막 또는, 트렌치 DRAM 셀의 트랜스퍼 게이트의 게이트 전극을 축적전극으로부터 분리하기위한 절연막이 형성되는 경우, 산화속도를 향상시키기 위한 불순물을 패턴의 단부부근 영역에 주입하거나 또는, 산화속도를 감소시키기 위한 불순물을 패턴 단부부근 이외의 영역에 주입하여, 패턴 단부 부근의 절연막부의 두께가, 게이트 절연막의 중앙부의 두께와 같거나 그보다 크도록 함으로써 우수한 절연 파괴전압을 갖는 절연막이 형성될 수 있다. 또한, 열산화에 의해 필드 절연막을 형성하는 경우, 산화속도를 감소시키기 위한 불순물을 새부리 구조가 형성되는 영역에 주입함으로써, 새부리구조가 적은 필드 절연막이 형성될 수 있다.
도 1a 내지 1e 는 트렌치 격리구조를 갖는 전계효과 트랜지스터를 제조하기 위한 종래방법을 제조단계 순으로 도시하는 단면도이다.
도 2a 내지 2d 는 LOCOS 법으로 형성된 필드 절연막을 갖는 전계효과 트랜지스터를 제조하기 위한 종래방법을 제조단계 순으로 도시하는 단면도이다.
도 3a 내지 3f 는 트렌치 셀 구조를 형성하기 위한 종래방법을 제조단계 순으로 도시하는 단면도이다.
도 4 는 본 발명의 실시예에 따른 트렌치 격리구조를 갖는 전계효과 트랜지스터의 게이트 절연막의 구조를 도시하는 단면도이다.
도 5a 내지 5e 는 본 발명의 제 1 실시예에 따른 트렌치 격리구조를 갖는 전계효과 트랜지스터의 제조방법을 제조단계 순으로 도시하는 단면도이다.
도 6a 내지 6e 는 본 발명의 제 2 실시예에 따른 트렌치 격리구조를 갖는 전계효과 트랜지스터의 제조방법을 제조단계 순으로 도시하는 단면도이다.
도 7a 내지 7e 는 본 발명의 제 3 실시예에 따른, LOCOS 법으로 형성된 필드 절연막을 갖는 전계효과 트랜지스터의 제조방법을 제조단계 순으로 도시하는 단면도이다.
도 8a 내지 8f 는 본 발명의 제 4 실시예에 따른 트렌치 셀 구조의 형성방법을 제조단계 순으로 도시하는 단면도이다.
도 9a 내지 9f 는 본 발명의 제 5 실시예에 따른 트렌치 셀 구조의 형성방법을 제조단계 순으로 도시하는 단면도이다.
도 10 은 실리콘 기판에 질소를 이온 주입한 후에 산화가 실행되었을 경우, 산화막 두께와 산화막 신뢰성(QBD)사이의 관계를 도시하는 그래프이다.
도 11 은 실리콘 기판에 Ar+ 를 이온 주입한 후에 산화가 실행되었을 경우, 산화막 두께와 산화막 신뢰성(QBD)사이의 관계를 도시하는 그래프이다.
도 12a 내지 도 12d 는 종래방법에 대한 본 발명의 이점을 도시하는 단면도이다.
* 도면의주요부분에대한부호의설명 *
1, 4, 11, 25 : 게이트 절연막
2, 6, 12, 14, 15, 23, 29 : 실리콘 산화막
3 : 실리콘 기판 5, 8, 13 : 실리콘 질화막
7, 20 : 트렌치 9, 19, 31 : 필드 절연막
10, 32 : 소자영역 16 : 기판 플레이트전극
17 : 용량전극 18 : 용량절연막
21, 22 : 실리콘막 24 : 게이트 전극
26 : 실리콘 절연막의 측벽 27 : 소스-드레인 영역
28 : 전극 35, 38 : Ar+ 의 분포영역
36, 37, 39 : N+ 의 분포영역
본 발명의 실시예는 첨부한 도면을 참조하여 설명될 것이다. 도 4 는 본 발명의 제 1 실시예에 따른, 트렌치 격리구조를 갖는 전계효과 트랜지스터의 구조를 도시하는 단면도이다. 실리콘 기판(3) 상에 게이트 절연막(4)이 형성되고 또한, 게이트 전극(1)이 형성되며, 기판의 표면 내에 트렌치 격리부(2)가 형성된다. 본 실시예에서는, 트렌치 격리부(2)에 인접한 게이트 절연막(4)의 단부 부근의 두께를 게이트 절연막(4)의 중앙부의 두께와 같게 하거나 그보다 최대 15 % 두껍게 하여, 게이트 전극의 단부에서 게이트 절연막의 파괴전압이 열화되지 않는다. 또한, 트렌치 엣지가 둥글게 되기 때문에, 트렌치 엣지에서의 전계집중을 방지할 수 있다.
도 5a 내지 5e 는 본 발명의 제 1 실시예에 따른 트렌치 격리구조를 갖는 전계효과 트랜지스터의 제조방법을 제조단계 순으로 도시하는 단면도이다. 도 5a 에 도시된 바와 같이, 트렌치 에칭을 위해, 실리콘 질화막(5) 및 실리콘 산화막(6)으로 구성된 제 1 마스크 절연막을 실리콘 기판(3)상에 형성한다.
이어서, 도 5b 에 도시된 바와 같이, 건식 에칭을 실행하여 트렌치(7)를 형성한 후, 주입되는 불순물의 양은 1 × 1013내지 1 × 1025cm-2, 가속에너지는 10 내지 80 keV, 이온주입 각도는 0 내지 45 도의 조건하에서 아르곤, 붕소, 인 또는 실리콘을 이온주입 함으로써, 트렌치(7)의 측면을 구성하는 실리콘 기판(3)에 불순물영역(35)을 형성한다.
다음, 도 5c 에 도시된 바와 같이, 트렌치 격리를 위해, 트렌치(7) 내에 매립된 상태로 제 1 절연막(2)이 형성되고, 제 1 마스크 절연막(5 및 6)이 제거된다.
그후, 도 5d 에 도시된 바와 같이, 열산화에 의해 2 내지 50 nm 두께의 게이트 절연막이 형성된다.
마지막으로, 도 5e 에 도시된 바와 같이, 게이트 전극막(1), 콘택트 및 배선이 형성됨으로써, 전계효과 트랜지스터가 형성된다. 게이트 절연막(4)의 형성을 위해 산화가 실행될 때, 공급되는 산소의 양이 적기 때문에 트렌치 격리부(2) 부근의 게이트 절연막(4)의 두께는 통상 얇아지지만, 본 실시예에서는, 트렌치 격리부(2)(도 5b 의 불순물영역) 부근의 실리콘 기판에만 아르곤 등의 산화를 촉진하는 불순물을 주입하여, 트렌치 격리부 부근의 게이트 절연막의 두께는 게이트 절연막(4)의 중앙부의 두께와 같거나 그보다 최대 15 % 두껍다(도 11 참조). 결과적으로, 게이트 전극의 단부에서 게이트 절연막의 두께가 얇아지는 것에 의한 파괴전압의 열화를 방지할 수 있다. 게이트 절연막(4)은 열산화에 의해 형성된 실리콘 산화막으로 구성되지만, 열질화 등에 의해 형성된 실리콘 질화막을 이용하거나 또는, 실리콘 산화막 및 실리콘 질화막 양쪽을 이용하더라도 같은 결과를 얻을 수 있다. 상기 아르곤 등의 불순물의 주입량을 1 × 1013내지 1 × 1015cm-2로 설정함으로써, 도 11 에 도시된 바와 같이, 불순물의 주입에 의한 절연막의 열화는 아주 조금 생긴다.
다음, 본 발명의 제 2 실시예에 따른, 트렌치 격리구조를 갖는 전계효과 트랜지스터의 제조방법이 설명될 것이다. 도 6a 내지 6e 는 본 발명의 제 2 실시예에 따른 제조방법을 제조단계 순으로 도시하는 단면도이다. 먼저 도 6a 에 도시된 바와 같이, 트렌치 에칭을 위해, 실리콘 질화막(5) 및 실리콘 산화막(6)으로 구성된 제 1 마스크 절연막이 형성된다.
이어서, 도 6b 에 도시된 바와 같이, 트렌치(7)가 형성된다.
그후, 도 6c 에 도시된 바와 같이, 트렌치 격리를 위해, 트렌치(7) 내에 매립된 상태로 제 1 절연막(2)이 형성되며, 제 1 마스크 절연막(5 및 6)이 제거된다. 그후, CVD 법이나 에치백에 의해 실리콘 질화막으로 형성된 폭 0.1 ㎛ 이하의 제 2 절연막(8)(측벽 절연막)이 형성된다.
다음, 주입되는 질소의 양은 1 × 1013내지 5 × 1013cm-2, 가속 에너지는 10 내지 80 keV 및 주입 각도는 0 도의 조건 하에서 질소를 이온주입 함으로써, 실리콘 기판(3)내에 불순물영역(36)이 형성된다.
그후, 도 6d 에 도시된 바와 같이, 제 2 절연막(8)이 제거된 후, 열산화에 의해 2 내지 50 nm 두께의 게이트 절연막(4)이 형성된다.
마지막으로, 도 6e 에 도시된 바와 같이, 게이트 전극막(1), 콘택트 및 배선을 형성함으로써, 전계효과 트랜지스터가 형성된다.
게이트 절연막(4) 형성을 위한 산화가 실행될 때, 게이트 절연막(4)의 중앙부에만 산화를 억제하는 질소를 주입하여 불순물영역(36)을 형성하였기 때문에(도 6c 참조), 트렌치 격리부(2) 부근의 게이트 절연막의 두께가 게이트 절연막(4)의 중앙부의 두께와 같아지거나 그보다 최대 10 % 두꺼워진다(도 10 참조).
결과적으로, 게이트 전극 단부의 절연막의 두께가 얇아지는 것에 의한 절연막의 파괴전압의 열화는 방지될 수 있다. 또한, 상기 주입되는 질소의 양을 1 × 1013내지 5 × 1015cm-2범위로 설정함으로써, 불순물 주입에 의한 절연막의 열화는 문제되지 않을 정도로 억제될 수 있다. 상기 제 1 및 제 2 제조방법을 동시에 이용함으로써, 게이트 절연막(4)의 단부와 게이트 절연막(4)의 중앙부 사이에 산화속도의 차가 생기게 할 수 있다.
다음, 본 발명의 실시예에 따른, LOCOS 법으로 형성된 필드 절연막을 갖는 전계효과 트랜지스터의 제조방법이, 도 7a 내지 도 7e 에 도시된 모식적 단면도를 참조하여 설명될 것이다. 먼저, 도 7a 에 도시된 바와 같이, 필드 절연막을 형성하기 위해, 실리콘 질화막(5)과 실리콘 산화막(6)으로 구성된 제 1 마스크 절연막이 LOCOS 법에 의해 형성된다.
다음, 도 7b 에 도시된 바와 같이, 주입되는 질소의 양은 1 × 1013내지 1 × 1014cm-2, 가속 에너지는 10 내지 80 keV 및 주입 각도는 5 도 내지 45 도인 조건 하에서 질소를 이온주입 함으로써, 불순물영역(37)이 형성된다.
다음, 도 7c 에 도시된 바와 같이, 열산화를 실행하여 필드 절연막(9)을 형성한다.
또한, 도 7d 에 도시된 바와 같이, 제 1 마스크 절연막(5 및 6)이 제거되고 그후 도 7e 에 도시된 바와 같이, 열산화에 의해 게이트 절연막(11)이 2 내지 50 nm 의 두께로 형성된다. 마지막으로, 전극 절연막(1), 콘택트 및 배선을 형성함으로써 전계효과 트랜지스터가 형성된다.
산화가 실행되어 필드 절연막(9)이 형성될 때, 제 1 마스크 절연막을 이용하여 산화속도를 억제하기 위한 질소가 경사 주입되어, 소자영역(10)의 좁은 부분 내에, 제 1 마스크 절연막의 단부 부근의 실리콘 기판 부분에만 질소가 주입됨으로써, 불순물영역(37)이 형성된다(도 7b 참조). 결과적으로, 제 1 마스크 절연막 하부에 새부리 구조가 형성되지 않아, 좁은 소자영역(10)이 용이하게 형성된다. 소자영역(10) 각각의 좁은 부분의 중앙부에는 질소가 주입되지 않기 때문에 두꺼운 산화막(9)이 형성된다. 소자영역(10) 각각의 넓은 부분에는, 충분한 양의 산소가 실리콘 기판의 표면으로부터 공급되기 때문에, 두꺼운 산화막(9)이 성장한다. 그러나, 주입되는 질소의 양은 최대 1 × 1014cm-2로 설정된다. 그 이상의 질소가 주입되면 소자 분리를 위한 충분한 두께의 산화막이 성장될 수 없다. 또한, 질소를 포함하는 새부리(산화막(9))구조가 생성된다 하더라도, 그것은 용이하게 제거될 수 있는 얇은 산화막이기 때문에, 신뢰성에 문제를 일으키지 않는다.
다음, 본 발명의 실시예에 따른 트렌치 DRAM 셀의 제조방법은, 도 8a 내지 도 8f 에 제조단계 순으로 도시된 모식적 단면도를 참조하여 설명될 것이다. 도 8a 에 도시된 바와 같이, 두께 100 내지 800 nm 의 실리콘 산화막(12), 두께 10 내지 100 nm 의 실리콘 질화막(13) 및 두께 10 내지 20 nm 의 실리콘 산화막(14)으로 구성된, 트렌치 형성을 위한 제 2 마스크 절연막들이 형성되고 그후, 기판 측의 용량전극(17)인 불순물층 및 용량 절연막(18)인 실리콘 산화/질화 막이 형성된다.
다음, 도 8b 에 도시된 바와 같이, 전체 기판의 표면 상에 0.1 × 1020내지 3 × 1020cm-3의 인을 포함하는 실리콘막(21)이 증착된다.
그후, 도 8c 에 도시된 바와 같이, 실리콘막(21)을 에치백 하여 실리콘막(22)의 표면을 실리콘 질화막(13)과 같은 높이로 맞춘 후, 주입되는 불순물의 양은 1 × 1013내지 1 × 1015cm-2, 가속 에너지는 10 내지 80 keV 및 주입 각도는 5 도 내지 45 도의 조건 하에서 아르곤, 붕소, 인 또는 실리콘을 이온주입 함으로써, 불순물영역(38)이 형성된다.
이어서, 도 8d 에 도시된 바와 같이, 제 2 마스크 절연막들 중의 하나인 실리콘 산화막(12)이 제거된 후, 실리콘층(22)의 표면을 열산화 시킴으로써, 두께 10 내지 100 nm 의 실리콘 산화막을 포함하는 제 3 절연막(23)이 형성된다.
이어서, 도 8e 에 도시된 바와 같이, 제 2 마스크의 절연막인 실리콘 질화막(13) 및 실리콘 산화막(14)이 제거된 후, 게이트 절연막(25), 게이트 전극(24), 측벽 절연막(26) 및 트랜스퍼 게이트의 소오스-드레인 영역(27)이 형성된다.
그후, 도 8f 에 도시된 바와 같이, 용량전극(28)이 형성되어 트랜스퍼 게이트의 소오스-드레인 영역(27)에 접속된다. 또한, 콘택트 및 배선을 형성함으로써, DRAM 셀이 형성된다.
산화를 촉진하기 위해, 제 2 마스크 산화막(12, 13 및 14)을 마스크로서 이용하여 아르곤 등의 불순물을 경사 주입하여, 필드 절연막(19) 부근의 영역에만 주입함으로써, 불순물영역(38)이 형성된다(도 8c 참조). 제 3 절연막(23)을 형성하기 위해 산화를 실행할 때, 필드 절연막(19) 부근의 실리콘 절연막(23)의 두께는 실리콘 절연막(23) 중앙부의 두께와 동일하거나 그 두께보다 최대 15 % 두꺼워진다. 결과적으로, 절연막이 게이트 전극의 단부에서 얇게 되는 것에 의한 절연막 파괴전압의 열화를 방지할 수 있다.
다음, 본 발명의 실시예에 따른 트렌치 DRAM 셀의 제조방법이 설명될 것이다. 도 9a 내지 9f 는 이 제조방법을 제조단계 순으로 도시하는 모식적인 단면도이다. 도 9a 에 도시된 바와 같이, 두께 100 내지 800 nm 의 실리콘 산화막(12), 두께 10 내지 100 nm 의 실리콘 질화막(13) 및 두께 10 내지 20 nm 의 실리콘 산화막(14)으로 구성된, 트렌치 형성을 위한 제 2 마스크 절연막들이 형성되고 그후, 기판 측의 용량전극(17)인 불순물층 및 용량 절연막(18)인 실리콘 산화/질화 막이 형성된다.
다음, 도 9b 에 도시된 바와 같이, 전체 기판의 표면 상에 0.1 × 1020내지 3 × 1020cm-3의 인을 포함하는 실리콘막(21)이 증착된다.
다음, 도 9c 에 도시된 바와 같이, 실리콘막(21)을 에치백 하여 실리콘막(21)의 표면을 실리콘 질화막(13)과 같은 높이로 맞춘 후, 폭 0.1 ㎛ 이하의 실리콘 산화막으로 형성된 제 4 절연막(29)이 제 2 마스크 절연막(12)의 측벽 상에 형성된다.
다음, 주입되는 불순물의 양은 1 × 1013내지 5 × 1013cm-2, 가속 에너지는 10 내지 80 keV 및 주입 각도는 0 도의 조건 하에서 제 4 절연막(29)을 마스크로서 이용하여, 질소를 이온주입 함으로써, 불순물영역(39)이 용량전극(12)의 측벽 상에 형성된다.
다음, 도 9d 에 도시된 바와 같이, 제 2 마스크 절연막들 중의 하나인 실리콘 산화막(12) 및 제 4 절연막들 중의 하나인 실리콘 산화막(29)이 제거된 후, 열산화에 의해, 두께 10 내지 100 nm 의 실리콘 산화막을 포함하는 제 3 절연막(23)이 형성된다.
그후, 도 9e 에 도시된 바와 같이, 제 2 마스크의 절연막인 실리콘 질화막(13) 및 실리콘 산화막(14)이 제거된 후, 게이트 절연막(25), 게이트 전극(24), 측벽 절연막(26) 및 트랜스퍼 게이트의 소오스-드레인 영역(27)이 형성된다.
다음, 도 9f 에 도시된 바와 같이, 용량전극(28)이 형성되어 트랜스퍼 게이트의 소오스-드레인 영역(27)에 접속된다. 또한, 콘택트 및 배선을 형성함으로써 DRAM 셀이 형성된다.
제 3 절연막(23)의 형성을 위한 산화가 실행될 때, 실리콘막(22)의 중앙부에만 산화를 억제하는 질소 등을 주입하여 불순물영역(39)을 형성하였다(도 9c 참조). 따라서, 실리콘 산화막(23)의 단부의 두께는 실리콘 산화막(23)의 중앙부의 두께와 동일하거나 그보다 최대 15 % 두꺼워진다. 결과적으로, 게이트 전극 단부의 절연막의 두께가 얇아지는 것에 의한 절연막 파괴전압의 열화는 방지될 수 있다.
본 발명에 따르면, 열산화에 의해 절연막을 형성하는 경우는, 패턴의 단부 부근의 영역에 산화속도를 증가시키는 불순물을 주입한다. 또는, 패턴의 단부 이외의 영역에는 산화속도를 감소시키는 불순물을 주입한다. 따라서, 패턴의 단부 부근의 절연막의 두께는, 절연막의 중앙부의 두께와 동일하거나 그 두께보다 두껍다. 따라서, 패턴의 단부 부근에서 절연막 파괴전압의 열화를 일으키지 않는 절연막을 형성할 수 있다. 또한, 트렌치 격리부를 갖는 전계효과 트랜지스터에서, 트렌치의 엣지는 둥글게 되어, 트렌치 엣지에서의 전계집중을 방지할 수 있다. 게다가, 열산화에 의해 필드 절연막이 형성되는 경우, 산화속도를 감소시키기 위한 불순물은, 새부리 구조가 생성되는 영역에 주입되어, 새부리 구조가 적은 필드 절연막을 형성할 수 있다.
도 12a 내지 도 12d 는 종래방법에 대한 본 발명의 이점을 도시하는 단면도이다. 도 12a 는 종래 트랜지스터를 도시하는 도 1d 에 대응하며, 종래방법의 단점을 강조한다. 트렌치 격리를 위한 절연막(2)과 접촉하는 열 산화막(30) 부분은 상기 산화막(30)의 벌크부분보다 얇다. 상기 부분에서, 파괴전압은 열화된다.
도 12b 는 종래 트랜지스터의 도 3d 에 대응하며, 산화막(34)을 강조한다. 이 경우에, 산화막(34)의 엣지 또한 상기 산화막의 벌크부분보다 얇다. 따라서, 이 종래 트랜지스터에서 파괴전압은 저하된다.
도 12c 는 본발명의 실시예를 도시하는 도 8d 에 대응한다. 또한, 도 12c 는 제 3 절연막(23)의 두께를 강조한다. 절연막(23)의 엣지는 상기 절연막의 벌크부분보다 두껍거나 또는 같은 두께이다. 따라서, 파괴전압이 저하되는 것이 방지된다.
도 12d 는 본 발명의 실시예를 도시하는 도 9d 에 대응한다. 절연막(23) 엣지의 두께는 또한 벌크부분보다 두껍거나 같다. 따라서, 파괴전압이 열화되는 것이 방지된다.
본 발명에 따르면, 절연 파괴전압을 열화시키지 않는 절연막을 갖는 트렌치 구조를 구비한 전계효과 트랜지스터와 상기 전계효과 트랜지스터의 제조방법, 새부리 구조를 억제하는 LOCOS 법으로 형성되는 필드 절연막의 형성방법 및 트렌치 DRAM 셀의 축적전극을 인접 셀의 트랜스퍼 게이트의 게이트 전극으로부터 격리하기 위한, 절연 파괴전압을 열화시키지 않는 절연막의 형성방법이 제공된다.

Claims (6)

  1. 트렌치 격리부의 단부 부근 게이트 절연막의 두께가, 게이트 절연막의 중앙부의 두께와 동일하거나 또는 그 두께보다 두꺼운 것을 특징으로 하는 트렌치 격리구조를 갖는 전계효과 트랜지스터.
  2. 트렌치 에칭을 위한 제 1 마스크 절연막을 형성하는 단계,
    트렌치 에칭을 실행하는 단계,
    아르곤, 붕소, 인 또는 실리콘을 주입하는 단계,
    트렌치 격리를 위한 제 1 절연막을 트렌치 내에 매립된 상태로 형성하는 단계,
    상기 제 1 마스크 절연막이 제거된 후에 게이트 절연막을 형성하는 단계,
    게이트 전극을 형성하는 단계, 및
    콘택트와 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 트렌치 격리구조를 갖는 전계효과 트랜지스터의 제조방법.
  3. 트렌치 에칭을 위한 제 1 마스크 절연막을 형성하는 단계,
    트렌치 에칭을 실행하는 단계,
    트렌치 격리를 위한 제 1 절연막을 트렌치 내에 매립된 상태로 형성하는 단계,
    상기 제 1 마스크 절연막을 제거하는 단계,
    상기 트렌치 격리부의 측벽 상에 제 2 절연막을 형성하는 단계,
    질소를 주입하는 단계,
    상기 트렌치 격리부의 측벽 상의 상기 제 2 절연막을 제거하는 단계,
    게이트 절연막을 형성하는 단계,
    게이트 전극을 형성하는 단계, 및
    콘택트와 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 트렌치 격리구조를 갖는 전계효과 트랜지스터의 제조방법.
  4. 필드 절연막의 형성을 위한 제 1 마스크 절연막을 형성하는 단계,
    질소를 주입하는 단계,
    열산화를 실행하여 필드 절연막을 형성하는 단계,
    상기 제 1 마스크 절연막을 제거하는 단계,
    게이트 절연막과 게이트 전극을 형성하는 단계, 및
    콘택트와 배선을 형성하는 단계를 구비하는 것을 특징으로 하는, 필드 절연막을 갖는 전계효과 트랜지스터의 제조방법.
  5. 트렌치 에칭을 위한 제 2 마스크 절연막을 형성하는 단계,
    기판 측의 용량전극 및 용량 절연막을 형성하는 단계,
    불순물을 포함하는 실리콘막을 증착에 의해 형성하는 단계,
    상기 실리콘막을 에치백 하는 단계,
    아르곤, 붕소, 인 또는 실리콘을 기판에 경사 이온 주입하는 단계,
    상기 실리콘막을 산화하여 제 3 절연막을 형성하는 단계,
    상기 제 2 마스크 절연막을 제거하는 단계,
    트랜스퍼 게이트의 게이트 전극 및 소오스-드레인 영역을 형성하는 단계,
    상기 트랜스퍼 게이트의 드레인 영역을 상기 실리콘막에 접속하기 위한 전극을 형성하는 단계, 및
    콘택트와 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 트렌치 DRAM 셀의 제조방법.
  6. 트렌치 에칭을 위한 제 2 마스크를 형성하는 단계,
    기판 측의 용량전극 및 용량 절연막을 형성하는 단계,
    불순물을 포함하는 실리콘막을 증착에 의해 형성하는 단계,
    상기 실리콘막을 에칭하는 단계,
    상기 제 2 마스크의 절연막의 측벽 상에 제 4 절연막을 형성하는 단계,
    질소를 이온 주입하는 단계,
    상기 제 2 마스크 절연막 및 상기 제 4 절연막을 제거하는 단계,
    상기 실리콘막을 산화시켜 제 3 절연막을 형성하는 단계,
    트랜스퍼 게이트의 게이트 전극 및 소오스-드레인 영역을 형성하는 단계,
    상기 트랜스퍼 게이트의 드레인 영역과 상기 실리콘막을 서로 접속하기 위한 전극을 형성하는 단계, 및
    콘택트와 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 트렌치 DRAM 셀의 제조방법.
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