CN104900594A - 非易失性存储器件的形成方法 - Google Patents
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Abstract
一种非易失性存储器件的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层中具有若干第一开口，第一开口暴露出半导体衬底的表面；沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干凹槽；在第一开口和凹槽中填充满隔离材料，形成浅沟槽隔离结构；去除所述硬掩膜层，在相邻浅沟槽隔离结构之间形成第二开口，第二开口暴露出半导体衬底；对第二开口底部的半导体衬底进行氮元素注入；在进行氮元素注入后的半导体衬底上形成浮栅氧化层；在所述浮栅氧化层上形成浮栅。本发明的方法形成的浮栅氧化层的中间区域和边缘区域的厚度的差异较小，浮栅氧化层的厚度均匀性提高。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种非易失性存储器件的形成方法。
背景技术
非易失性存储器NVM（Non-Volatile Memory）的特点是在断电时不会丢失内容。闪速存储器（Flash Memory）就是一类非易失性存储器，即使在供电电源关闭后仍能保持片内信息；而诸如DRAM（Dynamic Random AccessMemory，动态随机存取存储器）、SRAM（Static Random-Access Memory，静态随机存取存储器）这类易失性存储器，当供电电源关闭时片内信息随即丢失。闪速存储器及其它类非易失性存储器的特点，与EPROM（Erasableprogrammable read only memory，可擦可编程只读存储器）相比较，闪速存储器具有明显的优势——在系统电可擦除和可重复编程，而不需要特殊的高电压（某些第一代闪速存储器也要求高电压来完成擦除和/或编程操作）；与EEPROM（Electrically erasable programmable read only memory，电可擦可编程只读存储器）相比较，闪速存储器具有成本低、密度大的特点。
参考图1，图1为现有非易失性存储器的流程示意图，包括：步骤S101，提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层中具有若干第一开口，第一开口暴露出半导体衬底的表面；步骤S102，沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干凹槽；步骤S103，在第一开口和凹槽中填充满隔离材料，形成浅沟槽隔离结构；步骤S104，去除所述硬掩膜层，在相邻浅沟槽隔离结构之间形成第二开口，第二开口暴露出底部的半导体衬底；步骤S105，在第二开口底部的半导体衬底上形成浮栅氧化层；步骤S106，在浮栅氧化层上形成浮栅。
上述方法形成的非易失性存储器，请参考图2，包括：半导体衬底100，所述半导体衬底100上具有浮栅氧化层102；位于浮栅氧化层102上的浮栅105；位于浮栅105之间和部分半导体衬底100内的浅沟槽隔离结构101，所述浅沟槽隔离结构101的表面与浮栅105的表面平齐。
但是，上述方法形成的非易失性存储器的性能仍有待提高。
发明内容
本发明解决的问题是怎样提高非易失性存储器的性能。
为解决上述问题，本发明提供一种非易失性存储器件的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层中具有若干第一开口，第一开口暴露出半导体衬底的表面；沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干凹槽；在第一开口和凹槽中填充满隔离材料，形成浅沟槽隔离结构；去除所述硬掩膜层，在相邻浅沟槽隔离结构之间形成第二开口，第二开口暴露出半导体衬底；对第二开口底部的半导体衬底进行氮元素注入；在进行氮元素注入后的半导体衬底上形成浮栅氧化层；在所述浮栅氧化层上形成浮栅。
可选的，所述氮元素注入的能量为0～5kev，氮元素注入的剂量为1E12～1E15atom/cm2。
可选的，所述氮元素注入为无掩膜、无角度注入。
可选的，第二开口底部的半导体衬底中的氮元素的浓度分布：第二开口底部的半导体衬底中间区域的氮元素浓度大于边缘区域的氮元素的浓度。
可选的，所述浅沟槽隔离结构的形成过程为：形成覆盖所述硬掩膜层表面的隔离材料层，所述隔离材料填充满第一开口和凹槽；化学机械研磨工艺平坦化所述隔离材料层，以硬掩膜层的表面为停止层，形成浅沟槽隔离结构。
可选的，所述硬掩膜层为单层或多层堆叠结构。
可选的，所述硬掩膜层为双层堆叠结构，所述双层堆叠结构包括位于半导体衬底上的第一掩膜层和位于第一掩膜层上的第二掩膜层。
可选的，所述第一掩膜层和第二掩膜层的材料不相同，所述第二掩膜层与隔离材料的材料不相同。
可选的，所述第一掩膜层的材料为氧化硅，第二掩膜层的材料为氮化硅，隔离材料为氧化硅。
可选的，去除所述第二掩膜层，形成第二开口。
可选的，去除第二掩膜层的工艺为湿法刻蚀。
可选的，在氮元素离子注入后，去除所述第一掩膜层。
可选的，去除所述第一掩膜层的工艺为湿法刻蚀。
可选的，所述浮栅氧化层的形成工艺为热氧化。
可选的，所述浮栅的形成过程为：形成覆盖所述浅沟槽隔离结构并填充第二开口的第一多晶硅层；以浅沟槽隔离结构的表面为停止层，平坦化所述第一多晶硅层，在第二开口中形成浮栅。
可选的，还包括：在所述浮栅上形成控制栅介质层；在控制栅介质层上形成控制栅。
可选的，在形成控制栅介质层之前，还包括：回刻蚀所述浅沟槽隔离结构，使得剩余的浅沟槽隔离结构与半导体衬底的表面齐平。
可选的，所述控制栅介质层为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的非易失性存储器件的形成方法，沿硬掩膜层中的第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干凹槽；在第一开口和凹槽中填充满隔离材料，形成浅沟槽隔离结构；去除所述硬掩膜层，在相邻浅沟槽隔离结构之间形成第二开口；沿第二开口，对第二开口底部的半导体衬底进行氮元素注入；在进行氮元素注入后的半导体衬底上形成浮栅氧化层。通过对第二开口底部的半导体衬底进行氮元素注入，在形成浮栅氧化层时，氮元素能够减小第二开口底部边缘区域和中间区域的半导体衬底上形成浮栅氧化层的生长速率的差异，使得形成的浮栅氧化层边缘区域的厚度和中间区域的厚度保持一致或者差异较小，提高了浮栅氧化层厚度的均匀性。
进一步，第二开口底部的半导体衬底中间区域的氮元素浓度大于边缘区域的氮元素的浓度，使得中间区域的半导体衬底上形成浮栅氧化层的生长速率相对降低，而边缘区域的半导体衬底上形成浮栅氧化层的生长速率相对提高，使得第二开口底部边缘区域和中间区域的半导体衬底上形成浮栅氧化层的生长速率的保持一致，从而能够使得第二开口边缘效应的影响最小。
进一步，所述氮元素注入的能量为0～5kev，氮元素注入的剂量为1E12～1E15atom/cm2，从而使形成的氮元素层靠近半导体衬底的表面，并且使得形成的氮掺杂区中的元素的浓度不会太高，而使得浮栅氧化层的生长速率过慢，氮掺杂区中的元素的浓度也不会太低，而使得氮元素对减小第二开口底部的边缘区域和中间区域的半导体衬底上形成浮栅氧化层的生长速率的差异的效果有限。并且，所述氮元素注入为无掩膜注入，因而在进行氮元素注入时，浅沟槽隔离结构中也会注入部分氮元素，后续在去除第一掩膜层时，使得浅沟槽隔离结构的刻蚀速率会远小于第一掩膜层的刻蚀速率，使得浅沟槽隔离结构保持完整性。所述氮元素注入为无角度注入，并且在注入时的氮元素的能量较小（0～5kev），由于浅沟槽隔离结构的存在，因而第二开口边缘区域的氮元素的浓度和能量会有一定的削弱作用，从而使得第二开口底部的半导体衬底中间区域的氮元素浓度大于边缘区域的氮元素的浓度。
附图说明
图1为现有技术非易失性存储器形成方法的流程示意图；
图2为现有技术非易失性存储器的结构示意图；
图3～图10为本发明实施例非易失性存储器形成过程的结构示意图。
具体实施方式
如背景技术所言，现有技术形成的非易失性存储器的性能仍有待提高，比如现有技术形成的非易失性存储器的浮栅介质层容易存在与时间相关的介质击穿的问题（Time Depended Dielectric Breakdown，TDDB），还会存在烘焙后数据保留的问题（Data Retention After Bake，DRB）。
经研究发现，非易失性存储器产生TDDB和DRB的原因为：现有技术采用热氧化形成浮栅氧化层，形成的浮栅氧化层会存在边缘厚度较薄的问题，体现为浮栅氧化层边缘区域（与浅沟槽隔离结构交界处）的厚度与小于浮栅氧化层中间区域的厚度。具体请参考2，图2中的浮栅氧化层102与浅沟槽隔离结构相接触区域11的厚度明显会小于浮栅氧化层102中间区域的厚度。浮栅氧化层102的边缘区域的厚度较薄，在后续形成浮栅后，在进行退火时，部分热电子会穿过浮栅氧化层102的较薄的部分进入到浮栅中，在退火后，热电子会保留在浮栅中，造成烘焙后数据保留的问题。另外，非易失性存储器的长期使用，浮栅氧化层102的边缘区域厚度较薄时，边缘位置容易产生击穿。
进一步研究发现，浮栅氧化层边缘区域的厚度较薄的原因与非易失性存储器的形成过程是密切相关的，非易失性存储器的浮栅氧化层的形成过程为：首先，提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层中具有若干第一开口，第一开口暴露出半导体衬底的表面；接着，沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干凹槽；接着，在第一开口和凹槽中填充满隔离材料，形成浅沟槽隔离结构；接着，去除所述硬掩膜层，在相邻浅沟槽隔离结构之间形成第二开口，第二开口暴露出底部的半导体衬底；然后，进行热氧化工艺，在第二开口底部的半导体衬底上形成浮栅氧化层。形成浮栅氧化层时，形成的浮栅氧化层的位置位于相邻浅沟槽隔离结构之间形成第二开口底部的半导体衬底上，而形成浮栅氧化层采用热氧化工艺，在进行热氧化时，由于边缘效应的影响，在第二开口底部的边缘区域的半导体衬底上形成浮栅氧化层的生长速率要小于在第二开口底部的中间区域的半导体衬底上形成浮栅氧化层的生长速率，从而使得形成的浮栅氧化层边缘区域（第二开口底部边缘区域或者与浅沟槽隔离结构交界处）的厚度与小于浮栅氧化层中间区域（第二开口底部中间区域）的厚度。
为此，本发明提供了一种非易失性存储器件的形成方法，在浅沟槽隔离结构之间形成第二开口后，沿第二开口，对第二开口底部的半导体衬底进行氮元素注入；在进行氮元素注入后的半导体衬底上形成浮栅氧化层。通过对第二开口底部的半导体衬底进行氮元素注入，在形成浮栅氧化层时，氮元素能够减小第二开口底部边缘区域和中间区域的半导体衬底上形成浮栅氧化层的生长速率的差异，使得形成的浮栅氧化层边缘区域的厚度和中间区域的厚度保持一致或者差异较小，提高了浮栅氧化层厚度的均匀性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图3～图10为本发明实施例非易失性存储器形成过程的结构示意图。
参考图3，提供半导体衬底200，所述半导体衬底200上形成有硬掩膜层，所述硬掩膜层203中具有若干第一开口204，第一开口204暴露出半导体衬底200的表面。
所述半导体衬底200的材料可以为硅（Si）、锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。所述半导体衬底200还可以根据设计需求注入一定的掺杂离子以改变电学参数。
所述硬掩膜层203作为后续刻蚀半导体衬底200形成凹槽时的掩膜。
所述硬掩膜层203的形成过程为：通过沉积工艺在半导体衬底200上形成硬掩膜材料层后；在硬掩膜材料层上形成图形化的光刻胶层（图中未示出），图形化的光刻胶层中具有若干暴露硬掩膜材料层的开口；然后以图形化的光刻胶层为掩膜刻蚀去除部分所述硬掩膜材料层，在硬掩膜材料层中形成若干第一开口204，剩余的硬掩膜材料层作为硬掩膜层203。
所述硬掩膜层203可以为单层或多层堆叠结构。
本实施例中，所述硬掩膜层203为双层堆叠结构，所述硬掩膜层203包括位于半导体衬底200上的第一掩膜层201、和位于第一掩膜层201上的第二掩膜层202。所述第一掩膜层201可以作为后续去除第二掩膜层202形成第二开口时的停止层，所述第二掩膜层201还可以作为沿第二开口对半导体衬底200进行氮元素注入时的保护层或牺牲层。
第一掩膜层201和第二掩膜层202的材料不相同，本实施例中，所述第一掩膜层201的材料为氧化硅，所述第二掩膜层202的材料为氮化硅。在本发明的其他实施例中，所述第一掩膜层和第二掩膜层可以为其他合适的材料。
参考图4，沿第一开口204刻蚀所述半导体衬底200，在半导体衬底200中形成若干凹槽205。
所述凹槽205和第一开口204中后续填充隔离材料，形成浅沟槽隔离结构。
刻蚀所述半导体衬底200采用干法刻蚀，例如可以采用等离子体刻蚀工艺，等离子体刻蚀工艺采用的气体为Cl2、HBr、SF6中的的一种或几种。
参考图5，在第一开口204（参考图4）和凹槽205（参考图4）中填充满隔离材料，形成浅沟槽隔离结构206。
相邻浅沟槽隔离结构206之间的半导体衬底200为有源区，后续在有源区上形成非易失性存储器件，所述浅沟槽隔离结构206用于相邻有源区之间的电学隔离。
所述浅沟槽隔离结构206的形成过程为：采用沉积工艺形成覆盖所述硬掩膜层203的隔离材料层，所述隔离材料层填充满第一开口204和凹槽205；采用化学机械研磨工艺平坦化所述隔离材料层，以硬掩膜层203表面为停止层，在第一开口204和凹槽205内形成浅沟槽隔离结构206。
所述浅沟槽隔离结构206的材料与硬掩膜层203中的第二掩膜层202的材料不相同，后续可以选择性的去除所述第二掩膜层202在相邻隔离结构之间形成第二开口。本实施例中，所述沟槽隔离结构206的材料为氧化硅或其他合适的材料。
参考图6，去除所述硬掩膜层，在相邻浅沟槽隔离结构206之间形成第二开口207。
本实施例中，去除硬掩膜层时，去除硬掩膜层中的第二掩膜层202，保留半导体衬底200上的第一掩膜层201，第一掩膜层201在后续进行氮元素注入时，防止半导体衬底200表面产生损伤。
去除所述第二掩膜层202采用湿法刻蚀或干法刻蚀工艺。本实施例中，采用湿法刻蚀工艺去除所述第二掩膜层202，湿法刻蚀采用的刻蚀溶液为浓磷酸。
接着，请参考图7，沿第二开口207，对第二开口207底部的半导体衬底200进行氮元素注入，在第二开口207底部的半导体衬底200中形成氮元素层208。
通过离子注入工艺向第二开口207底部的半导体衬底200中注入氮元素，在半导体衬底200中形成氮元素层208，氮元素层208位于半导体衬底200的表面附近，后续在去除第一掩膜层201之后，采用热氧化工艺在第二开口207底部的半导体衬底200上形成浮栅氧化层时，由于半导体衬底200中氮元素的存在，氮元素能够平衡氧元素与第二开口底部边缘区域和中间区域的半导体衬底200中的硅元素接触的速率，从而能够减小第二开口底部边缘区域和中间区域的半导体衬底200上形成浮栅氧化层的生长速率的差异，减小第二开口边缘效应的影响，使得形成的浮栅氧化层边缘区域的厚度和中间区域的厚度保持一致或者差异较小，提高了浮栅氧化层厚度的均匀性。
本实施例中，第二开口207底部的半导体衬底200（或者氮元素层208中）中间区域的氮元素浓度大于边缘区域的氮元素的浓度，使得中间区域的半导体衬底200上形成浮栅氧化层的生长速率相对降低，而边缘区域的半导体衬底200上形成浮栅氧化层的生长速率相对提高，使得第二开口底部边缘区域和中间区域的半导体衬底200上形成浮栅氧化层的生长速率的保持一致，从而能够使得第二开口边缘效应的影响最小。
所述氮元素注入的能量为0～5kev，氮元素注入的剂量为1E12～1E15atom/cm2，使形成的氮元素层208靠近半导体衬底200的表面，并且使得形成的氮掺杂区中的元素的浓度不会太高，而使得浮栅氧化层的生长速率过慢，氮掺杂区中的元素的浓度也不会太低，而使得氮元素对减小第二开口底部边缘区域和中间区域的半导体衬底200上形成浮栅氧化层的生长速率的差异的效果有限。并且，所述氮元素注入为无掩膜注入，因而在进行氮元素注入时，浅沟槽隔离结构206中也会注入部分氮元素，后续在去除第一掩膜层201时，使得浅沟槽隔离结构206的刻蚀速率会远小于第一掩膜层201的刻蚀速率，使得浅沟槽隔离结构206保持完整性，所述氮元素注入为无角度（氮元素注入的角度为0度）注入，在注入时的氮元素的能量较小，由于浅沟槽隔离结构206的存在，因而第二开口207边缘区域的（与浅沟槽隔离结构206接触的区域）氮元素的浓度和能量会有一定的削弱作用，从而使得第二开口207底部的半导体衬底200（或者氮元素层208中）中间区域的氮元素浓度大于边缘区域（与浅沟槽隔离结构206接触的区域）的氮元素的浓度。
需要说明的是，氮元素注入的角度是指氮元素的注入方向与半导体衬底200的法线的夹角。
接着，请参考图8，去除所述第一掩膜层201（参考图7）。
去除所述第一掩膜层201的工艺为湿法刻蚀。本实施例中，采用稀释的氢氟酸去除所述第一掩膜层201。
需要说明的是，由于浅沟槽隔离结构206的侧壁注入的氮元素较少，所述浅沟槽隔离结构206的侧壁也会部分被刻蚀，使得后续在浮栅氧化层上形成的浮栅的体积会增大，在浮栅上形成控制栅介质层，在控制栅介质层上形成控制栅后，使得控制栅和浮栅的接触面积增大，提高了浮栅相对于控制栅的耦合系数，有利于提高非易失性存储器件的性能。
参考图9，在进行氮元素注入后的半导体衬底200上形成浮栅氧化层209。
形成所述浮栅氧化层209的工艺为热氧化工艺。
所述热氧化工艺包括干法炉管工艺、湿法炉管工艺、现场水汽生成退火工艺（In-Situ Stream Generation，ISSG）或等离子体氧化工艺。
本实施例中采用现场水汽生成退火工艺形成所述浮栅氧化层209，通过现场水汽生成退火工艺形成的浮栅氧化层209具有较好的平坦性。现场水汽生成退火时的腔室压力为600～2000pa，氢气的流量为0.1～0.5slm，氧气的流量为0.7～1.5slm，退火的温度为800～1200摄氏度，退火时间为30～120秒。
由于氮元素层208的存在，为了进一步提高采用现场水汽生成退火工艺浮栅氧化层209的效率、平坦性，减小浮栅氧化层209的边缘和中间区域的厚度差异，所述现场水汽生成退火腔室压力为800～1500pa，氢气的流量为0.25～0.45slm，氧气的流量为1.0～1.5slm，退火的温度为800～1200摄氏度，退火时间为60～120秒。
接着，请参考图10，在所述浮栅氧化层209上形成浮栅210。
所述浮栅210的材料为多晶硅。
浮栅210的形成过程为：形成覆盖所述浅沟槽隔离结构206的多晶硅层，多晶硅层填充满第二开口；平坦化所述多晶硅层，以浅沟槽隔离结构206的表面为停止层，形成浮栅210。
在形成浮栅后，还包括：回刻蚀去除部分厚度的所述浅沟槽隔离结构206，使得剩余的浅沟槽隔离结构的表面与半导体衬底的表面齐平；在所述浮栅210的侧壁和顶部表面、以及剩余的浅沟槽隔离结构表面形成控制栅介质层；在控制栅介质层上形成控制栅。
所述控制栅介质层为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。
所述控制栅的材料为多晶硅。
综上，本发明实施例的非易失性存储器件的形成方法，通过对第二开口底部的半导体衬底进行氮元素注入，在形成浮栅氧化层时，氮元素能够减小第二开口底部边缘区域和中间区域的半导体衬底上形成浮栅氧化层的生长速率的差异，使得形成的浮栅氧化层边缘区域的厚度和中间区域的厚度保持一致或者差异较小，提高了浮栅氧化层厚度的均匀性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种非易失性存储器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有硬掩膜层，所述硬掩膜层中具有若干第一开口，第一开口暴露出半导体衬底的表面；
沿第一开口刻蚀所述半导体衬底，在半导体衬底中形成若干凹槽；
在第一开口和凹槽中填充满隔离材料，形成浅沟槽隔离结构；
去除所述硬掩膜层，在相邻浅沟槽隔离结构之间形成第二开口，第二开口暴露出半导体衬底；
对第二开口底部的半导体衬底进行氮元素注入；
在进行氮元素注入后的半导体衬底上形成浮栅氧化层；
在所述浮栅氧化层上形成浮栅。
2.如权利要求1所述的非易失性存储器件的形成方法，其特征在于，第二开口底部的半导体衬底中的氮元素的浓度分布：第二开口底部的半导体衬底中间区域的氮元素浓度大于边缘区域的氮元素的浓度。
3.如权利要求1或2所述的非易失性存储器件的形成方法，其特征在于，所述氮元素注入的能量为0～5kev，氮元素注入的剂量为1E12～1E15atom/cm2。
4.如权利要求2所述的非易失性存储器件的形成方法，其特征在于，所述氮元素注入为无掩膜、无角度注入。
5.如权利要求1所述的非易失性存储器件的形成方法，其特征在于，所述浅沟槽隔离结构的形成过程为：形成覆盖所述硬掩膜层表面的隔离材料层，所述隔离材料填充满第一开口和凹槽；化学机械研磨工艺平坦化所述隔离材料层，以硬掩膜层的表面为停止层，形成浅沟槽隔离结构。
6.如权利要求1所述的非易失性存储器件的形成方法，其特征在于，所述硬掩膜层为单层或多层堆叠结构。
7.如权利要求6所述的非易失性存储器件的形成方法，其特征在于，所述硬掩膜层为双层堆叠结构，所述双层堆叠结构包括位于半导体衬底上的第一掩膜层和位于第一掩膜层上的第二掩膜层。
8.如权利要求6所述的非易失性存储器件的形成方法，其特征在于，所述第一掩膜层和第二掩膜层的材料不相同，所述第二掩膜层与隔离材料的材料不相同。
9.如权利要求8所述的非易失性存储器件的形成方法，其特征在于，所述第一掩膜层的材料为氧化硅，第二掩膜层的材料为氮化硅，隔离材料为氧化硅。
10.如权利要求8所述的非易失性存储器件的形成方法，其特征在于，去除所述第二掩膜层，形成第二开口。
11.如权利要求10所述的非易失性存储器件的形成方法，其特征在于，去除第二掩膜层的工艺为湿法刻蚀。
12.如权利要求10所述的非易失性存储器件的形成方法，其特征在于，在氮元素离子注入后，去除所述第一掩膜层。
13.如权利要求12所述的非易失性存储器件的形成方法，其特征在于，去除所述第一掩膜层的工艺为湿法刻蚀。
14.如权利要求1所述的非易失性存储器件的形成方法，其特征在于，所述浮栅氧化层的形成工艺为热氧化。
15.如权利要求1所述的非易失性存储器件的形成方法，其特征在于，所述浮栅的形成过程为：形成覆盖所述浅沟槽隔离结构并填充第二开口的第一多晶硅层；以浅沟槽隔离结构的表面为停止层，平坦化所述第一多晶硅层，在第二开口中形成浮栅。
16.如权利要求15所述的非易失性存储器件的形成方法，其特征在于，还包括：在所述浮栅上形成控制栅介质层；在控制栅介质层上形成控制栅。
17.如权利要求16所述的非易失性存储器件的形成方法，其特征在于，在形成控制栅介质层之前，还包括：回刻蚀所述浅沟槽隔离结构，使得剩余的浅沟槽隔离结构与半导体衬底的表面齐平。
18.如权利要求16所述的非易失性存储器件的形成方法，其特征在于，所述控制栅介质层为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。
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| RJ01 | Rejection of invention patent application after publication |