CN117133717A - 一种半导体结构的制作方法 - Google Patents
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Abstract
本发明公开了一种半导体结构的制作方法，属于半导体技术领域。所述制作方法包括：提供一衬底，所述衬底上设置有半导体器件的栅极结构，所述栅极结构突出设置在所述衬底上；在所述栅极结构两侧形成有侧墙结构，所述侧墙结构最外层为氮化层；对所述衬底进行氮化处理，在所述侧墙结构上形成富氮层；在所述衬底、所述侧墙结构和所述栅极结构上形成连续的接触孔刻蚀停止层，所述接触孔刻蚀停止层靠近所述栅极结构顶部的一侧包括悬突部；在所述接触孔刻蚀停止层上形成介质层；以及在所述介质层内形成多个金属连接结构。通过本发明提供的一种半导体结构的制作方法，能够提高半导体结构的良率和可靠性。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构的制作方法。
背景技术
在芯片的制作过程中，在形成栅极结构后，制作接触孔以将不同半导体器件或半导体器件与其他器件进行连接，通过在栅极结构和衬底上形成接触孔刻蚀停止层（ContactEtch Stop Layer，CESL），一方面可以作为蚀刻停止层以减少半导体器件的损伤，另一方面可以利用CESL的高应力来提高例如PMOS或NMOS等半导体器件的性能。但在CESL沉积过程中，会在栅极结构顶部的沉积速率快，侧壁（Sidewall）沉积速率较慢，导致栅极结构的开口角度变小，在后续填孔制程中容易出现空洞（void）或者缝隙（seam）等，从而影响芯片的良率。
发明内容
本发明的目的在于提供一种半导体结构的制作方法，能够降低悬突部的悬突值，减少后续填孔制程出现缺陷，提高半导体结构的良率和可靠性。
为解决上述技术问题，本发明是通过以下技术方案实现的。
本发明还提供一种半导体结构的制作方法，至少包括以下步骤：
提供一衬底，所述衬底上设置有半导体器件的栅极结构，所述栅极结构突出设置在所述衬底上；
在所述栅极结构两侧形成有侧墙结构，所述侧墙结构最外层为氮化层；
对所述衬底进行氮化处理，在所述侧墙结构上形成富氮层；
在所述衬底、所述侧墙结构和所述栅极结构上形成连续的接触孔刻蚀停止层，所述接触孔刻蚀停止层靠近所述栅极结构顶部的一侧包括悬突部；
在所述接触孔刻蚀停止层上形成介质层；以及
在所述介质层内形成多个金属连接结构。
在本发明一实施例中，所述悬突部的悬突值为0.1~0.2，所述悬突值通过以下公式得到：
Ov=(a-b)/b；
其中，Ov为悬突值；以所述衬底的法线为边界，所述边界经过在所述衬底上的所述接触孔刻蚀停止层的顶部延伸至所述侧墙结构的交点，b为所述接触孔刻蚀停止层在所述衬底与所述侧墙结构交界处到所述边界的水平宽度；a为所述悬突部至所述边界的最大水平宽度。
在本发明一实施例中，所述富氮层的制作方法包括：
在预设温度下，通入含氮气体；
在等离子的条件下，所述含氮气体作用于所述侧墙结构预设时间，在所述侧墙结构上形成富氮层。
在本发明一实施例中，所述预设温度为380℃~450℃。
在本发明一实施例中，所述含氮气体包括氨气和氮气的混合气体，所述氨气的流量为600sccm~1200sccm，所述氮气的流量为600sccm~1200sccm。
在本发明一实施例中，所述预设时间为5min~30min。
在本发明一实施例中，所述等离子条件为等离子设备的源功率为400W~700W，偏置功率为100W~300W。
在本发明一实施例中，所述半导体结构的制作方法还包括：在形成所述侧墙结构后，在所述栅极结构和所述衬底上形成自对准金属硅化物。
在本发明一实施例中，所述金属连接结构的形成方法包括：
刻蚀部分所述介质层至所述接触孔刻蚀停止层；
刻蚀所述接触孔刻蚀停止层至所述自对准金属硅化物，形成多个开口；
在所述开口的侧壁上沉积阻挡层；以及
在所述阻挡层上沉积导电材料
在本发明一实施例中，所述接触孔刻蚀停止层为氮化硅层，且所述接触孔刻蚀停止层通过等离子体增强化学气相沉积法制备。
综上所述，本发明提供一种半导体结构的制作方法，本申请意想不到的技术效果是能够提高侧墙结构上接触孔刻蚀停止层的沉积速率，可以使侧墙结构上接触孔刻蚀停止层的沉积速率和接触孔刻蚀停止层靠近栅极结构顶部的一侧处的速率比较接近，降低悬突部的大小；能够降低悬突部的悬突值，有利于减少介质层中空洞和缝隙等缺陷的产生，提高半导体结构的良率和可靠性；在得到较小的悬突值的同时，减少资源的浪费，节约生产时间，提高生产效率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中在衬底及衬底上半导体器件的示意图。
图2为本发明一实施例中形成的自对准金属硅化物的示意图。
图3为本发明一实施例中氮化处理在侧墙结构上形成富氮层的示意图。
图4为本发明一实施例中形成接触孔刻蚀停止层的示意图。
图5为本发明另一实施例中在形成自对准金属硅化物后，直接形成的接触孔刻蚀停止层的示意图。
图6为本发明一实施例中NH3的流量对悬突部的影响。
图7为本发明一实施例中预设时间对悬突部的影响。
图8为本发明一实施例中介质层的示意图。
图9为本发明一实施例中开口的示意图。
图10为本发明一实施例中金属连接结构的示意图。
标号说明：
10、衬底；11、浅沟槽隔离结构；12、栅极介质层；13、栅极结构；14、侧墙结构；141、第一侧墙；142、第二侧墙；15、轻掺杂区；16、重掺杂区；17、自对准金属硅化物；18、富氮层；19、接触孔刻蚀停止层；191、悬突部；20、介质层；201、第一开口；202、第二开口；22、第一金属连接结构；23、第二金属连接结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
本发明提供一种半导体结构的制作方法，能够在形成接触孔时，减小接触孔刻蚀停止层上悬突部的大小，避免后续填孔制程出现空洞或缝隙等，减少后续填孔制程出现缺陷，提高半导体结构的性能。本发明制备的半导体结构可广泛应用于不同类型的芯片中，提高芯片的制作良率。
请参阅图1所示，在本发明一实施例中，提供一衬底10，衬底10可以为任意适于形成半导体器件的材料，衬底10例如为碳化硅（SiC）、磷化铟（InP）、砷化镓（GaAs）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，又或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。本发明并不限制衬底10的种类，可以依据需求灵活设置，且衬底10可以依据半导体器件的类型设置。在本实施例中，衬底10例如为掺杂的硅片，且掺杂类型可以为P型，也可以为N型。
请参阅图1所示，在本发明一实施例中，在衬底10上设置多个半导体器件，本发明并不限制半导体器件的种类。半导体器件例如为场效应管（Field Effect Transistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET）、互补金属氧化物半导体（Complementary Metal OxideSemiconductor，CMOS）、绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)、晶闸管(Thyristor)、电荷耦合器（Charge Coupled Device，CCD图像传感器）、定压二极管、高频二极管、发光二极管(Light-Emitting Diode，LED)、栅极光闭晶闸管（GateTurn off Thyristor，GTO）、数字信号处理器件（Digital Signal processor，DSP）、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、光触发晶闸管（Light Triggered Thyristor，LTT）、光继电器（Photo Relay）或微处理器（Micro Processor）等半导体器件中的一种或几种，具体可在制作过程中进行选择。在本实施例中，半导体器件例如为多叉指MOS晶体管，且多叉指MOS晶体管通过浅沟槽隔离结构11与其他半导体器件隔离。
请参阅图1所示，在本发明一实施例中，半导体器件包括栅极结构13，栅极结构13突出设置在衬底10上，且栅极结构13与衬底10之间设置栅极介质层12。其中，栅极介质层12例如为二氧化硅或高介电常数介质层，栅极结构13例如为多晶硅栅极或金属栅极等。在栅极结构13的两侧设置有侧墙结构14，且侧墙结构14例如为氮化层或氧化层和氮化层的叠层，且侧墙结构14最外层为氮化层。在本实施例中，侧墙结构14例如为氧化硅和氮化硅的叠层结构，例如包括第一侧墙141和第二侧墙142，且第一侧墙141设置在栅极结构13的两侧，第一侧墙141例如为氧化硅层，第二侧墙142设置在第一侧墙141上，第二侧墙142例如为氮化硅层。
请参阅图1所示，在本发明一实施例中，半导体器件包括轻掺杂区15和重掺杂区16，其中，轻掺杂区15和重掺杂区16的掺杂类型相同，且与衬底10的掺杂类型相反。轻掺杂区15的边缘与栅极结构13部分交叠，重掺杂区16的边缘与侧墙结构14远离栅极结构13一侧的边缘对齐，以作为半导体器件的源极和漏极。
请参阅图1至图2所示，在本发明一实施例中，在形成半导体器件后，在半导体器件的源极、漏极以及栅极结构13上形成自对准金属硅化物17，自对准金属硅化物17例如为低电阻的硅化镍（NiSi）、硅化钴（CoSi2）或硅化钛（TiSi2）等。通过形成自对准金属硅化物17，以降低后续形成的金属连接结构与半导体器件之间的接触电阻，提高半导体器件的性能。且自对准金属硅化物17还可以作为半导体器件的接触结构，以将半导体器件的源极、漏极和栅极结构13引出。
请参阅图2至图3所示，在本发明一实施例中，在形成自对准金属硅化物17后，对衬底10进行处理，以在侧墙结构上形成富氮层18。在本实施例中，例如对衬底10进行氮化处理。具体的，氮化处理例如在等离子的条件下进行处理，例如将衬底10放入等离子设备中，在预设温度下，通入含氮气体，在等离子的条件下，含氮气体作用于侧墙结构14预设时间，在侧墙结构14上形成富氮层18。其中，含氮气体例如包括氨气（NH3）和氮气（N2）的混合气体，在预设温度例如为380℃~450℃，等离子设备的源功率（Source power）例如为400W~700W以及偏置功率（Bias power）例如为100W~300W下进行氮化处理。其中，氨气的流量例如为600sccm~1200sccm，氮气的流量例如为600sccm~1200sccm，预设时间例如为5min~30min。通过氮化处理，由于侧墙结构14的最外侧为氮化硅层，在氮化处理中，可以增加侧墙结构14表面的氮氢键（N-H）的含量，形成富氮层18，能够提高侧墙结构14上接触孔刻蚀停止层的沉积速率，可以让侧墙结构14上接触孔刻蚀停止层的沉积速率和接触孔刻蚀停止层靠近栅极结构13顶部一侧处的速率比较接近，从而降低悬突部的大小。在衬底10以及栅极结构13上设置有自对准金属硅化物17，在氮化处理过程中，受到的影响较小。
请参阅图3至图4所示，在本发明一实施例中，在对衬底10进行氮化处理后，在衬底10上形成接触孔刻蚀停止层19，且接触孔刻蚀停止层19连续覆盖在衬底10、侧墙结构14以及栅极结构13上。在本实施例中，接触孔刻蚀停止层19例如为氮化硅（SiN）层，即接触孔刻蚀停止层19和侧墙结构14最外侧的物质相同，且接触孔刻蚀停止层19在衬底10上的厚度例如为10nm~20nm，接触孔刻蚀停止层19例如通过等离子体增强化学气相沉积法（PlasmaEnhanced Chemical Vapor Deposition，PECVD）等低温沉积方法进行制备。在本实施中，例如在200℃~350℃下，以硅烷（SiH4）和氨气作为反应气体，形成氮化硅层。其中，氨气与硅烷的气体流量比例如为(5~10):1，氨气与硅烷的总流量例如为2000sccm~3000sccm。在其他实施例中，也可以选择其他形成氮化层的硅源和氮源进行沉积，形成氮化硅。接触孔刻蚀停止层19在侧墙结构14上，且靠近栅极结构13顶部的位置，沉积速率快，形成了悬突部191。
请参阅图3至图5所示，在本发明另一实施例中，图5为在形成自对准金属硅化物17后，直接通过PECVD沉积的接触孔刻蚀停止层19后的结构。此时，在接触孔刻蚀停止层19形成过程中，接触孔刻蚀停止层19在侧墙结构14上的形成速度慢，在靠近栅极结构13顶部的位置，沉积速率快，形成了较大的悬突部。在本实施例，通过悬突值对悬突部的大小进行表征，悬突值定义为Ov，Ov=(a-b)/b，其中，以衬底10的法线为边界，且边界经过在衬底10上的接触孔刻蚀停止层19的顶部延伸至侧墙结构14的交点，b例如为接触孔刻蚀停止层19在衬底10与侧墙结构14交界处到边界的水平宽度，a为悬突部至边界的最大水平宽度。即悬突部相对凸出位置的比值，悬突值Ov越小，则说明悬突部越不明显，在后续介质层制备时，悬突值越小越有利于减少空洞和缝隙，从而减少后续填孔制程出现缺陷，提高半导体结构的良率和可靠性。
请参阅图4至图5所示，在本发明一实施例中，在氮化处理前，接触孔刻蚀停止层19在侧墙结构14上的沉积速度例如为3Å/s~5Å/s，悬突部191的悬突值Ov例如为0.3~0.5。通过氮化处理后，接触孔刻蚀停止层19在侧墙结构14上的沉积速度例如为6Å/s~8Å/s，悬突部191的悬突值Ov例如为0.1~0.2。即通过氮化处理后，能够增加侧墙结构上N-H键的含量，增加侧墙结构14上接触孔刻蚀停止层19的沉积速率，可以让侧墙结构14上的沉积速率和靠近栅极结构13顶部处的沉积速率比较接近，侧墙结构14上的沉积速率例如有30%~60%的提升，悬突值Ov例如从0.3~0.5降低到0.1~0.2，从而改善悬突值过大情况，降低悬突部191过大的影响。
请参阅图4、图6至图7所示，在本发明一实施例中，固定接触孔刻蚀停止层19的沉积工艺为PECVD，在200℃~350℃下，以硅烷和氨气作为反应气体，形成氮化硅层；其中，氨气与硅烷的气体流量比例如为(5~10):1，氨气与硅烷的总流量例如为2000sccm~3000sccm的工艺条件下，氮化条件的不同对悬突值Ov的影响也不同，其中，图6表示在N2流量例如为1000sccm以及预设时间例如为20min的条件下NH3的流量对悬突部的影响，图7表示在N2流量例如为1000sccm以及NH3的流量例如为1000sccm的条件下预设时间对悬突部的影响，在研究NH3的流量和预设时间影响的过程中，氮化温度例如为400℃，源功率例如为600W，以及偏置功率例如为300W。从图中可以看出，随着NH3的流量的增加，悬突值Ov随之减小，但在NH3的流量到达1000sccm~1200sccm后，悬突值Ov减小速率变缓。随着预设时间的增加，悬突值Ov随之减小，但在20min后，随着预设时间的进一步增加，悬突值Ov减小速率变缓。因此，在氮化处理过程中，控制氨气的流量例如为600sccm~1200sccm，氮气的流量例如为600sccm~1200sccm，预设时间例如为5min~30min，能够得到较小的悬突值，同时，减少资源的浪费，节约生产时间，提高生产效率。
请参阅图4和图8所示，在本发明一实施例中，在形成接触孔刻蚀停止层19后，在接触孔刻蚀停止层19上形成介质层20，其中，介质层20例如为磷硅玻璃等低介电常数（Low-K）材料，以提高半导体结构的可靠性。且介质层20例如通过低压化学气相沉积法（LowPressure Chemical Vapor Deposition，LPCVD）或高深宽比（High Aspect RatioProcess，HARP)工艺等形成，以提高介质层20的填充能力。在沉积介质层20时，介质层20覆盖衬底10和栅极结构13，在形成介质层20后，对介质层20进行以平坦化工艺，例如通过化学机械抛光（Chemical Mechanical Polishing，CMP）工艺去除部分介质层20，确保介质层20的表面为平面，提高金属连接结构的便捷性。在本实施例中，介质层20在栅极结构13上的剩余厚度例如为60nm~110nm。在其他实施例中，介质层20在栅极结构13上的剩余厚度可以依据制作要求进行选择。通过控制悬突部的大小，相邻栅极结构之间的开口的角度较大，确保介质层20在沉积时，介质层20不会提前封口，从而减少在介质层20内产生空洞和缝隙等缺陷。
请参阅图8至图9所示，在本发明一实施例中，在形成介质层20后，在介质层20内形成多个开口。在本实施例中，开口例如包括第一开口201和第二开口202，第一开口201设置在栅极结构13上，第二开口202设置在重掺杂区16上，且开口通过两步刻蚀完成。具体的，在介质层20上形成图案化光阻层（图中未显示），以定位开口的位置，以图案化光阻层为掩膜，接触孔刻蚀停止层19为刻蚀停止层，刻蚀部分介质层20，刻蚀至接触孔刻蚀停止层19后，更换刻蚀条件以去除接触孔刻蚀停止层19，形成开口。第一开口201暴露栅极结构13上的自对准金属硅化物17，以用于将栅极引出，第二开口202暴露重掺杂区16上的自对准金属硅化物17，以用于将源极和漏极引出。其中，开口例如通过干法刻蚀形成，且刻蚀气体例如可以为三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）、氮气（N2）或氧气（O2）等中的一种或几种气体的组合。在其他实施例中，可以采用干法刻蚀和湿法刻蚀结合工艺或湿法刻蚀工艺形成开口。
请参阅图9至图10所示，在本发明一实施例中，在形成开口后，在开口内沉积导电材料，以形成多个金属连接结构。在沉积导电材料时，可先在开口内沉积阻挡层（图中未显示），且阻挡层例如为钽（Ta）、钛（Ti）、钌（Ru）、氮化钽（TaN）或氮化钛（TiN）等粘附性较好的物质，阻挡层的厚度例如为2nm~8nm。通过设置阻挡层，增强导电材料与开口的侧壁的粘附性，同时，减少导电材料向介质层的扩散，减少电迁移现象，提高半导体结构的电学性能；阻挡层形成在开口内的侧壁和底部，然后利用反溅射工艺将底部的阻挡层溅射至侧壁上，用以减少金属连接结构的接触电阻。其中，导电材料例如为金属铜、金属铝或金属钨等低电阻材料，在本实施例中，导电材料例如为金属钨。金属钨例如通过物理气相沉积或电镀等方式形成，且金属钨填充于开口内直至覆盖介质层20，再对金属钨进行平坦化处理，金属钨与开口两侧的介质层20齐平。金属连接结构包括第一金属连接结构22和第二金属连接结构23，第一金属连接结构22形成在第一开口201内，连通栅极结构13上的自对准金属硅化物17，第二金属连接结构23形成在第二开口202内，连通重掺杂区16上的自对准金属硅化物17。通过控制介质层20的质量，避免金属连接结构填充在空洞或缝隙内，以减少形成的金属连接结构的缺陷，提高半导体结构的可靠性。
综上所述，本发明提供一种半导体结构的制作方法，本申请意想不到的技术效果是在形成接触孔刻蚀停止层之前，对衬底进行氮化处理，在侧墙结构上形成富含氮氢键的富氮层，提高侧墙结构上接触孔刻蚀停止层的沉积速率，可以让侧墙结构上接触孔刻蚀停止层的沉积速率和接触孔刻蚀停止层靠近栅极结构顶部的一侧处的速率比较接近，从而降低悬突部的大小；能够降低悬突部的悬突值，在形成介质层时，有利于减少空洞和缝隙等缺陷的产生，提高半导体结构的良率和可靠性；调整氮化处理的条件，在得到较小的悬突值的同时，减少资源的浪费，节约生产时间，提高生产效率；提高介质层和金属连接结构的形成品质，减少形成的金属连接结构的缺陷，提高半导体结构的可靠性。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体结构的制作方法，其特征在于，至少包括以下步骤：
提供一衬底，所述衬底上设置有半导体器件的栅极结构，所述栅极结构突出设置在所述衬底上；
在所述栅极结构两侧形成有侧墙结构，所述侧墙结构最外层为氮化层；
对所述衬底进行氮化处理，在所述侧墙结构上形成富氮层；
在所述衬底、所述侧墙结构和所述栅极结构上形成连续的接触孔刻蚀停止层，所述接触孔刻蚀停止层靠近所述栅极结构顶部的一侧包括悬突部；
在所述接触孔刻蚀停止层上形成介质层；以及
在所述介质层内形成多个金属连接结构。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述悬突部的悬突值为0.1~0.2，所述悬突值通过以下公式得到：
Ov=(a-b)/b；
其中，Ov为悬突值；以所述衬底的法线为边界，所述边界经过在所述衬底上的所述接触孔刻蚀停止层的顶部延伸至所述侧墙结构的交点，b为所述接触孔刻蚀停止层在所述衬底与所述侧墙结构交界处到所述边界的水平宽度；a为所述悬突部至所述边界的最大水平宽度。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述富氮层的制作方法包括：
在预设温度下，通入含氮气体；
在等离子的条件下，所述含氮气体作用于所述侧墙结构预设时间，在所述侧墙结构上形成富氮层。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述预设温度为380℃~450℃。
5.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述含氮气体包括氨气和氮气的混合气体，所述氨气的流量为600sccm~1200sccm，所述氮气的流量为600sccm~1200sccm。
6.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述预设时间为5min~30min。
7.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述等离子条件为等离子设备的源功率为400W~700W，偏置功率为100W~300W。
8.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：在形成所述侧墙结构后，在所述栅极结构和所述衬底上形成自对准金属硅化物。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述金属连接结构的形成方法包括：
刻蚀部分所述介质层至所述接触孔刻蚀停止层；
刻蚀所述接触孔刻蚀停止层至所述自对准金属硅化物，形成多个开口；
在所述开口的侧壁上沉积阻挡层；以及
在所述阻挡层上沉积导电材料。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述接触孔刻蚀停止层为氮化硅层，且所述接触孔刻蚀停止层通过等离子体增强化学气相沉积法制备。
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| CN117133717B (zh) | 2024-03-01 |
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Legal Events
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| PB01 | Publication | ||
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