KR20070030647A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

반도체 소자의 금속 배선 형성 방법이 제공된다. 반도체 소자의 금속 배선 형성 방법은 기판 상에 리세스 영역을 구비한 절연막 패턴을 형성하고, 리세스 영역의 상면, 측벽 및 밑면에 제1 장벽 금속막을 형성하고, 리세스 영역의 상면, 측벽 및 밑면에 형성되되, 절연막 패턴의 상면 위에서보다 리세스 영역의 내벽에서 더 작은 질소 함량을 갖는 TiN막으로 이루어진 제2 장벽 금속막을 형성하고, 리세스 영역의 일부를 채우도록 다마신 배선을 형성하고, 다마신 배선이 채워지지 않은 리세스 영역에 식각 정지막 패턴을 형성하는 것을 포함한다.
금속 배선, 다마신 배선, 식각 정지막

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metal wiring layer of semiconductor device}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 흐름도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 순차적으로 나타낸 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 흐름도이다.
도 11 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 110: 절연막 패턴
112: 리세스 영역 120: 제1장벽 금속막
130, 132, 134: 제2 장벽 금속막 140: 다마신 배선
150: 식각 정지막 패턴 152: 제1 식각 정지막 패턴
154: 제2 식각 정지막 패턴 160: IMD막
162: 콘택홀
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더욱 상세하게는 금속 배선의 신뢰성을 증가시켜 반도체 소자가 안정적으로 동작할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 금속 배선의 선폭이 좁아지고 있다. 따라서, 종래의 금속 배선 형성 방법으로는 금속 배선을 형성하는데 한계가 있어 왔고, 이에 대한 대안의 하나로써 다마신(damascene) 공정을 사용하고 있다.
다마신 공정이란, 절연막 상에 트렌치(trench) 등의 리세스 영역을 먼저 형성한 후 이를 매립하여 금속 배선을 형성하는 방법이다. 다마신 공정을 사용하면, 선폭이 좁아 패터닝하기 어려운 금속 배선도 형성할 수 있다. 다마신 공정에서는 리세스 영역 내부를 금속층, 예를 들어 Al 등으로 균일하게 채우는 것이 중요하다. 일반적으로 다마신 공정에서는, 리세스 영역 내에 씨드층(sead layer)인 Al막을 CVD(Chemical Vapor Deposition) 방법으로 형성하고, 그 위에 PVD(Physical Vapor Deposition) 방법으로 Al을 증착한 후, 고온의 열처리 공정을 통해 다마신 배선을 완성한다.
그러나, 100nm 이하의 미세 선폭을 가지는 다마신 배선에서는 CD(Critical Dimension)가 매우 작기 때문에, PVD 공정을 수행하기 전인 CVD 공정 시에 Al에 의하여 리세스 영역의 입구가 막혀버리는 핀치 오프(pinch off) 현상이 발생할 수 있 다. 이러한 경우, 리세스 영역 내에 보이드(void)가 형성되어, 배선 저항이 증가하게 되며, 반도체 소자가 안정적으로 동작하지 않을 수 있고, 다마신 배선이 단락되어 반도체 소자의 불량이 발생할 수도 있다.
한편, 다마신 배선을 형성한 후에 다마신 배선 상부에 IMD(InterMetallic Dielectric)막을 증착하고, 다마신 배선과 상부 메탈층을 연결하는 콘택홀 또는 비아홀을 IMD막 상에 형성하게 된다. IMD막 상에 콘택홀 또는 비아홀을 형성할 때에, 식각 공정을 진행하게 된다. 여기서, IMD막을 형성하는 산화막과 다마신 배선을 형성하는 Al의 식각 선택비가 거의 없기 때문에, 산화막을 식각할 때에 하부의 Al도 같이 식각되는 현상이 발생할 수 있다. 특히, 다마신 배선의 두께가 얇을 경우에는 콘택홀 또는 비아홀 하부의 다마신 배선이 거의 식각되어 단락이 발생할 수도 있다. 콘택홀의 식각 시에 다마신 배선이 손상되는 경우, 다마신 배선의 신뢰성이 저하되고, 불량률이 증가할 수 있어, 안정적인 반도체 소자의 제작이 어려워질 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 금속 배선의 신뢰성을 증가시켜 반도체 소자가 안정적으로 동작할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 기판 상에 리세스 영역을 구비한 절연막 패턴을 형성하고, 상기 리세스 영역의 상면, 측벽 및 밑면에 제1 장벽 금속막을 형성하고, 상기 리세스 영역의 상면, 측벽 및 밑면에 형성되되, 상기 절연막 패턴의 상면 위에서보다 상기 리세스 영역의 내벽에서 더 작은 질소 함량을 갖는 TiN막으로 이루어진 제2 장벽 금속막을 형성하고, 상기 리세스 영역의 일부를 채우도록 다마신 배선을 형성하고, 상기 다마신 배선이 채워지지 않은 상기 리세스 영역에 식각 정지막 패턴을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 기판 상에 리세스 영역을 구비한 절연막 패턴을 형성하고, 상기 리세스 영역의 상면, 측벽 및 밑면에 제1 CVD 장벽 금속막을 형성하고, 상기 리세스 영역의 상면, 밑면, 및 측벽 상의 상기 제1 CVD 장벽 금속막 중 적어도 일부면 상에 제2 PVD 장벽 금속막을 형성하고, 상기 리세스 영역의 일부를 채우도록 다마신 배선을 형성하고, 상기 다마신 배선이 채워지지 않은 상기 리세스 영역에 식각 정지막 패턴을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 흐름도이다. 도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 순차적으로 나타낸 단면도들이다.
도 1 및 도 2를 참조하면, 반도체 기판(100) 상에 리세스 영역(112)을 구비한 절연막 패턴(110)을 형성한다(S10). 우선, 반도체 기판(100) 상에 절연막을 증착한다. 절연막은 예를 들어, 실리콘 산화막, 실리콘 질화막, low-K 절연막 등으로 형성할 수 있으며, 단일층 또는 다층 구조일 수 있다. 이어서, 절연막을 패터닝하여, 리세스 영역(112)을 구비하는 절연막 패턴(110)을 형성한다. 여기서, 리세스 영역(112)의 깊이는 형성하려는 금속 배선의 높이보다 더 깊게 형성한다. 예를 들어, 높이가 2000Å인 금속 배선을 형성하려고 할 때는 리세스 영역(112)의 깊이를 약 2500Å로 형성할 수 있다.
이어서, 도 1 및 도 3을 참조하면, 리세스 영역(112)의 상면, 측벽 및 밑면에 제1 장벽 금속막(120)을 형성한다(S20). 제1 장벽 금속막(120)은 예를 들어, Ti, TiN, WN, W, Ta, TaN, Ru, Cu 또는 이들의 조합으로 형성될 수 있다. 또한, 제 1장벽 금속막(120)은 PVD, CVD 또는 ALD(Atomic Layer Deposition) 공정으로 형성할 수 있다. 예를 들어, 제1장벽 금속막(120)을 Ti막과 TiN막의 적층 구조로 형성하는 경우, Ti막은 CVD 공정에 TiCl4를 공급하여 형성할 수 있으며, TiN막은 열(thermal) CVD 공정에 TiCl4와 NH3를 공급하여 형성할 수 있다.
이어서, 도 1 및 도 4를 참조하면, 제1 장벽 금속막(120) 상에 절연막 패턴(110)의 상면에서보다 리세스 영역(112)의 내벽에서 더 작은 질소 함량을 갖는 제2 장벽 금속막(130)을 형성한다(S30).
제2 장벽 금속막(130)은 예를 들어, TiN막으로 형성할 수 있다. 제2 장벽 금속막(130)은 PVD 방법으로 형성할 수 있으며, 예를 들어, HCM(Hollow Cathode Magnetron)을 이용하는 고밀도 마그네트론 스퍼터링(high density magnetron sputtering)의 방법으로 형성할 수 있다. 구체적으로 설명하면, PVD 챔버에 웨이퍼를 장착하고, 캐비티 영역(cavity region)을 가지는 할로우 캐소드 Ti 타겟(hollow cathode Ti target)에서 TiN을 스퍼터링한다. 여기서, PVD 챔버에는 Ar 가스 및 질소 함유 가스, 예를 들어 N2 가스를 공급한다. 이 때, PVD 챔버의 온도는 약 25~400℃로 유지할 수 있으며, 할로우 캐소드 타겟에는 약 2~40kW의 전원이 인가될 수 있다.
제2 장벽 금속막(130)은 메탈릭 모드(metallic mode)로 형성할 수 있다. 즉, 제2 장벽 금속막(130)을 형성하는 동안, PVD 챔버 내에 Ar 가스를 N2 가스보다 더 많이 공급한다. 바람직하게는, Ar 가스를 N2 가스보다 적어도 4배 이상 공급할 수 있다.
제2 장벽 금속막(130)의 두께는 절연막 패턴(110) 상에서 가장 두껍게 형성된다. 즉, 제2 장벽 금속막(130)의 두께는 절연막 패턴(110) 상에서 가장 두껍고, 리세스 영역(112)의 밑면에 가까울수록 점점 얇아지도록 형성된다. 이와 같이, 위치에 따라 두께가 다른 제2 장벽 금속막(130)은 PVD 방법인 HCM을 이용하는 고밀도 마그네트론 스퍼터링의 방법으로 제2 장벽 금속막(130)을 증착하는 것에 의해 형성할 수 있다. 즉, 타겟과 가까운 리세스 영역(112)의 상부에 제2 장벽 금속막(130)이 더 잘 증착되는 PVD 방법의 특징을 이용하여, 증착 시간을 조절한다. 그러면, 리세스 영역(112)의 위치에 따라 두께가 다른 제2 장벽 금속막(130)을 형성할 수 있다.
제2 장벽 금속막(130)을 TiN막으로 형성하되, 메탈릭 모드에서 증착 시간을 짧게 조절하여 제2 장벽 금속막(130)을 형성하면, 위치에 따라 제2 장벽 금속막(132)의 질소의 함량이 다르게 형성할 수 있다. 즉, 증착 시간을 조절하여 제2 장벽 금속막(132)을 형성하면, 절연막 패턴(110)의 상면 위에서보다 리세스 영역(112)의 내벽에서 더 작은 질소 함량을 가지는 제2 장벽 금속막(132)을 형성할 수 있다. 증착 시간이 짧아지면 N2가 리세스 영역(112)의 밑면까지 도달하기 위한 이동거리가 제한되기 때문이다.
이어서, 도 1, 도 5 및 도 6을 참조하면, 리세스 영역(112)의 일부를 채우도 록 다마신 배선(140)을 형성한다(S40). 다마신 배선(140)은 Al으로 형성할 수 있다. 여기서, 제2 장벽 금속막(130)이 형성된 기판(100)을 진공 파괴 없이 CVD 챔버로 이동시켜 제2 장벽 금속막(130) 형성 단계와 인시츄(in-situ)로 다마신 배선(140)을 형성한다.
다마신 배선(140) 형성 단계에서는 리세스 영역(112)의 외부에서 발생될 수 있는 Al의 반응을 억제하기 위하여 증착 시간, 온도, 압력, 캐리어 가스(carrier gas)의 유량 등의 공정 조건을 제어할 수 있다. 구체적으로 살펴보면, 다마신 배선(140)의 증착 온도는 리세스 영역(112) 외부에서의 Al의 증착률을 저하시키기 위하여 가능한 한 낮출 수 있으며 예를 들어, 100~200℃의 온도로 설정할 수 있다. 또한, 가능한 짧은 시간 내에 많은 양의 Al 소스가 리세스 영역(112)의 내부로 도달하게 하기 위하여 증착 압력을 가능한 한 높게 설정하고, 캐리어 가스의 유량을 증가시킬 수 있다. 예를 들어, 증착 압력은 약 0.1~50Torr로 설정할 수 있다. 또한, 캐리어 가스로 Ar를 사용할 때에 Ar의 유량은 예를 들어, 약 50~5000sccm, 바람직하게는 약 100~1000sccm을 공급할 수 있다. 상기와 같은 공정 조건은 리세스 영역(112)의 외부에서는 Al의 증착율을 저하시키고, 동시에 리세스 영역(112) 내부로 도달하는 Al 소스의 양을 증가시킨다.
또한, 제2 장벽 금속막(132)의 위치에 따른 질소 함량의 차이는 Al의 성장에 영향을 미친다. 구체적으로 설명하면, 질소 함량이 높은 절연막 패턴(110)이 상면에서는 Al 소스의 반응이 억제되어 Al막의 성장이 억제된다. 한편, 낮은 질소 함량을 가지고 두께가 상대적으로 얇게 형성되어 있는 리세스 영역(112)의 하부에서는 Al막이 형성될 수 있는 핵 형성 사이트가 많이 제공되어 Al막이 잘 성장하게 된다. 즉, Al막은 질소 함량이 낮으며, 두께가 얇은 리세스 영역(112)의 밑면에서부터 성장하게 된다.
따라서, Al은 리세스 영역(112) 외부보다, 리세스 영역(112) 내부에서 먼저 성장한다. 또한, 도 5 및 도 6에 도시된 바와 같이, 리세스 영역(112) 내부에서는 리세스 영역(112)의 밑면에서부터 Al이 성장하기 시작하여 상부로 성장하게 된다.
다마신 배선(140)은 예를 들어, MOCVD(Metal Organic CVD) 방법으로 형성할 수 있다. 이 때, Al 소스로는 예를 들어, MPA(MethlPyrrolidine Alane), DMEAA(DiMethylEthylAmine Alane), DMAH(DiMethylAluminum Hydride), TMAA(TriMethylAmine Alane), TMA 또는 알루미늄 보론 하이드라이드 트리메틸 아마인 화합물 전구체를 사용할 수 있다.
다마신 배선(140)을 형성하는 Al은 도 6에 도시된 바와 같이, 리세스 영역(112)의 일부를 채울 때까지만 성장시킨다. 즉, 리세스 영역(112)이 형성하려는 다마신 배선(140)의 깊이보다 깊게 형성되어 있으므로, 형성하려는 다마신 배선(140)의 깊이만큼 Al이 채워지면 증착 공정을 종료한다.
한편, 다마신 배선(140)을 형성한 후에는 기판(100)을 열처리하는 어닐링(annealing) 공정을 수행하여 다마신 배선의 내구성을 높일 수 있다.
이어서, 도 1 및 도 7을 참조하면, 다마신 배선(140)이 채워지지 않은 리세스 영역(112)에 식각 정지막(150a)을 형성한다(S50). 이 때, 절연막 패턴(110)의 상면에도 식각 정지막(150a)이 형성될 수 있다. 식각 정지막(150a)은 금속 배선과 의 접촉 저항을 감소시켜 줄 수 있는 물질로 형성할 수 있다. 예를 들어, Ti, TiN, WN, W, Ta, TaN, Ru, Cu, CoWP 또는 그 조합으로 형성할 수 있으며, 다마신 배선(140), 특히 Al과 반응하여 EM(Electro Migration) 특성을 향상시킬 수 있는 물질로 형성할 수 있다. 식각 정지막(150a)은 제1 식각 정지막(152a) 및 제2 식각 정지막(154a)으로 형성될 수 있으며, 예를 들어, 제1 식각 정지막(152a)은 Ti, 제2 식각 정지막(154a)은 TiN으로 형성될 수 있다. 식각 정지막(150a)은 PVD, CVD 또는 ALD 공정에 의하여 형성할 수 있다.
또한, 식각 정지막(150a)을 형성한 후에는 기판(100)을 열처리하는 어닐링(annealing) 공정을 수행할 수 있다.
이어서, 도 1 및 도 8을 참조하면, 다마신 배선(10) 상부에 식각 정지막 패턴(150)을 형성한다(S60). 즉, 절연막 패턴(110)의 상면이 노출되도록 제2 식각 정지막(154a), 제1식각 정지막(152a), 제2 장벽 금속막(130) 및 제1 장벽 금속막(120)을 제거하여, 다마신 배선(140) 상부에 식각 정지막 패턴(150)을 형성한다. 절연막 패턴(110)의 상면에 형성된 제2 식각 정지막(154a), 제1 식각 정지막(152a), 제2 장벽 금속막(130) 및 제1장벽 금속막(120)을 제거할 때에는 화학적 기계적 연마(CMP) 공정 또는 에치백(etch back) 공정에 의해 제거할 수 있다.
식각 정지막 패턴(150)을 다마신 배선(140) 상부에 형성하면, 리세스 영역(112)의 하부는 다마신 배선(140)으로 채워지고, 리세스 영역(112)의 상부는 식각 정지막 패턴(150)으로 채워지게 된다.
이어서, 도 1 및 도 9를 참조하면, 식각 정지막 패턴(150) 상부에 콘택홀 (162)을 형성한다(S70). 우선, 리세스 영역(112)의 식각 정지막 패턴(150) 상부에 IMD(InterMetallic Dielectric; 160)막을 증착한다. 이어서, IMD막(160) 상에 포토 레지스트(photo resist) 패턴을 형성한 후, 이를 식각 마스크로 하여 IMD막(160) 상에 다마신 배선(140)과 IMD막(160) 상부의 메탈층을 연결하는 콘택홀(162)을 형성한다.
리세스 영역(112)의 다마신 배선(140)의 상부에 식각 정지막 패턴(150)을 형성하면, 식각 정지막 패턴(150)은 IMD막(160) 상에 콘택홀(160)을 형성하기 위한 식각 공정에서, 리세스 영역(112) 내부의 다마신 배선(140)이 식각에 노출되지 않도록 해 준다. 즉, 콘택홀(160)을 형성할 때에, 리세스 영역(112)의 다마신 배선(140)이 손상되지 않는다.
본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 따라 리세스 영역(112)의 하부로 갈수록 질소 함량이 작아지는 제2 장벽 금속막(130)이 형성된 기판(100)에 Al을 증착하는 CVD 공정을 수행하면 리세스 영역(112)의 밑면에서 먼저 Al이 성장하게 된다. 따라서, 증착 시간을 조절하면, 리세스 영역(112)의 일부를 채우도록 다마신 배선(140)이 형성되고, 리세스 영역(112)의 상부나, 절연막 패턴(110)의 상면에는 Al이 형성되지 않게 할 수 있다.
한편, 다마신 배선(140)을 형성하는 Al은 리세스 영역(112)의 일부를 균일하게 채우도록 형성된다. 따라서, 리세스 영역(112) 상에 보이드(void)가 형성되지 않아, 금속 배선의 신뢰성이 증가하고, 보다 안정적인 금속 배선의 형성이 가능해진다.
다마신 배선(140)은 리세스 영역(112)의 일부를 채우도록 형성되며, 다마신 배선(140)이 채워지지 않은 리세스 영역(112)의 상부에는 식각 정지막 패턴(150)이 형성된다. 식각 정지막 패턴(150)은 금속 배선 상부에 콘택홀(162)을 형성할 때에 다마신 배선(140)이 손상되지 않게 보호해 준다. 구체적으로 설명하면, IMD막(160)을 형성하는 산화막과 다마신 배선(140)을 형성하는 Al과는 식각 선택비가 거의 없기 때문에, 산화막을 식각할 때에 Al도 같이 식각되어 다마신 배선(140)이 손상되는 현상이 발생할 수 있다. 식각 정지막 패턴(150)은 콘택홀(162)을 형성하기 위한 식각 공정 시에, 식각이 더 이상 이루어 지지 않도록 하는 정지막의 역할을 한다. 따라서, 다마신 배선(140)을 손상하지 않고, 콘택홀(162)을 형성할 수 있도록 한다. 식각 정지막 패턴(150)은 다마신 배선(140)과의 접촉 저항이 적은 물질이 사용되며, 도전 물질로 형성되므로, 금속 배선의 전기적 특성을 저하시키지도 않는다.
즉, 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선은 리세스 영역(112)의 매립이 효과적으로 이루어져 금속 배선이 신뢰성 있게 형성되고, 또한, 금속 배선 상부에 콘택홀(162) 형성 시에 금속 배선이 손상되지도 않아, 금속 배선이 안정적으로 형성될 수 있다. 따라서, 안정적인 반도체 소자가 제작될 수 있다.
이하, 도 10 및 도 16을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 설명한다. 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 흐름도이다. 도 11 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 순차적으로 나타낸 단면도들이다. 도 1 내지 도 9와 실질적으로 동일한 구성 요소에 대 해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법이 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법과 다른 점은, 제2 장벽 금속막(132, 134)이 리세스 영역(112)의 일부에만 형성된다는 것이다. S10 및 S20 단계는 본 발명의 일 실시예와 동일하므로, 그 설명을 생략한다.
도 10 및 도 11을 참조하면, 제1 장벽 금속막(120)을 형성한 후, 제2 장벽 금속막(132, 134)을 형성하되, 제2 장벽 금속막(132, 134)이 리세스 영역(112)의 상면, 밑면 및 측벽 상의 제1 장벽 금속막(120) 중 일부면 상에만 형성되도록 한다(S32).
제2 장벽 금속막(132, 134)의 두께는 절연막 패턴(110) 상에서 가장 두껍게 형성된다. 리세스 영역(112)의 측면에 형성된 제2 장벽 금속막(132)의 두께는 절연막 패턴(110) 상에서 가장 두껍고, 리세스 영역(112)의 밑면에 가까울수록 두께가 점점 얇아지도록 형성되며, 리세스 영역(112)의 밑면에 근접한 측면의 일부에는 제2 장벽 금속막(132)이 형성되지 않는다. 한편, 리세스 영역(112) 밑면에는 제2 장벽 금속막(134)이 형성된다. 이와 같이, 위치에 따라 두께가 다른 제2 장벽 금속막(132, 134)은 PVD 방법인 HCM을 이용하는 고밀도 마그네트론 스퍼터링의 방법으로 제2 장벽 금속막(132, 134)을 증착하는 것에 의해 형성할 수 있다. 즉, 타겟과 가까운 리세스 영역(112)의 상부에 제2 장벽 금속막(132, 134)이 더 잘 증착되는 PVD 방법의 특징을 이용하여, 증착 시간을 조절한다. 그러면, 리세스 영역(112)의 위치 에 따라 두께가 다른 제2 장벽 금속막(132, 134)을 형성할 수 있다.
PVD 방법으로 형성한 제2 장벽 금속막(132, 134)에서는 CVD 방법으로 형성한 제1 장벽 금속막(120)에서보다 후속 공정에서 CVD 방법으로 다마신 배선인 Al을 형성할 때에 Al의 성장이 더 느리게 일어난다. 즉, 제1 장벽 금속막(120) 상에 PVD 방법으로 형성한 제2 장벽 금속막(132, 134)을 형성하되, 리세스 영역(112)의 밑면에 인접한 측면의 일부에는 제2 장벽 금속막(132, 134)이 형성되지 않고 제1 장벽 금속막(120)이 드러나도록 형성하면, 리세스 영역(112)의 제2 장벽 금속막(132, 134)이 형성되지 않은 측면에서 Al의 성장이 먼저 일어나게 된다. 따라서, 증착 시간을 조절하면, 리세스 영역(112)의 밑면에 인접한 측면에서 Al의 성장이 시작되어 리세스 영역(112)의 일부를 채우도록 다마신 배선이 형성되고, 리세스 영역(112)의 상부나, 절연막 패턴(110)의 상면에는 다마신 배선의 Al이 형성되지 않게 선택적으로 형성할 수 있다.
이어서, 도 10, 도 12 및 도 13을 참조하면, 리세스 영역(112)의 일부를 채우도록 다마신 배선(140)을 형성한다(S40). 이 때, 다마신 배선(140)인 Al은 제1 장벽 금속막(120)이 노출된 리세스 영역(112)의 측면에서부터 성장되기 시작한다. 즉, Al은 제1 장벽 금속막(120)이 노출된 리세스 영역(112)의 측면에서부터 성장되기 시작하여, 리세스 영역(112)을 채우면서 상부로 성장한다. 여기서, 요구되는 다마신 배선(140)의 높이만큼 리세스 영역(112)의 일부를 채우도록 Al을 성장시킨다.
이어서, 도 1, 도 14 내지 도 16을 참조하면, 다마신 배선(140) 상부에 식각 정지막 패턴(150)을 형성한 후, 리세스 영역(112) 상부에 콘택홀(162)을 형성하는 것은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법과 동일하므로 그 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 리세스 채널 어레이 트랜지스터 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 리세스 영역의 내부에만 선택적으로 다마신 배선이 형성되고 특히, 리세스 영역의 밑면에서부터 성장하여 다마신 배선이 형성되므로, 리세스 영역을 균일하게 매립할 수 있다.
둘째, 리세스 영역의 다마신 배선 상부에 식각 정지막 패턴을 형성함으로 해서, 후속 공정에서 다마신 배선이 손상되는 것을 방지할 수 있다.
셋째, 다마신 배선이 리세스 영역을 균일하게 매립하도록 형성되고, 식각 정지막을 형성함으로써 후속 공정에서 다마신 배선이 손상되지도 않으므로, 금속 배선의 신뢰성이 좋아져, 안정적인 반도체 소자를 제작할 수 있다.

Claims (21)

  1. 기판 상에 리세스 영역을 구비한 절연막 패턴을 형성하고,
    상기 리세스 영역의 상면, 측벽 및 밑면에 제1 장벽 금속막을 형성하고,
    상기 리세스 영역의 상면, 측벽 및 밑면에 형성되되, 상기 절연막 패턴의 상면 위에서보다 상기 리세스 영역의 내벽에서 더 작은 질소 함량을 갖는 TiN막으로 이루어진 제2 장벽 금속막을 형성하고,
    상기 리세스 영역의 일부를 채우도록 다마신 배선을 형성하고,
    상기 다마신 배선이 채워지지 않은 상기 리세스 영역에 식각 정지막 패턴을 형성하는 것을 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1항에 있어서,
    상기 제2 장벽 금속막은 상기 리세스 영역의 밑면에 가까울수록 두께가 점점 얇아지는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1항에 있어서,
    상기 제1 장벽 금속막은 PVD, CVD 또는 ALD의 방법으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1항에 있어서,
    상기 제2 장벽 금속막은 PVD의 방법으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1항에 있어서,
    상기 다마신 배선은 Al로 형성하며 상기 다마신 배선은 Al이 상기 리세스 영역의 밑면에서부터 성장되도록 형성하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1항에 있어서,
    상기 식각 정지막 패턴은 제1 식각 정지막 패턴 및 제2 식각 정지막 패턴이 적층되어 형성된 반도체 소자의 금속 배선 형성 방법.
  7. 제 6항에 있어서,
    상기 식각 정지막 패턴을 형성하는 것은
    상기 절연막 패턴의 상면 및 상기 다마신 배선이 채워지지 않은 리세스 영역에 제1 및 제2 식각 정지막을 순차적으로 형성하고,
    상기 절연막 패턴의 상면이 노출되도록 제2 및 제1 식각 정지막, 제2 및 제1 장벽 금속막을 제거하여, 상기 다마신 배선 상부의 상기 리세스 영역 내에 식각 정지막 패턴을 형성하는 것을 포함하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 7항에 있어서,
    상기 절연막 패턴의 상면에 형성된 제2 및 제1 식각 정지막, 제2 및 제1 장벽 금속막을 제거하는 것은 화학적 기계적 연막(CMP) 공정 또는 에치백(etch back) 공정에 의해 제거하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 1항에 있어서,
    상기 다마신 배선이 채워지지 않은 상기 리세스 영역에 식각 정지막 패턴을 형성한 후에, 상기 리세스 영역 상부에 콘택홀을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  10. 기판 상에 리세스 영역을 구비한 절연막 패턴을 형성하고,
    상기 리세스 영역의 상면, 측벽 및 밑면에 제1 CVD 장벽 금속막을 형성하고,
    상기 리세스 영역의 상면, 밑면, 및 측벽 상의 상기 제1 CVD 장벽 금속막 중 적어도 일부면 상에 제2 PVD 장벽 금속막을 형성하고,
    상기 리세스 영역의 일부를 채우도록 다마신 배선을 형성하고,
    상기 다마신 배선이 채워지지 않은 상기 리세스 영역에 식각 정지막 패턴을 형성하는 것을 포함하는 반도체 소자의 금속 배선 형성 방법.
  11. 제 10항에 있어서,
    상기 리세스 영역의 측벽에 형성된 제2 PVD 장벽 금속막은 리세스 영역의 밑면에 가까울수록 두께가 점점 얇아지는 반도체 소자의 금속 배선 형성 방법.
  12. 제 10항에 있어서,
    제2 PVD 장벽 금속막은 밑면에 인접하는 상기 리세스 영역의 일부 측벽에는 형성되지 않는 반도체 소자의 금속 배선 형성 방법.
  13. 제 10항에 있어서,
    상기 제1 CVD 장벽 금속막 및 제2 PVD 장벽 금속막은 TiN으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  14. 제 13항에 있어서,
    상기 제2 PVD 장벽 금속막의 Ti에 대한 N의 비는 상기 제1 CVD 장벽 금속막보다 작은 반도체 소자의 금속 배선 형성 방법.
  15. 제 10항에 있어서,
    상기 제1 CVD 장벽 금속막은 CVD 또는 ALD의 방법으로 형성되는 반도체 소자의 금속 배선 형성 방법.
  16. 제 10항에 있어서,
    상기 제2 PVD 장벽 금속막은 PVD의 방법으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  17. 제 10항에 있어서,
    상기 다마신 배선은 Al로 형성하며, 상기 다마신 배선은 Al이 제2 PVD 장벽 금속막이 형성되지 않은 상기 리세스 영역의 측벽에서부터 성장하도록 하여 형성하는 반도체 소자의 금속 배선 형성 방법.
  18. 제 10항에 있어서,
    상기 식각 정지막 패턴은 제1 식각 정지막 패턴 및 제2 식각 정지막 패턴이 적층되어 형성된 반도체 소자의 금속 배선 형성 방법.
  19. 제 18항에 있어서,
    상기 식각 정지막 패턴을 형성하는 것은
    상기 절연막 패턴의 상면 및 상기 다마신 배선이 채워지지 않은 리세스 영역에 제1 및 제2 식각 정지막을 순차적으로 형성하고,
    상기 절연막 패턴의 상면이 노출되도록 제2 및 제1 식각 정지막, 제2 및 제1 장벽 금속막을 제거하여, 상기 다마신 배선 상부의 상기 리세스 영역 내에 식각 정지막 패턴을 형성하는 것을 포함하는 반도체 소자의 금속 배선 형성 방법.
  20. 제 19항에 있어서,
    상기 절연막 패턴의 상면에 형성된 제2 및 제1 식각 정지막, 제2 및 제1 장 벽 금속막을 제거하는 것은 화학적 기계적 연막(CMP) 공정 또는 에치백(etch back) 공정에 의해 제거하는 반도체 소자의 금속 배선 형성 방법.
  21. 제 10항에 있어서,
    상기 다마신 배선이 채워지지 않은 상기 리세스 영역에 식각 정지막 패턴을 형성한 후에 상기 리세스 영역 상부에 콘택홀을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
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