CN113571466B - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，方法包括：提供基底，基底中形成有前层互连结构，前层互连结构包括待连接互连结构；采用选择性沉积工艺在前层互连结构顶面形成牺牲层；在基底上形成覆盖牺牲层侧壁的第一介电层；去除牺牲层，在第一介电层中形成露出待连接互连结构的第一互连开口；形成覆盖第一介电层的第二介电层，第二介电层的被刻蚀速率大于第一介电层的被刻蚀速率；在第二介电层中形成第二互连开口，第二互连开口底部和第一互连开口顶部相连，第二互连开口和第一互连开口构成互连开口；在互连开口中形成互连结构。通过形成具有刻蚀选择比的第二介电层和第一介电层，并预先形成位置精准的第一互连开口，提高了互连开口和待连接互连结构的对准精度。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(back end ofline，BEOL)电学性能以及器件可靠性的影响很大，严重时会影响半导体器件的正常工作。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，提高器件的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底中形成有前层互连结构，且所述基底表面露出所述前层互连结构，所述前层互连结构包括待连接互连结构；采用选择性沉积工艺，在所述前层互连结构的顶面形成牺牲层；在所述牺牲层露出的所述基底上形成第一介电层，所述第一介电层覆盖所述牺牲层的侧壁；去除所述牺牲层，在所述第一介电层中形成第一互连开口，所述第一互连开口露出所述待连接互连结构；形成覆盖所述第一介电层的第二介电层，所述第二介电层还填充于所述第一互连开口中，所述第二介电层的被刻蚀速率大于所述第一介电层的被刻蚀速率；刻蚀所述第二介电层，在所述第二介电层中形成第二互连开口，所述第二互连开口的底部和所述第一互连开口的顶部相连通，所述第二互连开口和第一互连开口构成互连开口，所述互连开口与所述待连接互连结构相对；在所述互连开口中形成互连结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的形成方法中，先采用选择性沉积工艺在所述前层互连结构的顶面形成牺牲层，所述牺牲层能够精准地形成在前层互连结构的顶面，随后在所述牺牲层露出的基底上形成覆盖牺牲层侧壁的第一介电层，并去除所述牺牲层，在所述第一介电层中形成第一互连开口，使得第一互连开口能够精准地露出待连接互连结构，即提高了所述第一互连开口和待连接互连结构的对准精度；而且，在形成所述第一互连开口后，形成覆盖第一介电层的第二介电层，第二介电层还填充于第一互连开口中，第二介电层的被刻蚀速率大于第一介电层的被刻蚀速率，即第二介电层和第一介电层之间具有刻蚀选择比，因此，在形成第二互连开口时，第一介电层能够作为刻蚀停止层，第二互连开口露出与待连接互连结构相邻的其他前层互连结构的概率较低；综上，所述形成方法通过采用选择性沉积工艺形成牺牲层，以便预先形成位于第一介电层中的第一互连开口，并形成具有刻蚀选择比的第一介电层和第二介电层，提高了互连开口和待连接互连结构的对准精度，从而提高了互连结构与待连接互连结构的电连接效果，相应有利于减小互连结构的接触电阻(RC)，所述形成方法还降低了互连结构与其他前层互连结构电连接的概率，上述两个方面均能够提高半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能仍有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10中形成有前层互连结构11，且所述基底10表面露出所述前层互连结构11，所述前层互连结构11包括待连接互连结构11a；在所述基底10上形成刻蚀停止层20以及位于所述刻蚀停止层20上的介电层30。
参考图2，刻蚀所述介电层30，在所述待连接互连结构11a上方的介电层30中形成互连开口50，所述互连开口50包括沟槽51和通孔52，所述沟槽51的底部和通孔52的顶部相连通；刻蚀所述互连开口50露出的刻蚀停止层20，露出待连接互连结构11a。
参考图3，露出所述待连接互连结构11a后，在互连开口50中填充导电材料70，所述导电材料70还覆盖所述介电层30。
参考图4，对所述导电材料70(如图3所示)进行平坦化处理，去除高于所述介电层30顶面的导电材料70，保留所述互连开口50中的剩余导电材料70作为互连结构80。
其中，形成互连开口50的制程包括光刻工艺和刻蚀工艺，在光刻工艺过程中，当发生套刻偏差(overlay shift)时，容易导致互连开口50的底部露出部分的待连接互连结构11a，甚至无法露出相对应的待连接互连结构11a，从而导致半导体结构的性能下降，例如，接触电阻变大。如图4中虚线圈所示，示出了互连结构80与相对应的待连接互连结构11a部分接触的情况。
为了改善上述问题，一种方案是增大通孔52的开口尺寸，从而使互连开口5能够露出相对应的待连接互连结构11a。但是，这相应又会增大通孔52露出相邻其他互连结构11的概率，从而导致半导体结构的性能下降。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底中形成有前层互连结构，且所述基底表面露出所述前层互连结构，所述前层互连结构包括待连接互连结构；采用选择性沉积工艺，在所述前层互连结构的顶面形成牺牲层；在所述牺牲层露出的所述基底上形成第一介电层，所述第一介电层覆盖所述牺牲层的侧壁；去除所述牺牲层，在所述第一介电层中形成第一互连开口，所述第一互连开口露出所述待连接互连结构；形成覆盖所述第一介电层的第二介电层，所述第二介电层还填充于所述第一互连开口中，所述第二介电层的被刻蚀速率大于所述第一介电层的被刻蚀速率；刻蚀所述第二介电层，在所述第二介电层中形成第二互连开口，所述第二互连开口的底部和所述第一互连开口的顶部相连通，所述第二互连开口和第一互连开口构成互连开口，所述互连开口与所述待连接互连结构相对；在所述互连开口中形成互连结构。
本发明实施例提供的形成方法中，先采用选择性沉积工艺在所述前层互连结构的顶面形成牺牲层，所述牺牲层能够精准地形成在前层互连结构的顶面，随后在所述牺牲层露出的基底上形成覆盖牺牲层侧壁的第一介电层，并去除所述牺牲层，在所述第一介电层中形成第一互连开口，使得第一互连开口能够精准地露出待连接互连结构，即提高了所述第一互连开口和待连接互连结构的对准精度；而且，在形成所述第一互连开口后，形成覆盖第一介电层的第二介电层，第二介电层还填充于第一互连开口中，第二介电层的被刻蚀速率大于第一介电层的被刻蚀速率，即第二介电层和第一介电层之间具有刻蚀选择比，因此，在形成第二互连开口时，第一介电层能够作为刻蚀停止层，第二互连开口露出与待连接互连结构相邻的其他前层互连结构的概率较低；综上，所述形成方法通过采用选择性沉积工艺形成牺牲层，以便预先形成位于第一介电层中的第一互连开口，并形成具有刻蚀选择比的第一介电层和第二介电层，提高了互连开口和待连接互连结构的对准精度，从而提高了互连结构与待连接互连结构的电连接效果，相应有利于减小互连结构的接触电阻(RC)，所述形成方法还降低了互连结构与其他前层互连结构电连接的概率，上述两个方面均能够提高半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底100，所述基底100中形成有前层互连结构110，且所述基底100表面露出所述前层互连结构110，所述前层互连结构110包括待连接互连结构110a。
所述基底100为后续工艺提供工艺操作基础。根据实际工艺情况，所述基底100包括衬底以及形成于所述衬底上的功能结构，例如：所述功能结构可以包括MOS场效应晶体管等半导体器件、电阻结构等。
本实施例中，所述基底100中形成有前层互连结构110，且所述基底100表面露出所述前层互连结构110。具体地，所述基底100还包括形成于所述衬底上的前层介电层，所述前层互连结构110形成于所述前层介电层中，所述前层互连结构110的顶面和所述前层介电层的顶面相齐平。
所述前层互连结构110包括待连接互连结构110a，所述待连接互连结构110a用于与待形成的互连结构实现电连接，也可用于与外部电路或其他互连结构实现电连接。例如，所述前层互连结构110可以为形成于接触孔插塞(CT)上的第一金属互连线(即为M1layer)，或者，所述前层互连结构110可以包括位于第一金属互连线上的通孔(via)互连结构以及位于所述通孔互连结构上的第二金属互连线(即M2 layer)。本实施例中，以所述前层互连结构110为第一金属互连线为例进行说明。
本实施例中，所述前层互连结构110的材料为Cu。Cu的电阻率较低，有利于减小器件的RC延迟(电阻-电容延迟)，且Cu具有优良的抗电迁移能力。在其他实施例中，所述前层互连结构的材料还可以为Al或W。
参考图5，采用选择性沉积工艺，在所述前层互连结构110的顶部形成牺牲层200。
所述牺牲层200用于占据后续形成的第一互连开口的位置。
本实施例中，通过采用选择性沉积工艺，所述牺牲层200能够选择性地沉积在导电性强的导电层(例如：金属层)表面，而难以沉积在导电能力弱的膜层(例如：导电能力弱的导电层或者电介质层)表面，使得所述牺牲层200能够有选择性地形成在所述前层互连结构110的顶面，而难以形成在所述基底100表面，从而使所述牺牲层200能够精准地形成在前层互连结构110的顶面，这相应提高了所述牺牲层200和前层互连结构110的对准精度。
其中，所述前层互连结构110形成于前层介电层中，因此，所述基底100表面指的是所述前层介电层的表面，所述牺牲层200相应难以形成在所述前层介电层的表面。
本实施例中，所述选择性沉积工艺为选择性化学气相沉积(selective CVD)工艺。选择性化学气相沉积工艺具有较好的选择性沉积效果，且工艺稳定性较高。
具体地，所述选择性化学气相沉积工艺所使用的前驱物为仅选择性沉积在导电材料(即前层互连结构110)表面的有机金属化合物，且所述有机金属化合物含有所述牺牲层200材料中的元素，所述选择性化学气相沉积工艺所使用的载气为氢气、氦气和氩气中的一种或多种，所述前驱物通过载气进入反应腔室中。其中，通过选用有机金属化合物，从而能够实现分解反应。
在所述选择性化学气相沉积工艺的过程中，由于所述前层互连结构110的导电性强，其表面的自由电子较多，自由电子能够打断前驱物的化学键，使得前驱物发生分解反应，从而在所述前层互连结构110表面选择性的地形成所述牺牲层200。而所述基底100表面所露出的膜层的导电性较弱，所述基底100表面的自由电子少，因此，难以在所述前层互连结构110露出的基底100表面形成所述牺牲层200。
所述选择性化学气相沉积工艺的工艺温度不宜过低，也不宜过高。如果工艺温度过低，则容易导致前驱物无法实现分解反应，即导致前驱物中的沉积材料难以释放处理并用于沉积，从而降低了所述牺牲层200的形成质量，并使得牺牲层200的厚度H无法满足工艺需求；增大工艺温度，有利于提高所述牺牲层200的形成速率，但是，如果工艺温度过高，则容易导致热预算过大，而且，还可能对基底内100内已形成的掺杂区的掺杂离子分布造成影响，不利于提高所形成半导体结构的性能。为此，本实施例中，所述选择性化学气相沉积工艺的工艺温度为100℃至400℃。
增大所述选择性化学气相沉积工艺的工艺压强，能够增大前驱物的化学键断裂的概率，相应提高所述牺牲层200的形成速率，但是，如果所述工艺压强过大，容易降低所述选择性化学气相沉积工艺的反应稳定性。为此，本实施例中，所述选择性化学气相沉积工艺的工艺压强为1Torr至50Torr。例如，所述选择性化学气相沉积工艺的工艺压强为10Torr、20Torr、30Torr或40Torr。
需要说明的是，在实际形成工艺过程中，根据牺牲层200的材料，可相应调整所述选择性化学气相沉积工艺的参数。
在另一些实施例中，所述选择性沉积工艺还可以为无电极电镀(electrolessplating)工艺，也称为化学镀工艺。该工艺在无外加电流的情况下借助合适的还原剂，使镀液中的金属离子还原为金属并沉积到目标层表面，且无电极电镀工艺可以选择性地在导电性强的导电层上沉积金属材料。
在其他实施例中，所述选择性沉积工艺还可以为选择性无电金属沉积工艺(selective electroless metal deposition，SEMD)工艺。利用SEMD工艺，导电材料可以选择性地沉积在导电性强的导电层表面，也具有很高的选择性。
所述牺牲层200的材料包括钴(Co)、钨(W)、钴钨(CoW)、钌(Ru)、铝(Al)、铜(Cu)、银(Ag)和金(Au)中的一种或多种。这些材料与导电材料具有较好的粘附性，且能够采用选择性沉积工艺形成于所述前层互连结构110的顶面。
本实施例中，所述牺牲层200的材料为钴。钴的选择性沉积效果较佳，且钴与铜具有更好的粘附性，从而提高所述牺牲层200和前层互连结构110的粘附性，以便于后续在所述牺牲层200露出的基底100上形成第二介电层。相应的，在所述选择性化学气相沉积工艺中，所述前驱物为含有钴的有机金属化合物。具体地，所述前驱物包括二羰基环戊二烯基钴(C7H5CoO2)。
需要说明的是，后续制程包括：在所述牺牲层200露出的所述基底100上形成第一介电层，所述第一介电层覆盖所述牺牲层200的侧壁；去除所述牺牲层200，在所述第一介电层220中形成露出所述待连接互连结构110a的第一互连开口；形成所述第一互连开口后，形成覆盖所述第一介电层220的第二介电层后；刻蚀所述第二介电层，形成与第一互连开口相连通的第二互连开口，第二互连开口和第一互连开口230用于构成互连开口。其中，在刻蚀所述第二介电层的过程中，所述第一介电层用于作为刻蚀停止层，从而降低第二互连开口露出所述第一介电层下方的基底100的概率。
所述牺牲层200的厚度H会影响第一介电层的厚度，因此，所述牺牲层200的厚度H不宜过小，也不宜过大。如果所述牺牲层200的厚度H过小，相应会导致第一介电层的厚度过小，在刻蚀第二介电层的过程中，第一介电层难以作为刻蚀停止层，第一介电层容易被刻蚀去除，从而容易导致互连开口露出与待连接互连结构110相邻的其他互连结构110，进而对半导体结构的性能产生不良影响；后续还会去除所述牺牲层200，如果所述牺牲层200的厚度H过大，则容易增大去除所述牺牲层200的难度、增加去除所述牺牲层200所需的工艺时间，而且，后续在第二介电层中形成第二互连开口，当采用双大马士革工艺形成第二互连开口时，第二互连开口相应包括相连通的沟槽和通孔，且沟槽的底部和通孔的顶部相连通，如果所述牺牲层200的厚度H过大，会导致第一介电层的厚度过大，相应会导致第二介电层的厚度过小，容易对沟槽的形成产生不良影响。为此，本实施例中，所述牺牲层200的厚度H为1纳米至10纳米。例如，3纳米、5纳米或8纳米。
本实施例中，所述牺牲层200的形状为倒梯形。所述牺牲层200用于占据后续形成的第一互连开口的位置，因此，通过使牺牲层200的形状为倒梯形，相应使得第一互连开口的顶部关键尺寸大于底部关键尺寸，从而提高后续互连结构在第一互连开口中的形成质量。
其中，所述牺牲层200采用选择性沉积工艺，所述选择性沉积工艺的生长速率包括横向生长速率和纵向生长速率，通过合理设定横向生长速率和纵向生长速率，使牺牲层200在纵向生长的同时，实现横向生长，从而能够使所述牺牲层200的形状为倒梯形。具体地，通过调整所述选择性沉积工艺的工艺参数(例如，工艺温度和工艺压强)，从而调整横向生长速率和纵向生长速率。
所述牺牲层200的侧壁和基底100表面的夹角α不宜过小。如果所述牺牲层200的侧壁和基底100表面的夹角α过小，则所述牺牲层200的顶部尺寸容易过大，从而容易导致相邻的所述牺牲层200的间距过小，或者，容易导致相邻的所述牺牲层200相接触，从而容易导致后续第二介电层无法形成在所述牺牲层200之间的基底100上。为此，所述牺牲层200的侧壁和基底100表面的夹角α大于或等于70度。例如，75度、80度或85度。
作为一种示例，为了能够显著提高后续互连结构在第一互连开口中的形成质量，所述牺牲层200的侧壁和基底100表面的夹角α为70度至88度。
在其他实施例中，所述牺牲层的侧壁也可以垂直于所述基底表面，即所述牺牲层的侧壁和基底表面的夹角为90度。相应的，采用选择性沉积工艺形成所述牺牲层时，横向生长速率为零。
参考图6，形成所述牺牲层200后，所述形成方法还包括：形成保形覆盖所述基底100和牺牲层200的研磨停止层210。
后续在牺牲层200露出的基底100上形成第一介电层，第一介电层覆盖牺牲层200的侧壁，且形成第一介电层的制程包括研磨工艺，所述研磨停止层210的顶面用于定义所述研磨工艺的停止位置，从而提高第一介电层的顶面平坦度。
其中，所述研磨停止层210能够在所述研磨工艺的过程中，对所述牺牲层200起到保护作用，这相应提高了牺牲层200的材料选取的灵活性。例如，牺牲层200的材料特性不仅限于满足：所述研磨工艺对牺牲层200的损耗极小。
因此，所述研磨停止层210的材料包括氮掺杂的碳化硅(Nitride Doped SiliconCarbide，NDC)、氧掺杂的碳化硅(Oxide Doped Silicon Carbide，ODC)、氮化铝(AlN)、碳化钨(WC)、氮化硅(SiN)、氮氧化硅(SiON)和碳氧化硅(SiOC)中的一种或多种。上述材料的硬度较高，研磨第一介电层的材料时，对所述研磨停止层210的损耗较小。
作为一种示例，所述研磨停止层210的材料为氮掺杂的碳化硅。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺，形成所述研磨停止层210。原子层沉积工艺包括进行多次的原子层沉积循环，具有较佳的间隙填充性能和阶梯覆盖性。尤其是，所述牺牲层200的形状为倒梯形，因此，通过采用原子层沉积工艺，能够显著提高所述研磨停止层210的保形覆盖能力。
在其他实施例中，也可以采用化学气相沉积工艺形成所述研磨停止层。
结合参考图7和图8，在所述牺牲层200露出的所述基底100上形成第一介电层220(如图8所示)，所述第一介电层220覆盖所述牺牲层200的侧壁。
所述第一介电层220用于对互连结构之间实现电隔离，所述第一介电层220用于与后续形成于第一介电层220上方的第二介电层构成介电层。
具体地，所述第一介电层220形成于所述研磨停止层210上，所述第一介电层220露出位于所述牺牲层200顶部的所述研磨停止层210的顶面。
本实施例中，形成第一介电层220的步骤包括：如图7所示，形成覆盖所述研磨停止层210的介电材料层225；如图8所示，以位于所述牺牲层200顶部的研磨停止层210的顶面作为停止位置，对所述介电材料层225进行平坦化处理，所述平坦化处理后的剩余介电材料层225作为第一介电层220。
作为一种示例，形成所述介电材料层225的工艺可以为化学气相沉积工艺。
作为一种示例，所述平坦化处理的工艺为化学机械研磨工艺。
所述第一介电层220的材料包括碳氢氧化硅(SiOCH)、碳氧化硅(SiOC)、氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮化钛(TiN)、氮化铝(AlN)、氧化铝(Al2O3)、氧化铪(HfO2)和氮化铪(HfN)中的一种或多种。
作为一种示例，所述第一介电层220的材料为氮氧化硅，所述第一介电层220的致密度较高，后续刻蚀所述第二介电层的过程中，有利于使所述第一介电层能够作为刻蚀停止层。
参考图9，去除所述牺牲层200，在所述第一介电层220中形成第一互连开口230，所述第一互连开口230露出所述前层互连结构110。
与所述待连接互连结构110a相对应的第一互连开口230为互连开口的一部分，从而为后续形成互连结构提供空间位置。
所述牺牲层200能够精准地形成在前层互连结构110的顶面，这使得第一互连开口230能够精准地露出待连接互连结构110a，即提高了所述第一互连开口230和待连接互连结构110a的对准精度。
本实施例中，采用湿法刻蚀工艺刻蚀去除所述牺牲层200。湿法刻蚀工艺能够实现较高的刻蚀选择比，且容易实现高选择比，从而减小对其他膜层(例如，第一介电层220或前层互连结构110)的损耗。
此外，通过采用湿法刻蚀工艺，有利于避免等离子体损伤的问题。
相应的，形成所述第一互连开口230后，所述第一互连开口230的侧壁和所述基底100表面的夹角β大于90度，且小于或等于110度。
作为一种示例，所述第一互连开口230的侧壁和所述基底100表面的夹角β为92度至110度。在其他实施例中，第一互连开口的侧壁和基底表面的夹角也可以为90度。
需要说明的是，所述牺牲层200的顶部形成有所述研磨停止层210，因此，在去除所述牺牲层200之前，所述形成方法还包括：去除位于所述牺牲层200顶部的所述研磨停止层210。
本实施例中，采用湿法刻蚀工艺，去除位于所述牺牲层200顶部的所述研磨停止层210。通过采用湿法刻蚀工艺，容易获得较高的刻蚀选择比，从而减小对其他膜层的损伤。
参考图10，形成覆盖所述第一介电层220的第二介电层240，所述第二介电层240还填充于所述第一互连开口230(如图9所示)中，所述第二介电层240的被刻蚀速率大于所述第一介电层220的被刻蚀速率。
所述第二介电层240用于为后续形成第二互连开口提供工艺基础。
其中，刻蚀第二介电层240的过程中，所述第二介电层240的被刻蚀速率大于第一介电层220的被刻蚀速率，也就是说，刻蚀第二介电层240的工艺对第二介电层240的刻蚀速率大于对第一介电层220的刻蚀速率。第二介电层240和第一介电层220之间具有刻蚀选择比，因此，在后续刻蚀所述第二介电层240以形成第二互连开口时，第一介电层220能够作为刻蚀停止层。
所述第二介电层240的材料选取为：后续刻蚀第二介电层240时，第二介电层240和第一介电层220的刻蚀选择比大于10:1，从而使得第一介电层220能够作为刻蚀停止层。
具体地，第二介电层240和第一介电层220的材料不同。
所述第二介电层240的材料包括碳氢氧化硅(SiOCH)、碳氧化硅(SiOC)、氧化硅(SiO2)、氮化硅(SiN)和氮氧化硅(SiON)中的一种或多种。
本实施例中，所述第二介电层240的材料为碳氢氧化硅。与第一介电层220相比，第二介电层240的厚度更大，即所述第二介电层240的厚度占所述第一介电层220和第二介电层240的总厚度的比例较大，而碳氢氧化硅为超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而有利于降低互连结构之间的寄生电容，进而减小器件的RC延迟。
本实施例中，形成所述第二介电层240后，所述形成方法还包括：在所述第二介电层240上形成硬掩膜材料层255。
所述硬掩膜材料层255用于经图形化后形成硬掩膜层，所述硬掩膜层用于定义后续沟槽的尺寸和位置。
本实施例中，所述硬掩膜材料层255的材料为金属硬掩膜材料，从而能够更好地控制沟槽的图形形貌，使沟槽的形貌更光滑。因此，所述硬掩膜材料层255的材料可以为氮化钛、钛或氮化铜。本实施例中，所述所述硬掩膜材料层255的材料为氮化钛。
参考图11，刻蚀所述待连接互连结构110a上方的第二介电层240，在所述第二介电层240中形成第二互连开口270，所述第二互连开口270的底部和所述第一互连开口230的顶部相连通，所述第二互连开口270和第一互连开口230构成互连开口280，所述互连开口280与所述待连接互连结构110a相对应。
所述互连开口280用于为后续形成与所述待连接互连结构110a电连接的互连结构提供空间位置。
其中，在刻蚀所述第二介电层240以形成第二互连开口270时，第二介电层240和第一介电层220之间具有刻蚀选择比，因此，第一介电层220能够作为刻蚀停止层，相应的，第二互连开口270露出与待连接互连结构110a相邻的其他前层互连结构110的概率较低。
综上，本实施例所述形成方法通过采用选择性沉积工艺形成牺牲层200(如图5所示)，以便预先形成位于第一介电层220中的第一互连开口230，并形成具有刻蚀选择比的第一介电层220和第二介电层240，提高了互连开口280和待连接互连结构110a的对准精度，从而提高了后续形成的互连结构与待连接互连结构110a的电连接效果，相应有利于减小互连结构的接触电阻，所述形成方法还降低了后续形成的互连结构与其他前层互连结构110电连接的概率，上述两个方面均能够提高半导体结构的性能。
所述第二互连开口270可以为单大马士革结构(single damascene structure)的开口或双大马士革结构(dual damascene structure)的开口。
本实施例中，通过双大马士革工艺刻蚀所述第二介电层240，形成所述第二互连开口270，因此，所述第二互连开口270包括沟槽271和通孔272，所述沟槽271贯穿部分厚度的第二介电层240，所述沟槽271的底部和所述通孔272的顶部相连通，所述通孔272的底部和所述第一互连开口230的顶部相连通。
具体地，所述第二互连开口270可以通过一体化刻蚀(all in one etch，AIOetch)的方式形成。
本实施例中，刻蚀所述第二介电层240的过程中，所述第二介电层240和第一介电层220的刻蚀选择比大于10:1，从而减小对第一介电层220的损耗，进而使得第一介电层220能够作为刻蚀停止层。
本实施例中，所述第一互连开口230的顶部关键尺寸为第一开口尺寸(未标示)，所述第二互连开口270的底部关键尺寸为第二开口尺寸(未标示)，所述第二开口尺寸大于所述第一开口尺寸。
因此，所述第二互连开口270底部(即通孔272底部)还露出所述待连接互连结构110a所对应的第一互连开口230外周的第一介电层220的部分顶面，这有利于增大所述第二互连开口270的关键尺寸(CD)，从而降低后续互连结构在所述第二互连开口270中的形成难度，而且，还有利于增大形成第二互连开口270的工艺窗口、降低光刻工艺的工艺难度，有利于保证第二互连开口270能够完全露出待连接互连结构110a。
其中，所述第二介电层240和第一介电层220之间具有刻蚀选择比，在刻蚀所述第二介电层240时，第一介电层220能够作为刻蚀停止层，从而能够使所述第二互连开口270底部露出所述待连接互连结构110a所对应的第一互连开口230外周的第一介电层220的部分顶面。
而且，所述第一互连开口230的侧壁和基底100表面的夹角β大于90度，且小于或等于110度，所述第一互连开口230的侧壁和基底100表面的夹角β不会太大，在所述第一介电层220的顶面位置处，相邻第一互连开口230的间距不会过小，因此，即使发生套刻偏差时，所述互连开口280露出与所述待连接互连结构110a相邻的其他前层互连结构110的概率也较低。
但是，所述第二开口尺寸不宜过大。如果所述第二开口尺寸过大，在刻蚀第二介电层240以形成第二互连开口270时，容易导致与待连接互连结构110a相邻的其他前层互连结构110被暴露。为此，，本实施例中，所述第二开口尺寸小于两倍的所述第一开口尺寸。
在其他实施例中，所述通孔的侧壁也可以和所述第一互连开口的侧壁相齐平，或者，所述通孔的侧壁和所述研磨停止层的侧壁相齐平。
需要说明的是，在刻蚀所述第二介电层240之前，所述形成方法还包括：刻蚀所述硬掩膜材料层255(如图10所示)，在所述硬掩膜材料层255中形成掩膜开口260，剩余的所述硬掩膜材料层255作为硬掩膜层250。其中，所述掩膜开口260用于定义所述沟槽271的位置和关键尺寸。
结合参考图12，形成所述互连开口280后，所述形成方法还包括：在所述互连开口280的底部和侧壁上形成扩散阻挡层300。
后续在互连开口280中形成互连结构，扩散阻挡层300用于实现互连结构和第一介电层220以及第二介电层240之间的隔离，对互连结构中的导电材料原子起到阻挡作用，从而防止导电材料原子扩散至第一介电层220或第二介电层240中，进而减小对第一介电层220和第二介电层240的电隔离性能的影响；此外，扩散阻挡层300还能够改善互连结构中的导电离子的电迁移问题。
因此，所述扩散阻挡层300的材料包括Ta、TaN、Ti和TiN中的一种或多种。这些材料的致密度较高，可以较好的起到阻挡扩散的作用。本实施例中，所述扩散阻挡层300的材料为TaN。
本实施例中，采用物理气相沉积工艺形成所述扩散阻挡层300。为此，形成所述扩散阻挡层300后，所述扩散阻挡层300不仅位于所述互连开口280的底部和侧壁上，还位于所述第二介电层240的顶部。
继续参考图12，形成扩散阻挡层300后，所述形成方法还包括：形成保形覆盖扩散阻挡层300的浸润层310。
形成互连结构的制程通常包括形成籽晶层(seed layer)的步骤以及填充导电材料层的步骤，浸润层310的表面能较大、浸润性较佳，籽晶层在浸润层310表面具有较佳的浸润性，使得籽晶层易于形成在浸润层310表面且能够连续生长，有利于提高籽晶层的厚度均一性、使其厚度满足工艺需求，从而提高导电材料层在互连开口280中的粘附性，进而提高互连结构的形成质量。
所述浸润层310的材料包括钴、钴锰(CoMn)和钌中的一种或多种。所述材料与导电材料具有较好的粘附性，且还能够对导电材料起到钉扎作用，从而有利于抑制后续互连结构中的导电材料原子发生扩散。
本实施例中，所述浸润层310的材料为钴。随着集成电路制造技术的不断发展，铜互连工艺在后端工艺中得到了广泛的应用，钴与铜具有更好的粘附性，对铜所起到的钉扎作用显著，可以实现铜的直接电镀，且能有效防止铜的扩散。
结合参考图12至图14，形成所述浸润层310后，在所述互连开口280(如图12所示)中形成互连结构330(如图14所示)。
所述互连结构330与所述待连接互连结构110a实现电连接，从而实现器件之间的电连接，所述互连结构330还用于与外部电路或其他金属层实现电连接。
所述互连结构330的材料包括Cu、Al或W。本实施例中，为了减小器件的RC延迟、提高器件的抗电迁移能力，所述互连结构330的材料为Cu。
具体地，如图14所示，形成所述互连结构330的步骤包括：在所述互连开口280的底部和侧壁上形成籽晶层320；在形成有所述籽晶层320的互连开口280中形成导电层330。
形成所述籽晶层320的步骤用于为形成导电层330的步骤做好工艺准备，且所述籽晶层320用于提高导电层330在互连开口280内的形成质量。
如图12所示，所述籽晶层320形成于所述互连开口280的底部和侧壁上，且还覆盖所述第二介电层240顶部。
具体地，所述籽晶层320形成于所述浸润层310的表面。
本实施例中，采用物理气相沉积工艺形成所述籽晶层320。
所述籽晶层320的材料包括Cu、CuMn和CuAl中的一种或多种。本实施例中，所述籽晶层320的材料为Cu。
如图13所示，本实施例中，形成所述籽晶层320后，采用电化学镀(electrochemical plating，ECP)工艺，向所述互连开口280中填充导电材料层335，所述导电材料层335覆盖所述籽晶层405。
为此，如图14所示，形成所述互连结构350的步骤还包括：对所述导电材料层335和籽晶层320进行平坦化处理，去除高于所述第二介电层240顶部的导电材料层335和籽晶层320，保留所述互连开口280内的剩余导电材料层335作为导电层330，所述导电层330和剩余的籽晶层320作为互连结构350。
其中，所述第二介电层240的顶部还形成有扩散阻挡层300和浸润层310，因此，在平坦化处理的过程中，还会对所述浸润层310和扩散阻挡层300进行平坦化处理，从而去除位于第二介电层240顶部的浸润层310和扩散阻挡层300。
本实施例中，所述平坦化处理的工艺可以为化学机械研磨工艺。
本实施例中，所述互连结构330的材料为Cu，因此，所述导电层330的材料为Cu。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底中形成有前层互连结构，且所述基底表面露出所述前层互连结构，所述前层互连结构包括待连接互连结构；
采用选择性沉积工艺，在所述前层互连结构的顶面形成牺牲层；
在所述牺牲层露出的所述基底上形成第一介电层，所述第一介电层覆盖所述牺牲层的侧壁；
去除所述牺牲层，在所述第一介电层中形成第一互连开口，所述第一互连开口露出所述待连接互连结构；
形成覆盖所述第一介电层的第二介电层，所述第二介电层还填充于所述第一互连开口中，所述第二介电层的被刻蚀速率大于所述第一介电层的被刻蚀速率；
刻蚀所述第二介电层，在所述第二介电层中形成第二互连开口，所述第二互连开口的底部和所述第一互连开口的顶部相连通，所述第二互连开口和第一互连开口构成互连开口，所述互连开口与所述待连接互连结构相对应；
在所述互连开口中形成互连结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述前层互连结构的顶面形成牺牲层的步骤中，所述牺牲层的侧壁垂直于所述基底表面；或者，所述牺牲层的形状为倒梯形。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述前层互连结构的顶面形成牺牲层后，在所述牺牲层露出的所述基底上形成第一介电层之前，所述形成方法还包括：形成保形覆盖所述基底和牺牲层的研磨停止层；
在所述牺牲层露出的所述基底上形成第一介电层的步骤中，所述第一介电层露出位于所述牺牲层顶部的所述研磨停止层的顶面；
在所述牺牲层露出的所述基底上形成第一介电层后，去除所述牺牲层之前，所述形成方法还包括：去除位于所述牺牲层顶部的所述研磨停止层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述牺牲层露出的所述基底上形成第一介电层的步骤包括：形成覆盖所述研磨停止层的介电材料层；
以位于所述牺牲层顶部的所述研磨停止层的顶面作为停止位置，对所述介电材料层进行平坦化处理，所述平坦化处理后的剩余的所述介电材料层作为第一介电层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第二介电层中形成第二互连开口的步骤中，所述第二互连开口的底部还露出所述待连接互连结构所对应的所述第一互连开口外周的所述第一介电层的部分顶面。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第二介电层的过程中，所述第二介电层和第一介电层的刻蚀选择比大于10:1。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述选择性沉积工艺为选择性化学气相沉积工艺、无电极电镀工艺或选择性无电金属沉积工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述选择性沉积工艺为选择性化学气相沉积工艺，所述选择性化学气相沉积工艺的参数包括：工艺温度为100℃至400℃，工艺压强为1Torr至50Torr，载气为氢气、氦气和氩气中的一种或多种，所采用的前驱物为有机金属化合物。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的厚度为1纳米至10纳米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，去除所述牺牲层。
11.如权利要求3所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，去除位于所述牺牲层顶部的所述研磨停止层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一介电层中形成第一互连开口后，所述第一互连开口的顶部尺寸为第一开口尺寸；
在所述第二介电层中形成第二互连开口后，所述第二互连开口的底部尺寸为第二开口尺寸，所述第二开口尺寸大于所述第一开口尺寸，且所述第二开口尺寸小于两倍的所述第一开口尺寸。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括钴、钨、钴钨、钌、铝、铜、银和金中的一种或多种。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述前层互连结构的顶面形成牺牲层的步骤中，所述牺牲层的形状为倒梯形，所述牺牲层的侧壁和基底表面的夹角大于或等于70度。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介电层的材料包括碳氢氧化硅、碳氧化硅、氧化硅、氮化硅、氮氧化硅、氮化钛、氮化铝、氧化铝、氧化铪和氮化铪中的一种或多种；
所述第二介电层的材料包括碳氢氧化硅、碳氧化硅、氧化硅、氮化硅和氮氧化硅中的一种或多种。
16.如权利要求3所述的半导体结构的形成方法，其特征在于，所述研磨停止层的材料包括氮掺杂的碳化硅、氧掺杂的碳化硅、氮化铝、碳化钨、氮化硅、氮氧化硅和碳氧化硅中的一种或多种。
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