CN111834331B - 半导体结构及其形成方法 - Google Patents

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CN111834331B CN201910302793.5A CN201910302793A CN111834331B CN 111834331 B CN111834331 B CN 111834331B CN 201910302793 A CN201910302793 A CN 201910302793A CN 111834331 B CN111834331 B CN 111834331B
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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底中形成有前层互连结构，且所述基底表面露出所述前层互连结构，所述基底上形成有介电层，所述介电层中形成有互连开口，所述互连开口底部露出所述前层互连结构；在所述互连开口的底部和侧壁上形成扩散阻挡层；在形成有所述扩散阻挡层的互连开口侧壁上形成浸润层；形成所述浸润层后，在所述互连开口中形成互连结构。形成互连结构的制程通常包括形成籽晶层的步骤，籽晶层通常易于在互连开口底部形成，因此，通过使浸润层形成在互连开口的侧壁上，使得互连结构在互连开口中的形成质量得到保障的同时，减小了互连结构的接触电阻，进而提高器件的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(back end ofline，BEOL)电学性能以及器件可靠性的影响很大，严重时会影响半导体器件的正常工作。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底中形成有前层互连结构，且所述基底表面露出所述前层互连结构，所述基底上形成有介电层，所述介电层中形成有互连开口，所述互连开口底部露出所述前层互连结构；在所述互连开口的底部和侧壁上形成扩散阻挡层；在形成有所述扩散阻挡层的互连开口侧壁上形成浸润层；形成所述浸润层后，在所述互连开口中形成互连结构。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底中形成有前层互连结构，且所述基底表面露出所述前层互连结构；介电层，位于所述基底上；互连结构，位于所述前层互连结构上方的介电层中，所述互连结构电连接所述前层互连结构；扩散阻挡层，位于所述互连结构和基底之间、以及所述互连结构和介电层之间；浸润层，位于所述互连结构的侧壁和介电层之间。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例仅在形成有所述扩散阻挡层的互连开口侧壁上浸润层(wettinglayer)，形成互连结构的制程通常包括形成籽晶层的步骤，籽晶层通常易于在互连开口底部形成，且互连结构的接触电阻通常与互连开口底部的膜层相关，因此，通过使浸润层形成在互连开口的侧壁上，使得互连结构在互连开口中的形成质量得到保障的同时，减小了互连结构的接触电阻(RC)，从而提高器件的电学性能。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前器件的电学性能仍有待提高。现结合一种半导体结构的形成方法分析其电学性能和可靠性仍有待提高的原因。
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10中形成有前层互连结构11，且所述基底10表面露出所述前层互连结构11，所述基底10上形成有介电层20，所述介电层20中形成有互连开口21，所述互连开口21底部露出所述前层互连结构11；形成保形覆盖所述互连开口21底部和侧壁以及所述介电层20顶部的扩散阻挡层31；形成保形覆盖所述扩散阻挡层31的浸润层32。
参考图2，在所述浸润层32表面形成籽晶层(图未示)；在形成有籽晶层的互连开口31(如图1所示)内填充导电材料35，所述导电材料35覆盖所述籽晶层。
籽晶层在浸润层32表面具有较佳的浸润性，使得籽晶层能够连续生长，且厚度能够满足工艺需求，从而提高导电材料35在所述互连开口31中的粘附性。
后续通过平坦化工艺对所述导电材料35和籽晶层进行平坦化处理，形成位于所述互连开口31中的互连结构，且在该平坦化处理的过程中，去除高于所述介电层20顶部的浸润层32和扩散阻挡层31。
随着集成电路制造技术的不断发展，铜(Cu)互连工艺在后段工艺中得到了广泛的应用，相应的，由于钴(Co)与铜具有更好的粘附性，且可以实现铜的直接电镀，因此，铜互连工艺逐渐引入了钴层，用于作为铜层的生长浸润层。
但是，钴层通常采用金属有机物化学气相沉积(metal organic chemical vapordeposition，MOCVD)工艺形成，所采用的反应气体中含有C元素和O元素，因此，钴层中通常含有较多的C杂质元素和O杂质元素，使得浸润层32的电阻值较大，从而导致互连结构与其下方的前层互连结构11之间的接触电阻变大，甚至大于采用传统浸润层材料时的接触电阻。例如：在相同条件下，与采用钽(Ta)浸润层相比，当采用钴浸润层时，接触电阻会变大30％左右。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底中形成有前层互连结构，且所述基底表面露出所述前层互连结构，所述基底上形成有介电层，所述介电层中形成有互连开口，所述互连开口底部露出所述前层互连结构；在所述互连开口的底部和侧壁上形成扩散阻挡层；在形成有所述扩散阻挡层的互连开口侧壁上形成浸润层；形成所述浸润层后，在所述互连开口中形成互连结构。
本发明实施例仅在形成有所述扩散阻挡层的互连开口侧壁上浸润层，形成互连结构的制程通常包括形成籽晶层的步骤，籽晶层通常易于在互连开口底部形成，且互连结构的接触电阻通常与互连开口底部的膜层相关，因此，通过使浸润层形成在互连开口的侧壁上，使得互连结构在互连开口中的形成质量得到保障的同时，减小了互连结构的接触电阻，从而提高器件的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供基底100，所述基底100中形成有前层互连结构110，且所述基底100表面露出所述前层互连结构110，所述基底100上形成有介电层200，所述介电层200中形成有互连开口210，所述互连开口210底部露出所述前层互连结构110。
所述基底100为后续工艺提供工艺操作基础。
根据实际工艺情况，所述基底100内可以形成有功能结构，例如：所述基底100内可以形成有MOS场效应晶体管等半导体器件、电阻结构等。在其他实施例中，所述基底内还可以形成有至少一层互连结构。
本实施例中，所述基底100中形成有前层互连结构110，且所述基底100表面露出所述前层互连结构110。
所述前层互连结构110用于与待形成的互连结构实现电连接，也可用于与外部电路或其他互连结构实现电连接。例如：所述前层互连结构110可以为形成于接触孔插塞(CT)上的第一金属互连线(即为M1layer)，或者，所述前层互连结构110可以包括位于第一金属互连线上的通孔(via)互连结构以及位于所述通孔互连结构上的第二金属互连线(即M2layer)。
本实施例中，以所述前层互连结构110为第一金属互连线为例进行说明。
本实施例中，所述前层互连结构110的材料为Cu。Cu的电阻率较低，有利于减小器件的RC延迟(电阻-电容延迟)，而且Cu具有优良的抗电迁移能力。
在其他实施例中，根据实际工艺需求，所述前层互连结构的材料还可以为Al或W。
所述介电层200用于使后续所形成的互连结构之间相互绝缘，也用于为后续形成互连结构提供工艺平台。
所述介电层200的材料可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、且小于或等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低互连结构之间的寄生电容，进而减小器件的RC延迟。
所述介电层200的材料可以是SiOH、SiOCH、掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述介电层200的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH，形成所述介电层200的工艺可以为化学气相沉积工艺。
所述互连开口210用于为后续形成互连结构提供空间位置。
所述互连开口210可以为单大马士革结构(single damascene structure)的开口或双大马士革结构(dual damascene structure)的开口。本实施例中，通过双大马士革工艺刻蚀所述介电层200以形成所述互连开口210，因此，所述互连开口210包括沟槽210t和通孔210v，所述沟槽210t贯穿部分厚度的介电层200，所述通孔210v位于所述沟槽210t下方且贯穿剩余介电层200，所述通孔210v底部露出所述前层互连结构110。
具体地，所述互连开口210可以通过一体化刻蚀(all in one etch，AIO etch)的方式形成。
根据电路设计需求，部分沟槽210t底部和通孔210v顶部相连通，部分沟槽210t底部露出所述介电层200。
本实施例中，当互连开口210包括相连通的沟槽210t和通孔210v时，所述沟槽210t和通孔210v的侧壁相齐平。其中，图4中的虚线用于表示沟槽210t和通孔210v界限位置。在其他实施例中，当互连开口包括相连通的沟槽和通孔时，所述沟槽底部的关键尺寸(CD)也可以大于所述通孔顶部的关键尺寸。
参考图4，在所述互连开口210的底部和侧壁上形成扩散阻挡层310。
所述扩散阻挡层310用于实现后续所形成互连结构和所述介电层200之间的隔离，对互连结构中的导电材料原子起到阻挡作用，从而防止导电材料原子扩散至所述介电层200中，进而防止影响所述介电层200的电隔离性能；此外，所述扩散阻挡层310还能够防止互连结构中的导电离子的电迁移。
因此，所述扩散阻挡层310的材料包括TaN、TiN、WCN和AlN中的一种或多种。前述材料的致密度较高，可以较好的起到阻挡扩散的作用。
本实施例中，所述扩散阻挡层310的材料为TaN。
本实施例中，采用物理气相沉积工艺形成所述扩散阻挡层310。为此，形成所述扩散阻挡层310后，所述扩散阻挡层310不仅位于所述互连开口210的底部和侧壁上，还位于所述介电层200的顶部。
结合参考图5至图7，在形成有所述扩散阻挡层310的互连开口210侧壁上形成浸润层330(如图7所示)。
后续制程还包括：在互连开口210中形成互连结构，形成互连结构的制程通常包括形成籽晶层的步骤以及填充导电材料的步骤，浸润层330的表面能较大、浸润性较佳，籽晶层在浸润层330表面具有较佳的浸润性，使得籽晶层易于形成在所述浸润层330表面且能够连续生长，有利于提高籽晶层的厚度均一性、使其厚度满足工艺需求，从而提高导电材料在所述互连开口210中的粘附性，进而提高互连结构在互连开口210中的形成质量。
其中，籽晶层在互连开口210侧壁上的生长难度大于在互连开口210底部的生长难度，即籽晶层易于在互连开口210底部生长且形成质量较佳，而且，所述互连开口210底部的浸润层330厚度是影响互连结构的接触电阻的一个非常重要的因素，其厚度越小，接触电阻则越小。因此，通过使浸润层330形成在互连开口210的侧壁上，使得互连结构在互连开口210中的形成质量得到保障的同时，能够减小互连结构的接触电阻，从而提高器件的电学性能。
所述浸润层330的材料包括钴、钴钨(CoW)和钌中的一种或多种。上述材料与导电材料具有较好的粘附性，且可以实现导电材料的直接电镀，此外，还能够对导电材料起到钉扎作用，从而有助于防止后续互连结构中的导电材料原子发生扩散。
本实施例中，所述浸润层330的材料为钴。随着集成电路制造技术的不断发展，铜互连工艺在后端工艺中得到了广泛的应用，钴与铜具有更好的粘附性，对铜所起到的钉扎作用显著，可以实现铜的直接电镀，且能有效防止铜的扩散。
需要说明的是，所述浸润层330的厚度不宜过小，也不宜过大。如果所述浸润层330的厚度过小，一方面，所述浸润层330的厚度均一性难以得到保障，另一方面，容易降低后续籽晶层的形成质量，不利于器件电学性能的提高；如果所述浸润层330的厚度过大，则容易过多地占据所述互连开口210的空间，导致后续互连结构的体积过小，反而会影响器件的电学性能(例如：接触电阻)。为此，本实施例中，所述浸润层330的厚度为
Figure BDA0002028792010000061
至
Figure BDA0002028792010000062
例如：所述浸润层330的厚度为
Figure BDA0002028792010000063
或
Figure BDA0002028792010000064
结合参考图5和图6，在形成所述浸润层330(如图7所示)之前，还包括：在形成有所述扩散阻挡层310的互连开口210侧壁上形成金属粘附层320(如图6所示)。
所述金属粘附层320用于为后续形成浸润层330提供工艺基础。通过在形成有所述扩散阻挡层310的互连开口210侧壁上形成所述金属粘附层320，便于后续通过选择性沉积的方式，直接在所述金属粘附层320侧壁形成所述浸润层330。
因此，所述金属粘附层320与浸润层330之间的粘附性较好，所述金属粘附层320与扩散阻挡层310之间的粘附性也较高。具体地，所述金属粘附层320的材料包括Ta、Ti、W和Al中的一种或多种。
本实施例中，所述扩散阻挡层310的材料为TaN，因此，所述金属粘附层320的材料为Ta。所述金属粘附层320与所述扩散阻挡层310含有相同的金属元素，有利于进一步提高所述金属粘附层320与所述扩散阻挡层310之间的粘附性。
需要说明的是，所述金属粘附层320的厚度不宜过小，也不宜过大。如果所述金属粘附层320的厚度过小，一方面，所述金属粘附层320的厚度均一性难以得到保障，另一方面，容易降低后续浸润层330的形成质量，所述浸润层330的厚度以及厚度均一性可能无法满足工艺需求；如果所述金属粘附层320的厚度过大，也会过多地占据所述互连开口210的空间，从而导致后续互连结构的体积过小，相应也会影响器件的电学性能(例如：接触电阻)。为此，本实施例中，所述金属粘附层320的厚度为
Figure BDA0002028792010000071
至
Figure BDA0002028792010000072
例如：所述金属粘附层320的厚度为
Figure BDA0002028792010000073
或
Figure BDA0002028792010000074
具体地，形成所述金属粘附层320的步骤包括：
参考图5，形成保形覆盖所述扩散阻挡层310的金属粘附材料层325。
形成所述金属粘附材料层325的步骤用于为后续形成金属粘附层做好工艺准备。
为此，本实施例中，所述金属粘附材料层325的材料为Ta。
其中，可以采用物理气相沉积工艺或原子层沉积工艺形成所述金属粘附材料层325，以提高所述金属粘附材料层325的台阶覆盖能力以及厚度均一性。
参考图6，去除所述互连开口210底部的金属粘附材料层325，保留所述互连开口210侧壁上的金属粘附材料层325作为所述金属粘附层320。
具体地，去除所述互连开口210底部的金属粘附材料层325的步骤包括：沿垂直于所述基底100表面的方向，采用中性等离子体对所述金属粘附材料层325进行轰击(re-sputter)处理321。
在所述轰击处理321的过程中，中性等离子体沿垂直于基底100表面的方向运动，离子轰击的方向性很强，该工艺具有很高的各向异性，对于互连开口210底部和侧壁的金属粘附材料层325具有较高的去除选择比，能够在去除所述互连开口210底部的金属粘附材料层325的同时，使得所述互连开口210侧壁的金属粘附材料层325受到的损耗较小，使所述互连开口210侧壁的金属粘附材料层325能够较好地被保留。
在其他实施例中，根据实际情况或工艺需求，也可以采用各向异性的干法刻蚀工艺，刻蚀所述互连开口210底部的金属粘附材料层325。
本实施例中，所述金属粘附材料层325还形成于所述介电层200的顶部上，因此，在所述轰击处理321的过程中，还去除了位于所述介电层200顶部上的金属粘附材料层325。
本实施例中，采用中性等离子体对所述金属粘附材料层325进行所述轰击处理321，防止在所述扩散阻挡层310、剩余金属粘附材料层325和介电层200中引入杂质，而且，所述中性等离子体由轰击气体被等离子体化后所获得，所述轰击气体不会与金属粘附材料层325和扩散阻挡层310发生反应，从而减小对各膜层性能的影响，进而防止对器件的性能产生不良影响。
所述中性等离子体所对应元素的相对分子质量较大，以提高所述轰击处理321的去除效率。具体地，所述中性等离子体可以包括Ar等离子体、N等离子体和He等离子体中的一种或多种。
本实施例中，采用Ar等离子体进行所述轰击处理321，轰击气体相应包括氩气。氩气为常用的气体，工艺兼容性高且工艺简单。
其中，氩气的气体流量不宜过小，也不宜过大。如果气体流量过小，则相应会导致等离子体密度过低，不仅容易降低去除速率，且还容易降低对阻挡材料层325的刻蚀效果均一性；如果气体流量过大，等离子体密度相应过高，容易对所述互连开口210底部的扩散阻挡层310甚至基底100造成损伤。为此，本实施例中，氩气的气体流量为5sccm(标准毫升/分钟)至20sccm。
Ar等离子体是利用射频电源产生并维持，且所述轰击处理321采用两个射频电源，其中一个射频电源用来在反应腔体(chamber)中产生并维持Ar等离子体，另一个射频电源加在衬底背面，用于产生偏压，使得等离子体中的Ar粒子受到偏压电场的作用而垂直轰击所述金属粘附材料层325，从而去除所述互连开口210底部的金属粘附材料层325。因此，所述轰击处理321的射频功率不宜过小，也不宜过大。如果射频功率过小，容易引起等离子体的不稳定性以及分布均匀性，且还容易降低等离子体中的离子能量，从而降低去除速率的均一性；如果射频功率过大，等离子体中的离子能量过大，从而导致所述扩散阻挡层310、甚至基底100受到损伤。本实施例中，两个射频电源的射频功率均为0.5kW(千瓦)至2kW。
所述轰击处理321的工艺时间不宜过长，也不宜过短。如果工艺时间过短，在上述参数的设定下，难以完全去除所述互连开口210底部的金属粘附材料层325，从而容易导致后续浸润层形成在所述互连开口210底部；由于所述轰击处理321为物理轰击，如果工艺时间过长，容易对所述扩散阻挡层310、甚至基底100造成损伤。为此，本实施例中，所述轰击处理321的轰击时间为2s(秒)至10s。其中，根据所述金属粘附材料层325的厚度，可相应调整轰击时间。
本实施例中，通过合理设定所述轰击处理321的各个参数并相互配合，从而在有效去除所述互连开口210底部的金属粘附材料层325、提高去除效率的同时，减小或避免对剩余金属粘附材料层325以及所述扩散阻挡层310的损伤，使得后续互连结构的形成质量得到保障。而且，根据所述轰击处理321所选用的反应气体，相应调整各工艺参数。
相应的，参考图7，形成所述浸润层330的步骤包括：采用选择性沉积工艺，在所述金属粘附层320的侧壁上形成所述浸润层330。
通过采用选择性沉积工艺，所述浸润层330能够选择性地沉积在导电性强的导电层(例如：金属层)表面，而难以沉积在导电能力弱的膜层(例如：导电能力弱的导电层或者电介质层)表面，使得所述浸润层330能够有选择性地形成在所述金属粘附层320的侧壁上，而难以形成在所述互连开口210底部以及所述介电层200的顶部，具有很高的选择性。
相应的，后续无需对所述浸润层330进行刻蚀处理或轰击处理，以免所述浸润层330受到损伤，使所述浸润层330的质量得到保障，有利于进一步提高后续互连结构的形成质量。
而且，本实施例中，所述浸润层330的材料为钴，钴具有很好的选择性沉积效果。
此外，本实施例中，所述浸润层330的厚度为
Figure BDA0002028792010000101
至
Figure BDA0002028792010000102
所述浸润层330的厚度较小，在上述厚度范围内，所述浸润层330形成在所述互连开口210底部的概率较小。或者，在其他实施例中，当所述互连开口底部也形成有浸润层时，所述互连开口底部的浸润层厚度很小，仍能够有效减小互连结构的接触电阻。
本实施例中，所述选择性沉积工艺为选择性化学气相沉积(selective CVD)工艺。选择性化学气相沉积工艺具有较好的选择性沉积效果，且工艺稳定性较高。
具体地，所述选择性化学气相沉积工艺所使用的前驱物为仅选择性沉积在金属粘附层320表面的有机金属化合物，且所述有机金属化合物含有所述浸润层330材料中的元素，所使用的载气为氢气、氦气和氩气中的一种或多种，所述前驱物通过载气进入反应腔室中。其中，通过选用有机金属化合物，从而能够实现分解反应。
在所述选择性化学气相沉积工艺的过程中，由于所述金属粘附层320的导电性强，其表面的自由电子较多，自由电子能够打断前驱物的化学键，使得前驱物发生分解反应，从而在所述金属粘附层320表面选择性的形成浸润层330。而所述扩散阻挡层310和介电层200的导电性比金属粘附层320的导电性弱，所述扩散阻挡层310和介电层200表面的自由电子少，因此，难以在所述互连开口210底部以及所述介电层200的顶部形成所述浸润层330。
本实施例中，所述浸润层330的材料为钴，所述前驱物相应为含有钴的有机金属化合物。具体地，所述前驱物包括二羰基环戊二烯基钴(C7H5CoO2)。
所述选择性化学气相沉积工艺的工艺温度不宜过低，也不宜过高。如果工艺温度过低，则容易导致前驱物无法实现分解反应，即导致前驱物中的沉积材料难以释放处理并用于沉积，从而降低了所述浸润层330的形成质量，并使得浸润层330的厚度无法满足工艺需求；增大工艺温度，有利于提高所述浸润层330的形成速率，但是，如果工艺温度过高，则容易导致热预算过大，而且，还可能对基底内100内已形成的掺杂区的掺杂离子分布造成影响，不利于提高所形成半导体结构的性能。为此，本实施例中，所述选择性化学气相沉积工艺的工艺温度为150℃至300℃。
增大所述选择性化学气相沉积工艺的工艺压强，能够增大前驱物的化学键断裂的概率，相应提高所述浸润层330的形成速率，但是，如果所述工艺压强过大，容易降低所述选择性化学气相沉积工艺的反应稳定性。为此，本实施例中，所述选择性化学气相沉积工艺的工艺压强为2Torr至20Torr。
需要说明的是，在实际形成工艺过程中，根据所选用的浸润层330的材料，可相应调整所述选择性化学气相沉积工艺的参数。
在另一些实施例中，所述选择性沉积工艺还可以为无电极电镀(electrolessplating)工艺，也称为化学镀工艺。该工艺在无外加电流的情况下借助合适的还原剂，使镀液中的金属离子还原为金属并沉积到目标层表面，且无电极电镀工艺可以选择性地在导电性强的导电层上沉积金属材料。
在其他实施例中，所述选择性沉积工艺还可以为选择性无电金属沉积工艺(selective electroless metal deposition，SEMD)工艺。利用SEMD工艺，导电材料可以选择性地沉积在导电性强的导电层表面，也具有很高的选择性。
结合参考图8至图9，形成所述浸润层330后，在所述互连开口210中形成互连结构400。
所述互连结构400与所述前层互连结构110实现电连接，从而实现器件之间的电连接，所述互连结构400还用于与外部电路或其他金属层实现电连接。
所述互连结构400的材料包括Cu、Al或W。本实施例中，为了减小器件的RC延迟、提高器件的抗电迁移能力，所述互连结构400的材料为Cu。
具体地，形成所述互连结构320的步骤包括：在所述互连开口210(如图7所示)的底部和侧壁上形成籽晶层(seed layer)405；在形成有所述籽晶层405的互连开口210中形成导电层410。
形成所述籽晶层405的步骤用于为形成导电层410的步骤做好工艺准备，且所述籽晶层405用于提高导电层410在互连开口210内的形成质量
如图8所示，本实施例中，采用物理气相沉积工艺形成所述籽晶层405，所述籽晶层405形成于所述互连开口210的底部和侧壁上，且还覆盖所述介电层200顶部。
如图8所示，本实施例中，形成所述籽晶层405后，采用电化学镀(electrochemical plating，ECP)工艺，向所述互连开口210中填充导电材料，形成所述导电层410，所述导电层410覆盖所述籽晶层405。
为此，如图9所示，形成所述互连结构320的步骤还包括：对所述导电层410和籽晶层405进行平坦化处理，去除高于所述介电层200顶部的导电层410和籽晶层405，保留所述互连开口210内的剩余导电层410和籽晶层405作为所述互连结构400。
其中，所述介电层200顶部还形成有扩散阻挡层310，因此，在所述平坦化处理的步骤中，还会对所述扩散阻挡层310进行平坦化处理，从而去除位于所述介电层300顶部的扩散阻挡层310。
具体地，所述平坦化处理的工艺可以为化学机械研磨工艺。
本实施例中，所述互连结构320的材料为Cu，所述导电层410和籽晶层405的材料相应为Cu。
相应的，本发明实施例还提供一种半导体结构。继续参考图9，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100，所述基底100中形成有前层互连结构110，且所述基底100表面露出所述前层互连结构110；介电层200，位于所述基底100上；互连结构400，位于所述前层互连结构110上方的介电层200中，所述互连结构400电连接所述前层互连结构110；扩散阻挡层310，位于所述互连结构400和基底100之间、以及所述互连结构400和介电层200之间；浸润层330，位于所述互连结构400的侧壁和介电层200之间。
根据实际工艺情况，所述基底100内可以形成有功能结构，例如：所述基底100内可以形成有MOS场效应晶体管等半导体器件、电阻结构等。在其他实施例中，所述基底内还可以形成有至少一层互连结构。
本实施例中，所述基底100中形成有前层互连结构110，且所述基底100表面露出所述前层互连结构110。
所述前层互连结构110用于与所述互连结构400实现电连接，也可用于与外部电路或其他互连结构实现电连接。例如：所述前层互连结构110可以为形成于接触孔插塞上的第一金属互连线，或者，所述前层互连结构110可以包括位于第一金属互连线上的通孔互连结构以及位于所述通孔互连结构上的第二金属互连线。本实施例中，以所述前层互连结构110为第一金属互连线进行说明。
本实施例中，所述前层互连结构110的材料为Cu。Cu的电阻率较低，有利于减小器件的RC延迟，而且Cu具有优良的抗电迁移能力。在其他实施例中，根据实际工艺需求，所述前层互连结构的材料还可以为Al或W。
所述介电层200用于使互连结构400之间相互绝缘，也用于为互连结构400的形成提供工艺平台。
所述介电层200的材料可以为低k介质材料或超低k介质材料，从而可以有效地降低互连结构400之间的寄生电容，进而减小器件的RC延迟。本实施例中，所述介电层200的材料为超低k介质材料，所述超低k介质材料为含有孔洞的SiOCH。
所述互连结构400与所述前层互连结构110实现电连接，从而实现器件之间的电连接，所述互连结构400还用于与外部电路或其他金属层实现电连接。
所述互连结构400的材料包括Cu、Al或W。本实施例中，为了减小器件的RC延迟、提高器件的抗电迁移能力，所述互连结构400的材料为Cu。
具体地，所述互连结构400包括：导电层410，位于所述前层互连结构110上方的介电层200中；籽晶层405，位于所述导电层410和基底100之间、以及所述导电层410和介电层200之间。
所述籽晶层405用于提高导电层410在介电层200中的形成质量
本实施例中，所述互连结构320的材料为Cu，所述导电层410和籽晶层405的材料相应为Cu。
所述扩散阻挡层310用于实现所述互连结构400和介电层200之间的隔离，对互连结构400中的导电材料原子起到阻挡作用，从而防止导电材料原子扩散至所述介电层200中，进而防止影响所述介电层200的电隔离性能；此外，所述扩散阻挡层310还能够防止互连结构400中的导电离子的电迁移。
因此，所述扩散阻挡层310的材料包括TaN、TiN、WCN和AlN中的一种或多种。前述材料的致密度较高，可以较好的起到阻挡扩散的作用。
本实施例中，所述扩散阻挡层310的材料为TaN。
所述浸润层330的表面能较大、浸润性较佳，所述籽晶层405在浸润层330表面具有较佳的浸润性，使得籽晶层405易于形成在所述浸润层330表面且能够连续生长，有利于提高籽晶层405的厚度均一性、使其厚度满足工艺需求，从而提高导电层410在所述介电层200中的粘附性，进而提高互连结构400的形成质量。
其中，形成所述互连结构400的制程包括刻蚀所述介电层200以形成互连开口的步骤，所述互连结构400相应形成于所述互连开口中；所述籽晶层405在互连开口侧壁上的生长难度大于在互连开口底部的生长难度，即籽晶层405易于在互连开口底部生长且形成质量较佳，而且，所述互连开口底部的浸润层330厚度是影响互连结构400的接触电阻的一个非常重要的因素，其厚度越小，接触电阻则越小。因此，通过使浸润层330仅位于所述互连结构400的侧壁和介电层200之间，使得所述互连结构400在互连开口中的形成质量得到保障的同时，能够减小互连结构400的接触电阻，进而提高器件的电学性能。
所述浸润层330的材料包括钴、钴钨和钌中的一种或多种。上述材料与导电材料具有较好的粘附性，且可以实现导电材料的直接电镀，此外，还能够对导电材料起到钉扎作用，有助于防止互连结构400中的导电材料原子发生扩散。
本实施例中，所述浸润层330的材料为钴。随着集成电路制造技术的不断发展，铜互连工艺在后端工艺中得到了广泛的应用，钴与铜具有更好的粘附性，对铜所起到的钉扎作用显著，可以实现铜的直接电镀，且能有效防止铜的扩散。
需要说明的是，所述浸润层330的厚度不宜过小，也不宜过大。如果所述浸润层330的厚度过小，一方面，所述浸润层330的厚度均一性难以得到保障，另一方面，容易降低籽晶层405的形成质量，不利于器件电学性能的提高；如果所述浸润层330的厚度过大，则容易过多地占据所述互连开口的空间，导致后续互连结构400的体积过小，反而会影响器件的电学性能(例如：接触电阻)。为此，本实施例中，所述浸润层330的厚度为
Figure BDA0002028792010000151
至
Figure BDA0002028792010000152
本实施例中，所述半导体结构还包括：金属粘附层320，位于所述浸润层330侧壁和扩散阻挡层310之间。也即，所述金属粘附层320位于所述互连开口的侧壁上。
在所述半导体结构的形成过程中，通过在所述互连开口的侧壁上设置所述金属粘附层320，便于通过选择性沉积的方式(例如：选择性化学气相沉积工艺)，直接在所述金属粘附层320表面形成所述浸润层330。相应的，在所述半导体结构的形成过程中，无需对所述浸润层330进行刻蚀处理或轰击处理，以免所述浸润层330受到损伤，使所述浸润层330的质量得到保障，有利于进一步提高互连结构400的形成质量。
因此，所述金属粘附层320与浸润层330之间的粘附性较好，所述金属粘附层320与扩散阻挡层310之间的粘附性也较高。具体地，所述金属粘附层320的材料包括Ta、Ti、W和Al中的一种或多种。
本实施例中，所述扩散阻挡层310的材料为TaN，因此，所述金属粘附层320的材料为Ta。所述金属粘附层320和扩散阻挡层310含有相同的金属元素，有利于进一步提高所述金属粘附层320与所述扩散阻挡层310之间的粘附性。
需要说明的是，所述金属粘附层320的厚度不宜过小，也不宜过大。如果所述金属粘附层320的厚度过小，一方面，所述金属粘附层320的厚度均一性难以得到保障，另一方面，容易降低浸润层330的形成质量，所述浸润层330的厚度以及厚度均一性可能无法满足工艺需求；如果所述金属粘附层320的厚度过大，也会过多地占据所述互连开口的空间，从而导致所述互连结构400的体积过小，相应也会影响器件的电学性能(例如：接触电阻)。为此，本实施例中，所述金属粘附层320的厚度为
Figure BDA0002028792010000153
至
Figure BDA0002028792010000154
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底中形成有前层互连结构，且所述基底表面露出所述前层互连结构，所述基底上形成有介电层，所述介电层中形成有互连开口，所述互连开口底部露出所述前层互连结构；
在所述互连开口的底部和侧壁上形成扩散阻挡层；
仅在形成有所述扩散阻挡层的互连开口侧壁上形成浸润层，所述浸润层露出所述互连开口底部的所述扩散阻挡层；
形成所述浸润层后，在所述互连开口中形成互连结构；
在形成所述浸润层之前，还包括：仅在形成有所述扩散阻挡层的互连开口侧壁上形成金属粘附层；
形成所述浸润层的步骤包括：采用选择性沉积工艺，在所述金属粘附层的侧壁上形成所述浸润层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述金属粘附层的步骤包括：形成保形覆盖所述扩散阻挡层的金属粘附材料层；
去除所述互连开口底部的金属粘附材料层，保留所述互连开口侧壁上的金属粘附材料层作为所述金属粘附层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，去除所述互连开口底部的金属粘附材料层的步骤包括：沿垂直于所述基底表面的方向，采用中性等离子体对所述金属粘附材料层进行轰击处理。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述选择性沉积工艺为选择性化学气相沉积工艺、无电极电镀工艺或选择性无电金属沉积工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述选择性沉积工艺为选择性化学气相沉积工艺，所述选择性化学气相沉积工艺的参数包括：工艺温度为150℃至300℃，工艺压强为2Torr至20Torr，载气为氢气、氦气和氩气中的一种或多种，所采用的前驱物为有机金属化合物，且所述有机金属化合物含有所述浸润层材料中的元素。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，所述中性等离子体包括Ar等离子体、N等离子体和He等离子体中的一种或多种。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，所述中性等离子体包括Ar等离子体，所述轰击处理的参数包括：反应气体包括氩气，氩气的气体流量为5sccm至20sccm，射频功率为0.5kW至2kW，轰击时间为2s至10s。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，采用物理气相沉积工艺或原子层沉积工艺，形成所述金属粘附材料层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述浸润层的材料包括钴、钴钨和钌中的一种或多种。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属粘附层的材料包括Ta、Ti、W和Al中的一种或多种。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述互连开口中形成互连结构的步骤包括：在所述互连开口的底部和侧壁上形成籽晶层；
在形成有所述籽晶层的互连开口中形成导电层。
12.一种半导体结构，其特征在于，包括：
基底，所述基底中形成有前层互连结构，且所述基底表面露出所述前层互连结构；
介电层，位于所述基底上；
互连结构，位于所述前层互连结构上方的介电层中，所述互连结构电连接所述前层互连结构；
扩散阻挡层，位于所述互连结构和基底之间、以及所述互连结构和介电层之间；
浸润层，仅位于所述互连结构的侧壁和介电层之间，所述浸润层露出所述互连开口底部的所述扩散阻挡层所述半导体结构还包括：金属粘附层，仅位于所述浸润层侧壁和扩散阻挡层之间。
13.如权利要求12所述的半导体结构，其特征在于，所述浸润层的材料包括钴、钴钨和钌中的一种或多种。
14.如权利要求12所述的半导体结构，其特征在于，所述浸润层的厚度为
Figure FDA0003749092710000031
至
Figure FDA0003749092710000032
15.如权利要求12所述的半导体结构，其特征在于，所述金属粘附层的材料包括Ta、Ti、W和Al中的一种或多种。
16.如权利要求12所述的半导体结构，其特征在于，所述金属粘附层的厚度为
Figure FDA0003749092710000033
至
Figure FDA0003749092710000034
17.如权利要求12所述的半导体结构，其特征在于，所述互连结构包括：导电层，位于所述前层互连结构上方的介电层中；
籽晶层，位于所述导电层和基底之间、以及所述导电层和介电层之间。
18.如权利要求12所述的半导体结构，其特征在于，所述互连结构的材料包括Cu、Al或W。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101965636A (zh) * 2008-03-07 2011-02-02 东京毅力科创株式会社 使用光滑无聚集的铜种层进行凹入特征的无空隙填充
CN106558531A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN106558532A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101965636A (zh) * 2008-03-07 2011-02-02 东京毅力科创株式会社 使用光滑无聚集的铜种层进行凹入特征的无空隙填充
CN106558531A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN106558532A (zh) * 2015-09-25 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN108074861A (zh) * 2016-11-11 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

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