CN108074861A - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法，方法包括：提供具有底层互连结构的基底；在基底和底层互连结构上形成刻蚀停止层；在刻蚀停止层上形成介电层；在介电层上形成硬掩膜层；形成覆盖硬掩膜层的通孔图形层；以通孔图形层为掩膜刻蚀部分厚度介电层形成初始通孔；去除通孔图形层；以硬掩膜层为掩膜刻蚀介电层形成初始沟槽，且刻蚀过程使初始通孔露出刻蚀停止层，初始通孔和初始沟槽构成初始开口；去除硬掩膜层后去除初始开口露出的刻蚀停止层，形成露出底层互连结构的开口；向开口内填充导电材料。本发明去除硬掩膜层后去除刻蚀停止层，去除刻蚀停止层的过程使开口顶部尺寸增大，从而提高导电材料的填充能力，且避免对所述底层互连结构造成损耗。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(Back End OfLine，BEOL)电路的性能影响很大，严重时会影响半导体器件的正常工作。
但是，现有技术形成的互连结构质量有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，提高互连结构的质量，从而提高所形成半导体器件的电学性能和可靠性性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底中形成有底层互连结构；在所述基底和底层互连结构上形成刻蚀停止层；在所述刻蚀停止层上形成介电层；在所述介电层上形成硬掩膜层，所述硬掩膜层内具有沟槽图形开口，所述沟槽图形开口的延伸方向为第一方向，与所述第一方向相垂直的为第二方向；形成覆盖所述硬掩膜层的通孔图形层，所述通孔图形层内具有通孔图形开口；其中，所述通孔图形开口位于所述沟槽图形开口上方，且在第二方向上，所述通孔图形开口的尺寸大于所述沟槽图形开口的尺寸；以所述通孔图形层为掩膜，刻蚀部分厚度的所述介电层，在所述介电层内形成初始通孔；去除所述通孔图形层；去除所述通孔图形层后，以所述硬掩膜层为掩膜，刻蚀所述介电层形成初始沟槽，且所述刻蚀过程使所述初始通孔露出所述刻蚀停止层，所述初始通孔和所述初始沟槽构成初始开口；其中，所述初始沟槽底部和初始通孔顶部相连通；去除所述硬掩膜层；去除所述硬掩膜层后，去除所述初始开口露出的刻蚀停止层，形成露出所述底层互连结构的开口；向所述开口内填充导电材料，以形成互连结构。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底中具有底层互连结构；底部阻挡层，位于所述基底和底层互连结构上；刻蚀停止层，位于所述底部阻挡层上；介电层，位于所述刻蚀停止层上；导电材料，贯穿所述介电层、刻蚀停止层和底部阻挡层，且与所述底层互连结构电连接；其中，所述导电材料、介电层、刻蚀停止层和底部阻挡层用于构成互连结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在基底上形成刻蚀停止层；在所述刻蚀停止层上形成介电层；在所述介电层上形成硬掩膜层；后续以所述硬掩膜层为掩膜刻蚀所述介电层以形成初始开口后，去除所述硬掩膜层；去除所述硬掩膜层后，去除所述初始开口露出的刻蚀停止层。一方面，采用在去除所述硬掩膜层后去除初始开口露出的刻蚀停止层的方案，由于所述初始开口暴露在刻蚀环境中，因此去除所述刻蚀停止层的过程中还刻蚀所述初始开口顶部的介电层，从而使所述初始开口的顶部尺寸增大，进而有利于提高后续导电材料的填充能力；另一方面，在露出所述底层互连结构之前，去除所述硬掩膜层，所述方案可以避免去除所述硬掩膜层的工艺对所述底层互连结构造成损耗；综合以上两个方面，本发明所述制造方法有利于提高互连结构的质量，进而提高所形成半导体器件的电学性能和可靠性性能。
可选方案中，提供基底后，在所述基底和底层互连结构上形成刻蚀停止层之前，所述制造方法还包括：在所述基底和底层互连结构上形成底部阻挡层，所述底部阻挡层的材料为AlN或TiN；由于采用第一刻蚀工艺去除所述初始开口露出的刻蚀停止层的步骤中，所述第一刻蚀工艺对所述刻蚀停止层的刻蚀速率大于对所述底部阻挡层的刻蚀速率，因此所述底部阻挡层可以对所述底层互连结构起到保护作用，避免所述底层互连结构在去除所述刻蚀停止层的工艺过程中受到损耗。
可选方案中，在所述底部阻挡层上形成所述刻蚀停止层后，在所述刻蚀停止层上形成介电层之前，所述制造方法还包括：在所述刻蚀停止层上形成顶部阻挡层，所述顶部阻挡层的材料为AlN或TiN；因此，后续形成初始开口的步骤中，在所述介电层中形成露出所述顶部阻挡层的初始开口，也就是说，形成初始开口的步骤中，以所述顶部阻挡层的顶部表面作为刻蚀停止位置；由于刻蚀所述介电层的工艺对所述顶部阻挡层材料的刻蚀速率更小，因此所述顶部阻挡层可以较好地起到刻蚀停止的作用，从而可以使各区域的初始开口均能露出所述顶部阻挡层，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
本发明提供了一种半导体结构，所述半导体结构包括位于所述基底和底层互连结构上的底部阻挡层、以及位于所述底部阻挡层上的刻蚀停止层；由于在互连结构的形成过程中，需先去除所述刻蚀停止层以形成贯穿所述介电层、刻蚀停止层和底部阻挡层且露出所述底层互连结构的开口，而去除所述刻蚀停止层的工艺还会刻蚀所述介电层顶部的部分材料，从而使得所述开口的顶部尺寸增大，相应的，所述导电材料的填充能力较高；此外，所述底部阻挡层用于在去除所述刻蚀停止层时保护所述底层互连结构，避免所述底层互连结构受到刻蚀损伤；因此本发明所述半导体结构的互连结构具有较高的质量，从而使所述半导体结构的电学性能和可靠性性能得到提高。
附图说明
图1至图5是一种半导体结构的制造方法中各步骤对应的结构示意图；
图6至图17是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，现有技术形成的互连结构质量有待提高，结合一种半导体结构的制造方法分析其原因。参考图1至图5，示出了一种半导体结构的制造方法中各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：
参考图1，提供基底100，所述基底100中形成有底层互连结构110，所述底层互连结构110包括底层刻蚀阻挡层111，位于所述底层刻蚀阻挡层111上的底层介电层112，以及位于所述底层介电层112内的底层金属层113。
所述基底100包括第一区域I和第二区域II，后续步骤包括在所述基底100上形成介电层，在所述第一区域I介电层内形成露出所述底层互连结构110的开口，在所述第二区域II介电层内形成沟槽。
参考图2，在所述基底100和底层互连结构110上形成介质层(未标示)，所述介质层包括依次位于所述基底100上的刻蚀阻挡层120、介电层130、氧化层140及硬掩膜层150，所述硬掩膜层150内具有露出所述氧化层140的沟槽图形开口151，且所述沟槽图形开口151暴露出所述第一区域I和第二区域II的氧化层140；结合参考图3，图3为图2的俯视图，其中，所述沟槽图形开口151的延伸方向为第一方向(如图3中AA1方向所示)，与所述第一方向相垂直的为第二方向(如图3中BB1方向所示)。
参考图4，形成覆盖所述硬掩膜层150和氧化层140的填充层(图未示)；在所述填充层上形成图形化的通孔图形层(图未示)，所述通孔图形层内具有通孔图形开口(图未示)，所述通孔图形开口位于所述第一区域I的沟槽图形开口151(如图2所示)上方，且在第二方向(如图3中BB1方向所示)上所述通孔图形开口的尺寸大于所述沟槽图形开口151的尺寸；以所述通孔图形层为掩膜，刻蚀所述第一区域I的填充层、氧化层140和部分厚度的所述介电层130，在所述第一区域I的介电层130内形成初始通孔152；形成所述初始通孔152后，去除所述通孔图形层和填充层。
参考图5，去除所述通孔图形层和填充层后，以所述硬掩膜层150为掩膜，刻蚀所述氧化层140和介电层130形成初始沟槽(图未示)，且所述刻蚀过程使所述初始通孔152(如图4所示)露出所述刻蚀停止层120，所述初始通孔152和所述初始沟槽构成初始开口(图未示)，其中所述初始沟槽底部和初始通孔顶部相连通，所述初始沟槽还位于所述第二区域II的介电层130内；去除所述初始开口露出的刻蚀停止层120，形成露出所述底层互连结构110的开口160，所述开口160包括相互贯通的沟槽161和通孔(未标示)，所述沟槽161底部和通孔顶部相连通，同时在所述第二区域II的介电层130内也形成所述沟槽161。
后续步骤还包括：去除所述硬掩膜层150；去除所述硬掩膜层150后，向所述开口160和沟槽161内填充导电材料，并通过研磨工艺使所述开口160和沟槽161内的导电材料厚度达到目标值，以形成互连结构。
但是，由于在第二方向(如图3中BB1方向所示)上，所述通孔图形开口的开口尺寸大于所述沟槽图形开口151(如图2所示)的开口尺寸，因此在第二方向上，所述通孔的开口尺寸受到所述硬掩膜层150的限制，即在所述硬掩膜层150的阻挡作用下，所形成通孔的开口尺寸与所述沟槽161(如图5所示)的开口尺寸相同；而刻蚀所述介电层130的刻蚀工艺过程中，所述刻蚀工艺对所述硬掩膜层150的刻蚀速率较小，从而导致难以进一步增大所述沟槽161和通孔的开口尺寸。
随着技术节点的推进，互连结构的尺寸也变得越来越小，相应的，所述沟槽161和通孔的尺寸也越来越小，相应增加了后续向所述沟槽161和通孔内填充导电材料的工艺难度，降低了导电材料的填充(gap filling)效果，从而导致所形成互连结构的质量下降，进而导致所形成半导体器件的电学性能和可靠性性能下降。
此外，后续去除所述硬掩膜层150时，由于所述底层金属层113暴露在刻蚀环境中，因此去除所述硬掩膜层150的工艺容易对所述底层金属层113造成刻蚀损伤，从而导致所形成半导体器件的可靠性性能下降。
为了解决所述技术问题，本发明在基底上形成刻蚀停止层；在所述刻蚀停止层上形成介电层；在所述介电层上形成硬掩膜层；后续以所述硬掩膜层为掩膜刻蚀所述介电层以形成初始开口后，去除所述硬掩膜层；去除所述硬掩膜层后，去除所述初始开口露出的刻蚀停止层。一方面，采用在去除所述硬掩膜层后去除初始开口露出的刻蚀停止层的方案，由于所述初始开口暴露在刻蚀环境中，因此去除所述刻蚀停止层的过程中还刻蚀所述初始开口顶部的介电层，从而使所述初始开口的顶部尺寸增大，进而有利于提高后续导电材料的填充能力；另一方面，在露出所述底层互连结构之前，去除所述硬掩膜层，所述方案可以避免去除所述硬掩膜层的工艺对所述底层互连结构造成损耗；综合以上两个方面，本发明所述制造方法有利于提高互连结构的质量，进而提高所形成半导体器件的电学性能和可靠性性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图17是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图6，提供基底200，所述基底200中形成有底层互连结构210。
本实施例中，所述底层互连结构210包括：位于所述基底200中的底层刻蚀阻挡层211，位于所述底层刻蚀阻挡层211上的底层介电层212，以及位于所述底层介电层212内的底层金属层213，所述底层金属层213顶部与所述基底200顶部齐平；所述底层互连结构210用于与待形成的互连结构电连接，也可用于与外部器件或其他金属层电连接。
所述底层金属层213的材料为导电材料。本实施例中，所述底层金属层213的材料为Cu。在其他实施例中，所述底层金属层的材料还可以为Al或W等导电材料。所述基底200内可以形成有一个底层金属层213或多个底层金属层213；当所述基底200内形成有多个底层金属层213时，所述多个底层金属层213在平行于所述基底200表面方向上的尺寸相同或不同。
需要说明的是，本实施例中，所述基底200包括包括第一区域I和第二区域II，后续步骤包括在所述基底100上形成介电层，在所述第一区域I介电层内形成露出所述底层互连结构110的开口，在所述第二区域II介电层内形成沟槽。在其他实施例中，所述基底可以仅包括第一区域或仅包括第二区域。
参考图7，在所述基底200和底层互连结构210上形成刻蚀停止层222。
后续步骤还包括在所述刻蚀停止层222上形成介电层，所述刻蚀阻挡层用于后续在刻蚀所述介电层以形成初始开口时，起到刻蚀停止层的作用。
需要说明的是，本实施例中，提供所述基底200后，在所述基底200和底层互连结构210上形成刻蚀停止层222之前，所述制造方法还包括：在所述基底200和底层互连结构210上形成底部阻挡层221。相应的，形成刻蚀停止层222的步骤中，在所述底部阻挡层221上形成所述刻蚀停止层222。
所述底部阻挡层221用于后续去除所述刻蚀停止层222时，对所述底层金属层213起到保护作用，防止所述底层金属层213受到刻蚀损耗。本实施例中，所述底部阻挡层221的材料为AlN。在其他实施例中，所述底部阻挡层的材料还可以为TiN。
还需要说明的是，本实施例中，在所述底部阻挡层221上形成所述刻蚀停止层222后，所述制造方法还包括：在所述刻蚀停止层222上形成顶部阻挡层223。
后续在刻蚀介电层以形成初始开口时，刻蚀所述介电层的工艺对所述顶部阻挡层223的刻蚀速率较小，因此所述顶部阻挡层223顶部表面可以用于定义刻蚀停止位置，所述顶部阻挡层223具有良好的刻蚀停止作用，从而可以使各区域的初始开口均能露出所述顶部阻挡层223，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。本实施例中，所述顶部阻挡层223的材料为AlN。在其他实施例中，所述顶部阻挡层的材料还可以为TiN。
所述顶部阻挡层223的厚度不宜过小，也不宜过大。如果所述顶部阻挡层223的厚度过小，则后续难以起到刻蚀停止的作用；如果所述顶部阻挡层223的厚度过大，相应增加后续去除所述顶部阻挡层223的工艺难度。为此，本实施例中，所述顶部阻挡层223的厚度为至
所述刻蚀停止层222的材料与所述顶部阻挡层223的材料不相同，相应的，所述刻蚀停止层222的材料与所述底部阻挡层221的材料也不相同，因此后续去除所述顶部阻挡层223的工艺对所述刻蚀停止层222的刻蚀损耗较小，去除所述刻蚀停止层222的工艺对所述底部阻挡层221的刻蚀损耗较小，从而可以较好的控制后续刻蚀工艺的停止位置。本实施例中，所述刻蚀停止层222的材料为SiCN(碳氮化硅)，形成所述刻蚀停止层222的工艺为化学气相沉积工艺。在其他实施例中，所述刻蚀停止层的材料还可以为SiCO(碳氧化硅)。
所述刻蚀停止层222的厚度不宜过小，也不宜过大。如果所述刻蚀停止层222的厚度过小，后续去除所述顶部阻挡层223时，容易导致所述刻蚀停止层222被刻蚀去除，由于所述顶部阻挡层223与所述底部阻挡层221的材料相同，相应的，还容易对所述底部阻挡层221造成刻蚀损伤，甚至容易导致所述底层金属层213受到刻蚀损耗，工艺风险较大；如果所述刻蚀停止层222的厚度过大，相应增加后续去除所述刻蚀停止层222的工艺难度，从而容易增加工艺风险。为此，本实施例中，所述刻蚀停止层222的厚度为至
所述底部阻挡层221的厚度不宜过小，也不宜过大。如果所述底部阻挡层221的厚度过小，则后续去除所述刻蚀停止层222时，难以起到保护所述底层金属层213的作用；如果所述底部阻挡层221的厚度过大，则相应增加后续去除所述底部阻挡层221的工艺难度，甚至容易导致去除所述底部阻挡层221的工艺对所述介电层230造成损伤。为此，本实施例中，所述底部阻挡层221的厚度为至
继续参考图7，在所述刻蚀停止层222上形成介电层230。
所述介电层230用于使后续所形成互连结构之间相互绝缘。本实施例中，所述介电层230的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低所形成互连结构之间的寄生电容，进而减小后段(Back End Of Line，BEOL)RC延迟。
所述介电层230的材料可以是SiOH、SiOCH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述介电层230的材料为超低k介质材料，所述超低k介质材料为SiOCH，形成所述介电层230的工艺为化学气相沉积工艺。
本实施例中，由于所述刻蚀停止层222上形成有所述顶部阻挡层223，因此形成所述介电层230的步骤中，在所述顶部阻挡层223上形成所述介电层230。
需要说明的是，形成所述介电层230后，所述制造方法还包括：在所述介电层230上形成氧化层240。
所述氧化层240作为后续刻蚀所述介电层230的刻蚀缓冲层。由于所述介电层230为超低k介质材料，特性松软，容易发生过刻蚀现象，而所述氧化层240致密度和硬度更好，因此通过采用在所述介电层230上形成所述氧化层240的方案，使后续刻蚀工艺可以更好地控制刻蚀所述介电层230的厚度。本实施例中，所述氧化层240的材料为氧化硅，形成所述氧化层240的工艺为化学气相沉积工艺。
结合参考图7至图10，图10为图9的俯视图，在所述介电层230上形成硬掩膜层251(如图9所示)，所述硬掩膜层251内具有沟槽图形开口410(如图9所示)，所述沟槽图形开口410的延伸方向为第一方向(如图10中XX1方向所示)，与所述第一方向相垂直的为第二方向(如图10中YY1方向所示)。
本实施例中，在所述氧化层240上形成所述硬掩膜层251。所述硬掩膜层251用于在后续刻蚀工艺过程中起到掩膜的作用。以所述硬掩膜层251为掩膜进行刻蚀，可以更好地控制开口的图形形貌，使所形成的开口形貌更光滑。
所述硬掩膜层251的材料可以为TiN、Ti或CuN。本实施例中，所述硬掩膜层251的材料为TiN，所述硬掩膜层251的厚度为至
以下结合附图，对形成所述硬掩膜层251的步骤做详细说明。
如图7所示，在所述氧化层240上形成硬掩膜250。
后续通过刻蚀所述硬掩膜250，以形成所述硬掩膜层251。相应的，所述硬掩膜250的材料为TiN，形成所述硬掩膜250的工艺为物理气相沉积工艺。
如图8所示，在所述硬掩膜250上形成第一底部抗反射层300；通过曝光显影工艺，在所述第一底部抗反射层300上形成光刻胶层310，所述光刻胶层310内具有第一图形开口400。
所述第一底部抗反射层300用于吸收折射进入所述第一底部抗反射层300的光线，从而改善驻波效应，提高曝光显影后的图形质量；所述第一图形开口400的位置和尺寸与后续在所述介电层230内形成的初始沟槽的位置和尺寸相同。
如图9和图10所示，以所述光刻胶层310(如图8所示)为掩膜，沿所述第一图形开口400(如图8所示)依次刻蚀第一底部抗反射层300(如图8所示)和硬掩膜250(如图8所示)直至露出所述氧化层240，在所述硬掩膜250内形成露出所述氧化层240的沟槽图形开口410(如图9所示)，且剩余所述硬掩膜250作为所述硬掩膜层251。
本实施例中，所述沟槽图形开口410的延伸方向为第一方向(如图10中XX1方向所示)，与所述第一方向相垂直的为第二方向(如图10中YY1方向所示)。
本实施例中，在所述第一区域I和第二区域I的硬掩膜250内形成所述沟槽图形开口410。形成所述硬掩膜层251后，采用灰化工艺或湿法去胶工艺，去除所述光刻胶层310和第一底部抗反射层300。
参考图11，形成覆盖所述硬掩膜层251的通孔图形层340，所述通孔图形层340内具有通孔图形开口420；其中，所述通孔图形开口420位于所述沟槽图形开口410(如图9所示)上方，且在第二方向(如图10中YY1方向所示)上，所述通孔图形开口420的尺寸大于所述沟槽图形开口410的尺寸。
所述通孔图形开口420用于定义后续在所述介电层230内所形成初始通孔的位置和尺寸。具体地，形成覆盖所述硬掩膜层251和氧化层240的填充层320；在所述填充层320上形成通孔图形层340，所述通孔图形层340内具有通孔图形开口420。
需要说明的是，由于后续在所述第一区域I的介电层230内形成露出所述底层互连结构110的开口，在所述第二区域II的介电层230内形成沟槽，因此所述通孔图形开口420仅贯穿所述第一区域I的通孔图形层340。
本实施例中，所述填充层320的材料为ODL(Organic Dielectric Layer)材料，采用旋转涂覆工艺形成所述填充层320，且所述填充层320的顶部高于所述硬掩膜层251的顶部。所述填充层320的填充性能较高，可以良好地填充满所述沟槽图形开口410(如图9所示)。在其他实施例中，所述填充层的材料还可以为BARC(Bottom Anti-ReflectiveCoating)材料或DUO(Deep UV Light Absorbing Oxide)材料。其中，所述DUO材料是一种硅氧烷聚合体材料，包括CH3-SiOX、Si-OH、或SiOH3等。
本实施例中，所述通孔图形层340的材料为光刻胶，通过曝光显影工艺形成所述通孔图形层340。
需要说明的是，形成所述填充层320后，形成所述通孔图形层340之前，所述制造方法还包括：在所述填充层320上形成第二底部抗反射层330，所述第二底部抗反射层330用于吸收折射进入所述第二底部抗反射层330的光线，从而改善驻波效应，提高曝光显影后的图形质量。
因此本实施例中，在所述第二底部抗反射层330上形成所述通孔图形层340；所述填充层320、第二底部抗反射层330和通孔图形层340相当于三层复合图形层，具有较好的厚度质量及图形传递质量。
本实施例中，所述第二底部抗反射层330为掺Si的抗反射层(Si-ARC)，因此所述第二底部抗反射层330还具有较好的抗腐蚀性。
参考图12，以所述通孔图形层340(如图11所示)为掩膜，刻蚀部分厚度的所述介电层230，在所述介电层230内形成初始通孔430；形成所述初始通孔430后，去除所述通孔图形层340。
后续通过刻蚀所述初始通孔430以形成通孔。
本实施例中，通过干法刻蚀工艺，以形成所述初始通孔430。具体地，所述干法刻蚀工艺为等离子体干法刻蚀工艺，所述等离子体干法刻蚀工艺的步骤包括：以所述通孔图形层340为掩模，通入刻蚀气体并辅以稀释气体，依次刻蚀所述第二底部抗反射层330(如图11所示)、填充层320(如图11所示)、氧化层240和部分厚度的介电层230，在所述介电层230内形成初始通孔430。
本实施例中，所述等离子体干法刻蚀工艺所采用的刻蚀气体为CF4、CHF3、CH2F2或C4F8，所述刻蚀气体的气体流量为10sccm至200sccm；所采用的稀释气体为N2、O2、CO、He或Ar，所述稀释气体的气体流量为10sccm至1000sccm；刻蚀反应腔体内的气压为10mTorr至200mTorr。
本实施例中，形成所述初始通孔430后，采用灰化工艺或湿法去胶工艺，去除所述通孔图形层340、第二底部抗反射层330和填充层320。
需要说明的是，由于在第二方向(如图10中YY1方向所示)上，所述通孔图形开口420的尺寸大于所述沟槽图形开口410的尺寸，因此所述初始通孔430在所述第二方向上的开口尺寸受到所述沟槽图形开口410(如图9所示)的限制，即所述初始通孔430在所述第二方向上的开口尺寸由所述沟槽图形开口410在第二方向上的尺寸而定，所述初始通孔430在所述第一方向(如图10中XX1方向所示)上的开口尺寸由所述通孔图形开口420(如图11所示)在所述第一方向上的尺寸而定。
还需要说明的是，由于所述通孔图形开口420仅贯穿所述第一区域I的通孔图形层340，因此所述初始通孔430仅形成于所述第一区域I的介电层230内。
参考图13，去除所述通孔图形层340(如图11所示)后，以所述硬掩膜层251为掩膜，刻蚀所述介电层230形成初始沟槽440，且所述刻蚀过程使所述初始通孔430(如图12所述)露出所述刻蚀停止层222，所述初始通孔430和所述初始沟槽440构成初始开口510；其中，所述初始沟槽440底部和初始通孔430顶部相连通。
后续通过刻蚀所述初始开口510露出的刻蚀停止层222，以形成露出所述底层金属层213的开口。
本实施例中，以所述硬掩膜层251为掩膜，刻蚀所述第一区域I和第二区域I的介电层230。具体地，在所述第一区域I介电层230内形成所述初始开口510，所述初始开口510包括相互贯通的初始沟槽440和初始通孔430，所述初始沟槽440底部和所述初始通孔430顶部相连通；同时在所述第二区域I的介电层230内形成初始沟槽440。
需要说明的是，由于所述初始通孔430在所述第二方向(如图10中YY1方向所示)上的开口尺寸由所述沟槽图形开口410(如图9所示)在第二方向上的尺寸而定，因此本实施例中，在第二方向上，位于所述第一区域I介电层230内的所述初始沟槽440和所述初始通孔430的尺寸相同；相应的，在第二方向上，所述第一区域I的初始沟槽440和初始通孔430的侧壁相齐平。
如图13所示，本实施例中，形成所述初始开口510后，所述初始沟槽440顶部具有第一顶部尺寸D1，相应的，所述初始开口510顶部也具有所述第一顶部尺寸D1。
还需要说明的是，由于所述初始通孔430仅形成于所述第一区域I的介电层230内，因此形成所述初始开口510后，所述初始通孔430仅暴露出所述第一区域I的刻蚀停止层222。
此外，由于所述刻蚀停止层222上形成有顶部阻挡层223，因此形成所述初始开口510的步骤中，所述刻蚀过程使所述初始通孔430露出所述第一区域I的顶部阻挡层223。
具体地，采用干法刻蚀工艺，刻蚀所述沟槽图形开口410底部和所述初始通孔430底部的介电层230。本实施例中，所述干法刻蚀工艺为等离子体干法刻蚀工艺。所述等离子体干法刻蚀工艺的步骤包括：通入刻蚀气体并辅以稀释气体，以所述顶部阻挡层223顶部表面作为刻蚀停止位置，刻蚀所述沟槽图形开口410底部和所述初始通孔430底部的介电层230，以形成初始开口510，同时在所述第二区域II介电层230内形成初始沟槽440。
本实施例中，所述等离子体干法刻蚀工艺所采用的刻蚀气体为CF4、CHF3、CH2F2或C4F8，所述刻蚀气体的气体流量为10sccm至200sccm；所采用的稀释气体为N2、O2、CO、He或Ar，所述稀释气体的气体流量为10sccm至200sccm；刻蚀反应腔体内的压强为30mTorr至200mTorr。
需要说明的是，由于所述第二区域II的沟槽图形开口410暴露出所述氧化层240，因此形成所述初始沟槽440的步骤中，还刻蚀所述第二区域II沟槽图形开口410所露出的氧化层240。
本实施例中，所述介电层230和所述顶部阻挡层223具有较高的刻蚀选择比(etchratio)，也就是说，形成所述初始沟槽440的刻蚀工艺对所述介电层230的刻蚀速率远远大于对所述顶部阻挡层223的刻蚀速率，因此所述顶部阻挡层223可以较好地起到刻蚀停止的作用，从而可以使各区域的初始开口510均能露出所述顶部阻挡层223，进而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
参考图14，去除所述硬掩膜层251(如图13所示)。
本实施例中，去除所述硬掩膜层251的工艺为湿法刻蚀工艺。具体地，所述硬掩膜层251的材料为TiN，因此所述湿法刻蚀工艺所采用的刻蚀溶液为羟基多巴胺有机溶剂(EKC)。
由于采用EKC溶剂时，所述湿法刻蚀工艺对所述硬掩膜层251的刻蚀速率与对所述顶部阻挡层223的刻蚀速率较接近，因此所述湿法刻蚀工艺还去除所述初始开口510底部的顶部阻挡层223。
通过去除所述硬掩膜层251和顶部阻挡层223，为后续增大所述初始沟槽440(如图13所示)的顶部尺寸提供工艺基础；此外，在露出所述底层互连结构210之前，去除所述硬掩膜层251，还可以避免去除所述硬掩膜层251的工艺对所述底层互连结构210造成损耗。
需要说明的是，所述湿法刻蚀工艺的刻蚀时间不宜过短，也不宜过长。如果所述刻蚀时间过短，则难以保证所述硬掩膜层251和顶部阻挡层223均被完全去除，从而对后续的刻蚀工艺产生不良影响；如果所述刻蚀时间过长，反而浪费工艺时间，增加工艺风险，甚至在严重的情况下，还会去除所述刻蚀停止层222和底部阻挡层221，对所述底层金属层213造成刻蚀损伤。为此，本实施例中，所述湿法刻蚀工艺的刻蚀时间为20秒至100秒。
结合参考图15和图16，去除所述硬掩膜层251(如图13所示)后，去除所述初始开口510(如图14所示)露出的刻蚀停止层222，形成露出所述底层互连结构210的开口520(如图16所示)。
所述开口520为后续填充导电材料提供空间位置，以形成互连结构。
以下将结合附图，对形成所述开口520的步骤做详细说明。
如图15所示，采用第一刻蚀工艺，去除所述初始开口510露出的刻蚀停止层222，其中，所述第一刻蚀工艺对所述刻蚀停止层222的刻蚀速率大于对所述底部阻挡层221的刻蚀速率。
通过所述第一刻蚀工艺，去除所述刻蚀停止层222，为后续形成露出所述底层金属层213的开口520(如图16所示)提供工艺基础。
为了避免所述第一刻蚀工艺对所述底层金属层213造成刻蚀损伤，所述第一刻蚀工艺的过程中，所述底部阻挡层221用于对所述底层金属层213起到保护作用，因此所述第一刻蚀工艺对所述刻蚀停止层222的刻蚀速率大于对所述底部阻挡层221的刻蚀速率。所以，本实施例中，所述第一刻蚀工艺为干法刻蚀工艺。
具体地，所述第一刻蚀工艺为等离子干法刻蚀工艺。所述等离子体干法刻蚀工艺的步骤包括：通入刻蚀气体并辅以稀释气体，以所述底部阻挡层221顶部表面用于定义刻蚀停止位置，刻蚀所述初始开口510底部的刻蚀停止层222。
本实施例中，所述第一刻蚀工艺所采用的刻蚀气体为CF4、CHF3、NF3、CH2F2或C4F8，所述刻蚀气体的气体流量为10sccm至200sccm；所采用的稀释气体为N2、O2、CO、He或Ar，所述稀释气体的气体流量为10sccm至200sccm；刻蚀反应腔体内的压强为30mTorr至200mTorr。
需要说明的是，进行所述第一刻蚀工艺之前，去除了所述硬掩膜层251(如图13所示)，因此所述第一区域I的初始开口510以及所述第二区域II的初始沟槽440暴露在去除所述刻蚀停止层222的工艺环境中，因此本实施例中，所述第一刻蚀工艺还刻蚀所述第一区域I和第二区域II初始沟槽440顶部的部分厚度的氧化层240以及介电层230。
其中，由于所述第一刻蚀工艺为各向同性刻蚀工艺，即在横向和纵向上同时进行刻蚀，因此所述第一刻蚀工艺对所述介电层230拐角处(Corner)的刻蚀速率较快，所以所述第一刻蚀工艺后，所述初始沟槽440顶部的侧壁表面为倾斜面，从而增大了所述初始沟槽440的顶部尺寸，进而有利于提高后续导电材料的填充(gap filling)能力。
具体地，所述第一刻蚀工艺后，所述第一区域I的初始开口510顶部具有第二顶部尺寸D2，所述第二区域II的初始沟槽440顶部也具有所述第二顶部尺寸D2，且所述第二顶部尺寸D2大于所述第一顶部尺寸D1(如图14所示)。
还需要说明的是，所述第一刻蚀工艺对所述刻蚀停止层222的刻蚀速率大于对所述介电层230的刻蚀速率，因此在去除所述刻蚀停止层222的工艺过程中，可以避免所述第一区域I和第二区域II所露出的介电层230损耗过多的问题。
参考图16，所述第一刻蚀工艺后，采用第二刻蚀工艺，去除所述初始开口510(如图15所示)露出的底部阻挡层221，形成贯穿所述介电层230、刻蚀停止层222以及底部阻挡层221且露出所述底层互连结构210的开口520。
本实施例中，所述初始开口510底部露出所述底部阻挡层221，因此，所述第二刻蚀工艺的步骤中，刻蚀所述初始通孔430(如图12所示)底部的所述底部阻挡层221，形成露出所述底层金属层213的通孔(未标示)，且所述第二刻蚀工艺后，所述初始沟槽440(如图15所示)作为沟槽530。
由于所述第一区域I的初始沟槽440和初始通孔430相互贯通，所述初始沟槽440底部和初始通孔430顶部相连通，因此所述第二刻蚀工艺后，所述第一区域I的沟槽530和通孔相互贯通，所述沟槽530底部和通孔顶部相连通，所述沟槽530和通孔用于构成所述开口520。
所以，所述开口520位于所述第一区域I的介电层230内且露出所述底层金属层213，所述第二区域II仅包括所述沟槽530，所述第二区域II的沟槽530位于所述第二区域II介电层230内，且所述第二区域II的沟槽530未暴露出所述底层金属层213。
为了避免所述第二刻蚀工艺对所述底层金属层213造成刻蚀损伤，所述第二刻蚀工艺对所述底部阻挡层221的刻蚀速率远大于对所述底层金属层213的刻蚀速率。因此，本实施例中，所述第二刻蚀工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为羟基多巴胺有机溶剂。
需要说明的是，所述湿法刻蚀工艺的刻蚀时间不宜过短，也不宜过长。如果所述刻蚀时间过短，则难以完全去除所述底部阻挡层221，后续形成互连结构后，所述互连结构难以与所述底层互连结构210实现电连接；如果所述刻蚀时间过长，反而浪费工艺时间，增大工艺风险。为此，本实施例中，所述湿法刻蚀工艺的刻蚀时间为20秒至100秒。
还需要说明的是，由于所述刻蚀停止层222上形成有顶部阻挡层223，因此所述开口520还贯穿所述顶部阻挡层223。
参考图17，向所述开口520(如图16所示)内填充导电材料540，以形成互连结构600。
本实施例中，所述互连结构600用于实现半导体器件之间的电连接，还用于实现半导体器件与外部电路之间的电连接。
所述第二区域II的介电层230内还形成有沟槽530(如图16所示)，因此向所述开口520(如图16所示)内填充导电材料540的步骤中，还向所述第二区域II的沟槽530内填充导电材料540。
具体地，在所述开口520和第二区域II的沟槽530内填充满导电材料540，且所述导电材料540覆盖所述氧化层240顶部(如图16所示)；采用平坦化工艺，去除部分厚度的所述导电材料540，使所述开口520和第二区域II的沟槽530内的导电材料540厚度达到预定值，形成互连结构600。
本实施例中，所述平坦化工艺为化学机械研磨工艺。
需要说明的是，所述平坦化工艺的步骤中，去除所述氧化层240。此外，根据所述平坦化工艺之前所述开口520和第二区域II沟槽530内的导电材料540厚度，以及所述导电材料540的厚度预设值，还可以去除部分厚度的所述介电层230。
所述导电材料540可以为Cu、Al或W等导电材料。本实施例中，所述导电材料540为Cu材料，形成所述导电材料540的工艺为电镀工艺。
本实施例中，在基底上形成刻蚀停止层；在所述刻蚀停止层上形成介电层；在所述介电层上形成硬掩膜层；后续以所述硬掩膜层为掩膜刻蚀所述介电层以形成初始开口后，去除所述硬掩膜层；去除所述硬掩膜层后，去除所述初始开口露出的刻蚀停止层。一方面，采用在去除所述硬掩膜层后去除初始开口露出的刻蚀停止层的方案，由于所述初始开口暴露在刻蚀环境中，因此去除所述刻蚀停止层的过程中还刻蚀所述初始开口顶部的介电层，从而使所述初始开口的顶部尺寸增大，进而有利于提高后续导电材料的填充能力；另一方面，在露出所述底层互连结构之前，去除所述硬掩膜层，所述方案可以避免去除所述硬掩膜层的工艺对所述底层互连结构造成损耗；综合以上两个方面，本发明所述制造方法有利于提高互连结构的质量，进而提高所形成半导体器件的电学性能和可靠性性能。
继续参考图17，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构。所述半导体结构包括：
基底200，所述基底200中具有底层互连结构210；底部阻挡层221，位于所述基底200和底层互连结构210上；刻蚀停止层222，位于所述底部阻挡层221上；介电层230，位于所述刻蚀停止层222上；导电材料540，贯穿所述介电层230、刻蚀停止层222和底部阻挡层221，且与所述底层互连结构210电连接；其中，所述导电材料540、介电层230、刻蚀停止层222和底部阻挡层221用于构成互连结构600。
所述基底100包括第一区域I和第二区域II，位于所述第一区域I的导电材料540与所述第一区域I的底层互连结构210电连接，位于所述第二区域II的导电材料540位于所述介电层230内。
本实施例中，所述底层互连结构210包括：位于所述基底200中的底层刻蚀阻挡层211，位于所述底层刻蚀阻挡层211上的底层介电层212，以及位于所述底层介电层212内的底层金属层213，所述底层金属层213顶部与所述基底200顶部齐平；所述底层互连结构210用于与所述互连结构600电连接，还用于与外部器件或其他金属层电连接。
所述底层金属层213的材料为导电材料。本实施例中，所述底层金属层213的材料为Cu。在其他实施例中，所述底层金属层的材料还可以为Al或W等导电材料。
所述底部阻挡层221用于在所述互连结构600的形成工艺过程中，对所述底层金属层213起到保护作用，防止所述底层金属层213受到刻蚀损耗。本实施例中，所述底部阻挡层221的材料为AlN。在其他实施例中，所述底部阻挡层的材料还可以为TiN。
需要说明的是，所述半导体结构还包括：位于所述刻蚀停止层222和所述介电层230之间的顶部阻挡层223；相应的，所述介电层230位于所述顶部阻挡层223上；所述导电材料540还贯穿所述顶部阻挡层223，所述互连结构600还包括所述顶部阻挡层223。
在所述互连结构600的形成工艺过程中，所述顶部阻挡层223顶部表面可以用于定义刻蚀停止位置，所述顶部阻挡层223具有良好的刻蚀停止作用，从而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。本实施例中，所述顶部阻挡层223的材料为AlN。在其他实施例中，所述顶部阻挡层的材料还可以为TiN。
所述顶部阻挡层223的厚度不宜过小，也不宜过大。如果所述顶部阻挡层223的厚度过小，则难以在所述互连结构600的形成工艺过程中起到刻蚀停止的作用；如果所述顶部阻挡层223的厚度过大，相应增加了去除所述顶部阻挡层223的工艺难度。为此，本实施例中，所述顶部阻挡层223的厚度为至
所述刻蚀停止层222的材料与所述顶部阻挡层223的材料不相同，相应的，所述刻蚀停止层222的材料与所述底部阻挡层221的材料也不相同；因此在所述互连结构600的形成工艺过程中，去除所述顶部阻挡层223的工艺对所述刻蚀停止层222的刻蚀损耗较小，去除所述刻蚀停止层222的工艺对所述底部阻挡层221的刻蚀损耗较小，从而可以较好的控制刻蚀工艺的停止位置。本实施例中，所述刻蚀停止层222的材料为SiCN(碳氮化硅)。在其他实施例中，所述刻蚀停止层的材料还可以为SiCO(碳氧化硅)。
所述刻蚀停止层222的厚度不宜过小，也不宜过大。如果所述刻蚀停止层222的厚度过小，在所述互连结构600的形成工艺过程中，去除所述顶部阻挡层223时，容易导致所述刻蚀停止层222被刻蚀去除，由于所述顶部阻挡层223与所述底部阻挡层221的材料相同，相应的，还容易对所述底部阻挡层221造成刻蚀损伤，甚至容易导致所述底层金属层213受到刻蚀损耗，工艺风险较大；如果所述刻蚀停止层222的厚度过大，相应增加了去除所述刻蚀停止层222的工艺难度，从而容易增加工艺风险。为此，本实施例中，所述刻蚀停止层222的厚度为至
所述底部阻挡层221的厚度不宜过小，也不宜过大。如果所述底部阻挡层221的厚度过小，则在所述互连结构600的形成工艺过程中，去除所述刻蚀停止层222时，难以起到保护所述底层金属层213的作用；如果所述底部阻挡层221的厚度过大，则相应增加了去除所述底部阻挡层221的工艺难度，甚至容易导致去除所述底部阻挡层221的工艺对所述介电层230或底层金属层213造成损伤。为此，本实施例中，所述底部阻挡层221的厚度为至
所述介电层230用于使所述互连结构600之间相互绝缘。本实施例中，所述介电层230的材料具有多孔结构，所述具有多孔结构的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低互连结构之间的寄生电容，进而减小后段(Back End Of Line，BEOL)RC延迟。
所述介电层230的材料可以是SiOH、SiOCH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述介电层230的材料为超低k介质材料。
所述导电材料540可以为Cu、Al或W等导电材料。本实施例中，所述导电材料540为Cu材料。
本发明所述半导体结构包括位于所述基底和底层互连结构上的底部阻挡层、以及位于所述底部阻挡层上的刻蚀停止层；由于在所述互连结构的形成过程中，需先去除所述刻蚀停止层以形成贯穿所述介电层、刻蚀停止层和底部阻挡层且露出所述底层互连结构的开口，而去除所述刻蚀停止层的工艺还会刻蚀所述介电层顶部的部分材料，从而使得所述开口的顶部尺寸增大，相应的，所述导电材料的填充能力较高；此外，所述底部阻挡层用于在去除所述刻蚀停止层时保护所述底层互连结构；因此本发明所述半导体结构的互连结构具有较高的质量，使所述半导体结构的电学性能和可靠性性能得到提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底中形成有底层互连结构；
在所述基底和底层互连结构上形成刻蚀停止层；
在所述刻蚀停止层上形成介电层；
在所述介电层上形成硬掩膜层，所述硬掩膜层内具有沟槽图形开口，所述沟槽图形开口的延伸方向为第一方向，与所述第一方向相垂直的为第二方向；
形成覆盖所述硬掩膜层的通孔图形层，所述通孔图形层内具有通孔图形开口；其中，所述通孔图形开口位于所述沟槽图形开口上方，且在第二方向上，所述通孔图形开口的尺寸大于所述沟槽图形开口的尺寸；
以所述通孔图形层为掩膜，刻蚀部分厚度的所述介电层，在所述介电层内形成初始通孔；
去除所述通孔图形层；
去除所述通孔图形层后，以所述硬掩膜层为掩膜，刻蚀所述介电层形成初始沟槽，且所述刻蚀过程使所述初始通孔露出所述刻蚀停止层，所述初始通孔和所述初始沟槽构成初始开口；其中，所述初始沟槽底部和初始通孔顶部相连通；
去除所述硬掩膜层；
去除所述硬掩膜层后，去除所述初始开口露出的刻蚀停止层，形成露出所述底层互连结构的开口；
向所述开口内填充导电材料，以形成互连结构。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述刻蚀停止层的材料为SiCN或SiCO。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述硬掩膜层的材料为TiN、Ti或CuN。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，提供基底后，
在所述基底和底层互连结构上形成刻蚀停止层之前，所述制造方法还包括：
在所述基底和底层互连结构上形成底部阻挡层；
形成刻蚀停止层的步骤中，在所述底部阻挡层上形成所述刻蚀停止层。
5.如权利要求4所述的半导体结构的制造方法，其特征在于，所述底部阻挡层的材料为AlN或TiN。
6.如权利要求4所述的半导体结构的制造方法，其特征在于，形成露出所述底层互连结构的开口的步骤包括：采用第一刻蚀工艺，去除所述初始开口露出的刻蚀停止层，其中，所述第一刻蚀工艺对所述刻蚀停止层的刻蚀速率大于对所述底部阻挡层的刻蚀速率；
所述第一刻蚀工艺后，采用第二刻蚀工艺，去除所述初始开口露出的底部阻挡层，形成贯穿所述介电层、刻蚀停止层以及底部阻挡层且露出所述底层互连结构的开口。
7.如权利要求6所述的半导体结构的制造方法，其特征在于，所述第一刻蚀工艺为干法刻蚀工艺。
8.如权利要求7所述的半导体结构的制造方法，其特征在于，所述干法刻蚀工艺为等离子干法刻蚀工艺；
所述干法刻蚀工艺的参数包括：刻蚀气体为CF4、CHF3、NF3、CH2F2或C4F8，稀释气体为N2、O2、CO、He或Ar，所述刻蚀气体的气体流量为10sccm至200sccm，所述稀释气体的气体流量为10sccm至200sccm，腔室压强为30mTorr至200mTorr。
9.如权利要求6所述的半导体结构的制造方法，其特征在于，所述第二刻蚀工艺为湿法刻蚀工艺。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，所述湿法刻蚀工艺所采用的刻蚀溶液为羟基多巴胺有机溶剂，刻蚀时间为20秒至100秒。
11.如权利要求4所述的半导体结构的制造方法，其特征在于，在所述底部阻挡层上形成所述刻蚀停止层后，在所述刻蚀停止层上形成介电层之前，所述制造方法还包括：在所述刻蚀停止层上形成顶部阻挡层；
在所述刻蚀停止层上形成介电层的步骤中，在所述顶部阻挡层上形成所述介电层；
形成所述初始开口的步骤中，所述刻蚀过程使所述初始通孔露出所述顶部阻挡层；
去除所述硬掩膜层的步骤中，还去除所述初始开口底部的顶部阻挡层；
形成所述互连结构的步骤中，所述互连结构还贯穿所述顶部阻挡层。
12.如权利要求11所述的半导体结构的制造方法，其特征在于，所述顶部阻挡层的材料为AlN或TiN。
13.如权利要求11所述的半导体结构的制造方法，其特征在于，所述底部阻挡层的厚度为至所述刻蚀停止层的厚度为至所述顶部阻挡层的厚度为至
14.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述硬掩膜层的工艺为湿法刻蚀工艺。
15.如权利要求14所述的半导体结构的制造方法，其特征在于，所述湿法刻蚀工艺所采用的刻蚀溶液为羟基多巴胺有机溶剂，刻蚀时间为20秒至100秒。
16.一种半导体结构，其特征在于，包括：
基底，所述基底中具有底层互连结构；
底部阻挡层，位于所述基底和底层互连结构上；
刻蚀停止层，位于所述底部阻挡层上；
介电层，位于所述刻蚀停止层上；
导电材料，贯穿所述介电层、刻蚀停止层和底部阻挡层，且与所述底层互连结构电连接；
其中，所述导电材料、介电层、刻蚀停止层和底部阻挡层用于构成互连结构。
17.如权利要求16所述的半导体结构，其特征在于，所述底部阻挡层的材料为AlN或TiN。
18.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述刻蚀停止层和所述介电层之间的顶部阻挡层；
所述导电材料还贯穿所述顶部阻挡层；
所述互连结构还包括所述顶部阻挡层。
19.如权利要求18所述的半导体结构，其特征在于，所述顶部阻挡层的材料为AlN或TiN。
20.如权利要求18所述的半导体结构，其特征在于，所述底部阻挡层的厚度为至所述刻蚀停止层的厚度为至所述顶部阻挡层的厚度为至
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