CN104752318B - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

Info

Publication number
CN104752318B
CN104752318B CN201310739057.9A CN201310739057A CN104752318B CN 104752318 B CN104752318 B CN 104752318B CN 201310739057 A CN201310739057 A CN 201310739057A CN 104752318 B CN104752318 B CN 104752318B
Authority
CN
China
Prior art keywords
layer
semiconductor devices
forming method
groove
polymeric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310739057.9A
Other languages
English (en)
Other versions
CN104752318A (zh
Inventor
王新鹏
卜伟海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310739057.9A priority Critical patent/CN104752318B/zh
Priority to US14/530,856 priority patent/US9136164B2/en
Publication of CN104752318A publication Critical patent/CN104752318A/zh
Application granted granted Critical
Publication of CN104752318B publication Critical patent/CN104752318B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件的形成方法，包括：提供基底，所述基底内具有多个第一金属层，且所述第一金属层顶部与基底表面齐平；在所述基底表面形成层间介质层；刻蚀所述层间介质层，在所述层间介质层内形成多个通孔；形成填充满所述通孔的聚合物层，所述聚合物层还覆盖剩余的层间介质层表面；对所述聚合物层进行曝光显影工艺，在聚合物层内形成凹槽，所述凹槽包括沟槽和位于沟槽底部的通孔；形成填充满所述凹槽的第二金属层，且所述第二金属层与第一金属层相连接；去除所述聚合物层，形成空气间隙。本发明可以形成具有较大特征尺寸的空气间隙，降低半导体器件的有效k值，改善RC延迟效应，提高半导体器件的运行速度。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造领域技术，特别涉及半导体器件的形成方法。
背景技术
随着半导体制作技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸（CD：Critical Dimension）越小。
当半导体器件的特征尺寸越来越小时，相邻的互连结构之间的距离变得越来越小，使得相邻的互连结构之间产生的电容越来越大，该电容也称为寄生电容，影响半导体器件的RC延迟效应，所述寄生电容不仅影响芯片的运行速度，也对芯片上的半导体器件的可靠性有严重影响。
为了减小上述寄生电容的问题，现有技术长采用低介电常数材料取代氧化硅等较高介电材料作为层间介质层及金属间介电层，以降低相邻的互连结构之间的电容。
然而，现有技术形成的半导体器件中的寄生电容问题仍然较为严重，RC延迟效应导致半导体器件的运行速度慢且可靠性差。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，增加半导体器件空气间隙的特征尺寸，降低半导体器件的有效k值，改善RC延迟效应，提高半导体器件的运行速度。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底内具有第一金属层，且所述第一金属层顶部与基底表面齐平；在所述基底表面形成层间介质层；刻蚀所述层间介质层，在所述层间介质层内形成通孔；形成填充满所述通孔的聚合物层，所述聚合物层还覆盖剩余的层间介质层表面，且所述聚合物层的材料具有光刻胶特性，聚合物层的材料在曝光区和非曝光区的溶解特性不同；对所述聚合物层进行曝光显影工艺，在聚合物层内形成凹槽，所述凹槽包括沟槽和位于沟槽底部的通孔；形成填充满所述凹槽的第二金属层，且所述第二金属层与第一金属层相连接；采用湿法刻蚀工艺刻蚀去除相邻第二金属层之间的聚合物层，形成空气间隙。
可选的，所述聚合物层的材料还具有在退火处理后转化为无机氧化物材料的特性。
可选的，所述聚合物层的材料为氢倍半硅氧烷。
可选的，采用旋涂工艺形成所述聚合物层。
可选的，所述凹槽的形成步骤包括：对所述聚合物层进行曝光处理，定义出曝光区和非曝光区，在曝光区的聚合物层发生交联反应；对曝光处理后的聚合物层进行显影处理，使曝光区发生交联反应后的聚合物层保留，非曝光区的聚合物层溶解，在聚合物层内形成凹槽，所述凹槽包括沟槽和位于沟槽底部的通孔。
可选的，所述曝光处理为电子束曝光或极紫外曝光。
可选的，在形成凹槽之后、形成第二金属层之前，还包括步骤：对所述聚合物层进行退火处理，将聚合物层转化为氧化物层。
可选的，采用湿法刻蚀工艺刻蚀去除相邻第二金属层之间的氧化物层，形成空气间隙。
可选的，所述氧化物层的材料为氧化硅。
可选的，所述退火处理为快速热退火。
可选的，所述快速热退火的工艺参数为：退火温度为450度至800度，退火时长为0.01毫秒至10毫秒。
可选的，所述湿法刻蚀工艺对氧化物层的刻蚀速率大于对层间介质层的刻蚀速率。
可选的，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。
可选的，所述层间介质层的材料为低k介质材料或超低k介质材料。
可选的，在所述基底和层间介质层之间形成刻蚀停止层。
可选的，所述刻蚀停止层的材料为SiC、SiN、SiOC、SiCN或SiOCN。
可选的，所述第二金属层为单层结构或多层结构。
可选的，所述第二金属层为单层结构时，所述金属层包括填充满沟槽和通孔的金属体层；所述第二金属层为多层结构时，所述第二金属层包括位于沟槽和通孔的底部和侧壁的金属阻挡层、位于金属阻挡层表面且填充满沟槽和通孔的金属体层。
可选的，所述金属阻挡层的材料为Ti、Ta、W、TiN、TaN、TiSiN、TaSiN、WN或WC中的一种或几种；所述金属体层的材料为W、Cu、Al、Ag、Pt或它们的合金。
与现有技术相比，本发明的技术方案具有以下优点：
在层间介质层内形成通孔后，形成填充满通孔且位于剩余的层间介质层表面的聚合物层，在所述聚合物层内形成凹槽，所述凹槽包括沟槽和位于沟槽底部的通孔，剩余的聚合物位于相邻的沟槽之间且位于层间介质层表面；形成填充满所述凹槽的第二金属层之后，采用湿法刻蚀工艺去除位于相邻第二金属层之间的聚合物层，相邻第二金属层之间的聚合物层均能被去除；因此，形成的空气间隙的宽度即为相邻第二金属层之间的距离，空气间隙具有较大的特征尺寸，从而降低了半导体器件的有效k值，减小寄生电容，改善RC延迟效应，提高半导体器件的运行速度。
同时，所述聚合物层具有光刻胶特性，在形成沟槽时，仅需对聚合物层进行光刻工艺即可形成沟槽，避免了光刻后的刻蚀工艺形成沟槽容易造成位置偏差的问题，本发明提高了形成沟槽位置的精确度。
进一步，在形成第二金属层之前，还包括步骤：对剩余的聚合物层进行退火处理，将聚合物层转化为氧化物层；湿法刻蚀工艺对层间介质层和氧化物层间的刻蚀选择比大于层间介质层和聚合物层间的刻蚀选择比，进一步减少刻蚀工艺对层间介质层的损伤，提高半导体器件的电学性能和可靠性；并且，聚合物层的材料为聚合物材料，氧化物层的材料为无机的氧化硅，湿法刻蚀工艺刻蚀去除氧化硅的工艺更简单，使得湿法刻蚀工艺的时间较短，从而减小刻蚀工艺对半导体器件周边区域造成的损伤，进一步提高半导体器件的可靠性和电学性能。
同时，对聚合物层进行退火处理后形成氧化物层，所述氧化物层的硬度高于聚合物层的硬度，避免后续在进行CMP工艺时由于第二金属层底部的材料质地较软而发生图形坍塌的问题，提高半导体器件的可靠性。
附图说明
图1为本发明一实施例提供的半导体器件的剖面结构示意图；
图2至图10为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件中的RC延迟效应仍然严重，影响半导体器件的运行速度，使得半导体器件的可靠性较差。
针对半导体器件的形成方法进行研究发现，寄生电容与介电常数k成正比，降低半导体器件中层间介质层和金属间介电层的k值，可以减小器件中的寄生电容；理想情况下，层间介质层和金属间介质层的介电常数可以降低至1.0，此为真空的介电常数，而空气的介电常数为1.001，几乎接近真空的介电常数，因此，在半导体器件的互连结构之间形成空气间隙（air gap），能够有效的降低半导体器件内的寄生电容，改善RC延迟效应，提高半导体器件运行速度和可靠性。
针对半导体器件的形成方法进行进一步研究，具有空气间隙的半导体器件的形成方法包括依稀步骤，请参考图1：提供半导体衬底100，所述半导体衬底包括第一区域I’和第二区域II’所述第二区域II’，半导体衬底100内形成有第一金属层101；在所述半导体衬底100表面依次形成刻蚀阻挡层102和层间介质层103；刻蚀第二区域II’的层间介质层103，在所述第二区域II’，层间介质层103内形成开口；形成填充满所述开口的第二金属层109；形成覆盖层间介质层103和第二金属层109的图形化的光刻胶层，所述图形化的光刻胶层具有对应于后续形成空气间隙的开口；以所述图形化的光刻胶层为掩膜，刻蚀相邻第二金属层109之间的层间介质层103，形成空气间隙110。
然而，上述方法形成的半导体器件的空气间隙110的特征尺寸较小，空气间隙110占半导体器件的区域较小，使得空气间隙110减小半导体器件的有效k值的作用有限，半导体器件的RC延迟效应仍然严重，器件的运行速度仍有待提高。导致空气间隙110的特征尺寸较小的原因在于：
空气间隙110是经过以图形化的光刻胶层为掩膜进行刻蚀工艺后形成的，而图形化光刻胶层从而在光刻胶层内形成开口的光刻工艺具有对准误差（overlay error），为了避免所述对准误差造成刻蚀工艺对第二金属层109造成刻蚀，在形成图形化的光刻胶层时，图形化的光刻胶层内的开口的两端应该与第二金属层109侧壁具有一定的距离，为光刻和刻蚀工艺提供一定的工艺窗口，从而防止对准误差而造成的对第二金属层109的刻蚀；因此，在形成空气间隙110后，相邻第二金属层109的侧壁处仍具有一定宽度的层间介质层103，从而使的形成的空气间隙110的宽度较小，也就是说空气间隙110的特征尺寸较小。
由上述分析可知，避免刻蚀去除相邻第二金属层109之间的层间介质层103的工艺时的对准误差，能够去除相邻第二金属层109之间层间介质层，从而使得形成的空气间隙的特征尺寸与相邻第二金属层之间的距离相同，进而提高空气间隙的特征尺寸，有效的降低半导体器件的k值，改善RC延迟效应，提高半导体器件的运行速度。
为此，本发明提供一种半导体器件的形成方法，在基底表面层间介质层并形成通孔后，形成填充满通孔且覆盖层间介质层的聚合物层，在聚合物层内形成沟槽；对剩余的聚合物层进行退火处理，使聚合物层转化为氧化物层；形成填充满通孔和沟槽的第二金属层；去除相邻第二金属层之间的氧化物层，形成空气间隙。本发明形成具有较大特征尺寸的空气间隙，降低半导体器件的有效k值，改善RC延迟效应，从提高半导体器件的运行速度，并且形成工艺简单。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
请参考图2，提供基底200，所述基底200包括第一区域I和第二区域II，在所述第二区域II的基底200内形成有第一金属层201，且所述第一金属层201顶部与基底200表面齐平。
所述基底200为后续形成半导体器件提供工艺平台。所述基底200的材料为单晶硅、多晶硅、非晶硅中的一种，所述基底200的材料也可以为硅锗化合物或绝缘体上硅（SOI，Silicon On Insulator）。所述基底200中还可以形成有半导体器件，如MOS晶体管。
本实施例中，所述基底200为硅衬底。
所述第一区域I和第二区域II的位置可以互换，且第一区域I和第二区域II可以相邻或相隔，所述第一区域I和第二区域II用于定义后续在半导体器件中形成空气间隙的区域和未形成空气间隙的区域。本实施例以所述第一区域I和第二区域II相邻，且第一区域I未形成空气间隙，在第二区域II形成空气间隙做示范性说明，在本发明其他实施例中，基底也可以只包括形成空气间隙的区域。
所述第一金属层201用于与待形成的互连结构相连接，也可用于后续形成的互连结构与外部或其他金属层的电连接。所述多个为大于或等于1个，本实施例中，为了更好的说明半导体器件形成方法的优势，以在第二区域II基底内形成有3个第一金属层201做示范性说明。在本发明其他实施例中，第二区域基底内可以形成1个、2个、4个或8个第一金属层。
所述第一金属层201的材料为Cu、Al或W等导电材料。本实施例中，所述第一金属层201的材料为Cu。
请继续参考图2，在所述基底200表面形成层间介质层203；在所述层间介质层203表面形成保护层204。
所述层间介质层203的材料为二氧化硅、低k介质材料（低k介质材料指相对介电常数低于3.9的介质材料）或超低k介质材料（超低k介质材料指相对介电常数低于2.5的介质材料）。采用低k介质材料或超低k介质材料作为层间介质层203的材料时，在一定程度上可减小半导体器件的介电常数，改善RC延迟效应，提高半导体器件的运行速度。
所述低k介质材料为SiCOH、FSG（掺氟的二氧化硅）、BSG（掺硼的二氧化硅）、PSG（掺磷的二氧化硅）或BPSG（掺硼磷的二氧化硅）。
本实施例中，所述层间介质层203的材料为超低k介质材料，所述超低k介质材料为SiOH。
需要说明的是，为了防止后续在去除氧化物层时对层间介质层203造成损伤，本实施例中，层间介质层203的材料较佳的满足刻蚀速率与后续聚合物层转化的氧化物层的刻蚀速率不同，防止后续刻蚀氧化物层对层间介质层203造成损伤。
本实施例中，在基底200和层间介质层203之间形成刻蚀停止层202。
所述刻蚀停止层202的作用为保护第一金属层201不被后续形成工艺破坏，所述刻蚀停止层202还具有阻挡第一金属层201中金属离子扩散至不期望区域的作用，如阻挡金属离子扩散至层间介质层203中。
所述刻蚀停止层202的材料为SiC、SiN、SiOC、SiCN或SiOCN，采用化学气相沉积、物理气相沉积或原子层沉积形成所述刻蚀停止层202。
本实施例中，采用化学气相沉积工艺形成刻蚀停止层202，所述刻蚀停止层202的材料为SiCN，所述刻蚀停止层202的厚度为50埃至150埃。在本发明其他实施例中，也可以不形成刻蚀停止层202，直接在基底200表面形成层间介质层203。
在所述层间介质层203表面形成保护层204。所述保护层204作为层间介质层203和后续形成的掩膜层之间的过渡层，起到保护层间介质层203的作用。
所述保护层204的作用为：保护第一区域I的层间介质层203，避免后续工艺对第一区域I的层间介质层203造成损伤。
本实施例中，所述保护层204的材料为硅，厚度为50埃至200埃。
在本发明其他实施例中，保护层的材料也可以为正硅酸乙酯（TEOS：Si(OC2H5)4），或者在层间介质层表面不形成保护层。
请参考图3，刻蚀去除第二区域II的保护层204、以及部分厚度的层间介质层203。
作为一个实施例，在第一区域I的保护层204表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除第二区域II的保护层204和部分厚度的层间介质层203。
本实施例中，采用干法刻蚀工艺，刻蚀去除第二区域II的保护层204、以及部分厚度的层间介质层203。
在去除第二区域II部分厚度的层间介质层203后，第二区域II剩余的层间介质层203厚度为后续形成的通孔（via）的高度，也就是说，第二区域II层间介质层203被刻蚀去除的厚度为后续形成的沟槽（trench）的高度，可以根据实际工艺需要确定第二区域II层间介质层203被刻蚀去除的厚度。
请参考图4，刻蚀第二区域II剩余的层间介质层203，在所述层间介质层203内形成通孔205，所述通孔205底部暴露出刻蚀停止层202表面。
作为一个实施例，所述通孔205的形成步骤包括：形成覆盖第一区域I和第二区域II的初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层，所述图形化的光刻胶层具有对应于后续形成通孔的图形；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层形成图形化的掩膜层，所述图形化的掩膜层中具有对应于后续形成通孔的开口；去除所述图形化的光刻胶层；以所述图形化的掩膜层为掩膜，沿所述开口刻蚀第二区域II剩余的层间介质层202形成多个通孔205，直至暴露出刻蚀停止层202表面。
本实施例中，在第二区域II基底200内形成有3个第一金属层201，刻蚀第二区域II剩余的层间介质层202形成的通孔205的数量为3个。
采用干法刻蚀工艺形成所述通孔205。作为一个实施例，所述干法刻蚀工艺为等离子体刻蚀。
需要说明的是，所述通孔205的位置和宽度有以下要求：后续在去除通孔205底部的刻蚀停止层202后，能够暴露出第一金属层201表面，从而实现与第一金属层201的电连接。
请参考图5，形成填充满所述通孔205（请参考图4）的聚合物层206，所述聚合物层206还覆盖第二区域II剩余的层间介质层203表面。
本实施例中，在第二区域II形成聚合物层206的同时，第一区域I的保护层204表面也形成了少量聚合物层206的材料。
所述聚合物层206的材料具有在曝光区和非曝光区的溶解特性不同、且在退火处理后转化为氧化物的特性。本实施例中，所述聚合物层206的材料为氢倍半硅氧烷（HSQ：Hydrogen SilsesQuioxane，化学式为H8Si8O12）。
采用HSQ作为聚合物层206材料的好处在于：
首先，HSQ具有光刻胶材料的特性，在电子束或极紫外曝光的条件下，曝光区的HSQ材料发生交联反应（cross-linked），在进行显影工艺之后，曝光区的HSQ材料保留，非曝光区的HSQ材料被溶解，即HSQ材料具有负光刻胶（Negative-tone PR）特性，因此，后续在聚合物层206中形成沟槽时，只需对聚合物层206进行光刻工艺即可在聚合物层206中得到所需要的图形，因此无需刻蚀工艺即可形成沟槽，简化工艺步骤，并且避免了刻蚀工艺偏差，提高形成的沟槽的位置精确度，从而提高后续形成空气间隙位置的精确度；其次，后续在经历退火处理后，HSQ材料转化为易去除的氧化硅材料，使得形成空气间隙的工艺简单。
本实施例中，采用旋涂工艺形成所述聚合物层206。
请参考图6，对所述聚合物层206进行曝光显影工艺，在第二区域II的聚合物层206内形成凹槽，所述凹槽包括沟槽207和位于沟槽207底部的通孔205。
所述凹槽的形成步骤包括：对第二区域II的聚合物层206进行曝光处理，定义出曝光区和非曝光区，在曝光区的聚合物层206发生交联反应；对曝光处理后的聚合物层206进行显影处理，使曝光区发生交联反应后的聚合物层206保留，非曝光区发生的聚合物层206溶解，在聚合物层206内形成凹槽，所述凹槽包括沟槽207和位于沟槽207底部的通孔205。
所述曝光处理为电子束（E-Beam）曝光或极紫外曝光（EUV Radiation）。
本实施例中，沟槽207的形成是经过光刻工艺即形成的，避免了刻蚀工艺，从而提高了形成的沟槽207的精确度，而后续形成的空气间隙是紧埃沟槽207的，因此后续形成的空气间隙的位置精确度高。
并且，后续形成的空气间隙是通过去除第二区域II剩余的聚合物层206形成的，也就是说，第二区域II剩余的聚合物层206的宽度即为空气间隙的宽度，而第二区域II剩余的聚合物层206的宽度可以通过调整非曝光区的宽度而进行调整，因此，通过曝光处理，也可以控制后续形成的空气间隙的特征尺寸，例如，通过增加非曝光区的宽度，获得具有较大特征尺寸的空气间隙。
现有技术中，沟槽的形成步骤通常为：通过光刻工艺将图形转移到掩膜层中，以具有图形的掩膜层为掩膜进行刻蚀工艺，从而形成沟槽。因此现有技术经历了光刻工艺后还进行了刻蚀工艺，而刻蚀工艺中存在刻蚀偏差，容易造成形成沟槽的位置精确度低的问题，进而导致形成空气间隙的位置精确度差。
请参考图7，对剩余的聚合物层206（请参考图6）进行退火处理，使聚合物层206转化为氧化物层208。
考虑到聚合物层206的材料质地较软，后续在形成第二金属层后会进行化学机械抛光处理，若第二金属层位于质地较软的聚合物层206表面，在后续进行CMP工艺时所述CMP工艺可能会导致聚合物层206发生形变，影响半导体器件的可靠性和电学性能。
为避免上述问题，本实施例中在形成通孔205和沟槽207后，对剩余的聚合物层206进行退火处理，将聚合物层206转化为氧化物层208，所述氧化物层208的稳定性比聚合物层206高，且氧化物层208的质地较硬，防止后续在进行CMP工艺时造成半导体器件发生形变，从而提高半导体器件的可靠性。
对剩余的聚合物层206进行退火处理，聚合物层206的材料的化学键发生断裂和重组，使聚合物层206转化为氧化物层208，所述氧化物层208的材料为氧化硅。
本实施例中，将聚合物层206转化为氧化物层208的好处还在于：聚合物层206的材料为HSQ，HSQ为聚合物材料，去除聚合物材料的工艺较复杂且容易留下残留物；而氧化物层208的材料为氧化硅，氧化硅为无机非聚合物材料，后续去除氧化物层208的工艺较为简单，且氧化硅和层间介质层203的材料的刻蚀选择比更高，因此后续刻蚀去除氧化物层208的刻蚀时间较短，防止刻蚀工艺过长而对层间介质层203和后续形成的第二金属层造成损伤，提高形成的半导体器件的电学性能。
所述退火处理为快速热退火（RTA：Rapid Thermal Annealing）。本实施例中，所述快速热退火的工艺参数为：退火温度为450度至800度，退火时长为0.01毫秒至10毫秒。
需要说明的是，在本发明其他实施例中，在形成凹槽之后，也可以不进行退火处理。
请参考图8，刻蚀去除位于凹槽底部的刻蚀停止层202，暴露出第一金属层201表面。
刻蚀去除位于凹槽底部的刻蚀停止层202，暴露出第一金属层201表面，使后续形成的第二金属层与第一金属层之间实现电连接。
作为一个实施例，采用干法刻蚀工艺去除位于凹槽底部的刻蚀停止层202。
请参考图9，形成填充满所述凹槽的第二金属层209，且所述第二金属层209与第一金属层201相连接。
所述第二金属层209的形成步骤包括：形成填充满所述凹槽且覆盖第一区域I的氧化物层208的金属膜；采用化学机械抛光工艺去除高于第一区域I保护层204的金属膜、位于第一区域I保护层204表面的氧化物层208的金属膜、高于第二区域II氧化物层208的金属膜，形成填充满凹槽的第二金属层209。
由于氧化物层208的硬度较大，在进行CMP工艺时，氧化物层208能保持原有的图形不变。
所述第二金属层209可以为单层结构或多层结构。
所述第二金属层209为单层结构时，所述第二金属层209包括填充满沟槽和通孔的金属体层；所述第二金属层209为多层结构时，所述第二金属层209包括位于沟槽和通孔的底部和侧壁的金属阻挡层、位于金属阻挡层表面且填充满沟槽和通孔的金属体层。
本发明实施例以所述第二金属层209为多层结构作示范性说明。
所述金属阻挡层可以防止金属体层中的金属离子向层间介质层203中扩散造成污染，提高互连结构的性能；且金属阻挡层可以为金属体层的形成提供良好的界面态，使得形成的金属体层与金属阻挡层具有较高的粘附性。
所述金属阻挡层的材料为Ti、Ta、W、TiN、TaN、TiSiN、TaSiN、WN或WC中的一种或几种；所述金属阻挡层可以为单层结构，也可以为多层结构。所述金属体层的材料为为W、Cu、Al、Ag、Pt或它们的合金，所述金属体层可以为单层结构，也可以为多层结构。
所述金属阻挡层的形成工艺可以为化学气相沉积、物理气相沉积或原子层沉积等工艺。
本实施例中，所述金属阻挡层的材料为Ta，所述金属阻挡层的厚度为10埃至500埃。采用物理气相沉积工艺形成所述金属阻挡层；所述金属体层的材料为Cu，采用电镀法形成所述金属体层。
请参考图10，采用湿法刻蚀工艺刻蚀去除位于相邻第二金属层209之间的氧化物层208（请参考图9），形成空气间隙210。
所述湿法刻蚀工艺对氧化物层208的刻蚀速率大于对层间介质层203的刻蚀速率。作为一个实施例，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，其中，氢氟酸和去离子水的体积比为1:700至1:300。
本实施例中，层间介质层103的材料为低k介质材料或超低k介质材料，氧化物层208的材料为氧化硅，因此，湿法刻蚀工艺对层间介质层103和氧化物层208的材料具有高刻蚀选择比，采用湿法刻蚀工艺刻蚀去除氧化物层208时，所述湿法刻蚀工艺对层间介质层203无影响；并且，第二金属层209的材料为导电金属，湿法刻蚀工艺对导电金属和氧化物层208的材料也具有高刻蚀选择比，所述湿法刻蚀工艺对第二金属层209无影响。
因此，本实施例中，采用湿法刻蚀工艺刻蚀去除位于相邻第二金属层209之间的氧化物层208时，可以将相邻第二金属层209之间的氧化物层208完全去除，形成空气间隙210，所述空气间隙210的宽度即为相邻沟槽207（请参考图8）间的距离，与现有技术相比，所述空气间隙210的特征尺寸明显增加了，空气间隙210占半导体器件的体积比重增加，从而使得半导体器件的有效k值降低，减小寄生电容，进而改善RC延迟效应，提高半导体器件的运行速度，优化半导体器件的电学性能。
而现有技术中，空气间隙的形成步骤为：形成覆盖层间介质层和第二金属层的图形化的光刻胶层，所述图形化的光刻胶层内具有开口，理论上，所述开口的大小应对应于第二金属层之间的距离，但是由于光刻工艺具有对准误差，因此所述开口应该离相邻第二金属层具有一定的距离，提供工艺窗口以避免对准误差造成对第二金属层的误刻蚀；采用干法刻蚀工艺，沿所述开口刻蚀层间介质层形成空气间隙。现有技术形成的空气间隙的宽度明显小于相邻沟槽间的距离，形成的空气间隙的特征尺寸小。
需要说明的是，在本发明其他实施例中，在形成凹槽之后形成第二金属层之前，未对聚合物层进行退火处理，则在形成第二金属层之后，采用湿法刻蚀工艺刻蚀去除位于相邻第二金属层之间的聚合物，形成空气间隙，所述空气间隙的宽度仍然为相邻第二金属层之间的宽度，同样的，空气间隙具有较大的特征尺寸。
综上，本发明提供的技术方案具有以下优点：
首先，本发明的技术方案中，在刻蚀层间介质层形成通孔之后，形成填充满通孔且覆盖剩余层间介质层的聚合物层，所述聚合物层具有光刻胶特性；对所述聚合物层进行曝光显影处理，从而在聚合物层内形成沟槽，仅进行光刻工艺即可形成沟槽，简化了工艺步骤；形成填充满沟槽和通孔的第二金属层；采用湿法刻蚀工艺去除位于相邻第二金属层之间的聚合物层形成空气间隙；本发明形成空气间隙的工艺为湿法刻蚀工艺，避免了对准误差的问题，使得相邻第二金属层之间的聚合物层能够完全被刻蚀去除且不影响半导体器件的其他电学性能，从而形成具有较大特征尺寸的空气间隙，降低半导体器件的有效k值，减小寄生电容，改善RC延迟效应，提高半导体器件的电学性能。
其次，在形成通孔和沟槽之后，对剩余的聚合物层进行退火处理，将聚合物层的材料由质地较软的有机材料转化为质地硬的无机材料，从而防止后续在进行CMP工艺时发生图形坍塌的问题，提高半导体器件的可靠性。并且，将聚合物层转化为氧化物层，后续去除氧化物层的工艺更简单，减小了刻蚀工艺的刻蚀时间，避免刻蚀工艺对层间介质层或周边结构造成损伤，进一步提高半导体器件的可靠性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底内具有第一金属层，且所述第一金属层顶部与基底表面齐平；
在所述基底表面形成层间介质层；
刻蚀所述层间介质层，在所述层间介质层内形成通孔；
形成填充满所述通孔的聚合物层，所述聚合物层还覆盖剩余的层间介质层表面，且所述聚合物层的材料具有光刻胶特性，聚合物层的材料在曝光区和非曝光区的溶解特性不同；
对所述聚合物层进行曝光显影工艺，在聚合物层内形成凹槽，所述凹槽包括沟槽和位于沟槽底部的通孔；
形成填充满所述凹槽的第二金属层，且所述第二金属层与第一金属层相连接；
其中，在形成凹槽之后、形成第二金属层之前，还包括步骤：对所述聚合物层进行退火处理，将聚合物层转化为氧化物层；
采用湿法刻蚀工艺刻蚀去除相邻第二金属层之间的氧化物层，形成空气间隙。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述聚合物层的材料还具有在退火处理后转化为无机氧化物材料的特性。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述聚合物层的材料为氢倍半硅氧烷。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用旋涂工艺形成所述聚合物层。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述凹槽的形成步骤包括：对所述聚合物层进行曝光处理，定义出曝光区和非曝光区，在曝光区的聚合物层发生交联反应；对曝光处理后的聚合物层进行显影处理，使曝光区发生交联反应后的聚合物层保留，非曝光区的聚合物层溶解，在聚合物层内形成凹槽，所述凹槽包括沟槽和位于沟槽底部的通孔。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述曝光处理为电子束曝光或极紫外曝光。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述氧化物层的材料为氧化硅。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述退火处理为快速热退火。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述快速热退火的工艺参数为：退火温度为450℃至800℃，退火时长为0.01毫秒至10毫秒。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述湿法刻蚀工艺对氧化物层的刻蚀速率大于对层间介质层的刻蚀速率。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述层间介质层的材料为低k介质材料或超低k介质材料。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述基底和层间介质层之间形成刻蚀停止层。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述刻蚀停止层的材料为SiC、SiN、SiOC、SiCN或SiOCN。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二金属层为单层结构或多层结构。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述第二金属层为单层结构时，所述第二金属层包括填充满沟槽和通孔的金属体层；所述第二金属层为多层结构时，所述第二金属层包括位于沟槽和通孔的底部和侧壁的金属阻挡层、位于金属阻挡层表面且填充满沟槽和通孔的金属体层。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，所述金属阻挡层的材料为Ti、Ta、W、TiN、TaN、TiSiN、TaSiN、WN或WC中的一种或几种；所述金属体层的材料为W、Cu、Al、Ag、Pt或它们的合金。
CN201310739057.9A 2013-12-27 2013-12-27 半导体器件的形成方法 Active CN104752318B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310739057.9A CN104752318B (zh) 2013-12-27 2013-12-27 半导体器件的形成方法
US14/530,856 US9136164B2 (en) 2013-12-27 2014-11-03 Semiconductor device and fabrication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310739057.9A CN104752318B (zh) 2013-12-27 2013-12-27 半导体器件的形成方法

Publications (2)

Publication Number Publication Date
CN104752318A CN104752318A (zh) 2015-07-01
CN104752318B true CN104752318B (zh) 2019-01-22

Family

ID=53482658

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310739057.9A Active CN104752318B (zh) 2013-12-27 2013-12-27 半导体器件的形成方法

Country Status (2)

Country Link
US (1) US9136164B2 (zh)
CN (1) CN104752318B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305881B (zh) * 2016-04-25 2020-02-07 联华电子股份有限公司 半导体结构及其制造方法
CN112701080A (zh) * 2019-10-22 2021-04-23 珠海格力电器股份有限公司 通孔形成方法
CN113313649B (zh) * 2021-06-01 2022-09-16 上海联影医疗科技股份有限公司 图像重建方法及装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020039809A1 (en) * 1998-09-03 2002-04-04 Bradley J. Howard Process for using photo-definable layers in the manufacture of semiconductor devices and resulting structures of same
US6291272B1 (en) * 1999-12-23 2001-09-18 International Business Machines Corporation Structure and process for making substrate packages for high frequency application
CN1297398C (zh) * 2001-07-06 2007-01-31 钟渊化学工业株式会社 层压体及其制造方法
US7344972B2 (en) * 2004-04-21 2008-03-18 Intel Corporation Photosensitive dielectric layer
KR20070086706A (ko) * 2004-12-28 2007-08-27 니뽄 도쿠슈 도교 가부시키가이샤 배선 기판 및 배선 기판의 제조 방법
US7902661B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
US8659115B2 (en) * 2009-06-17 2014-02-25 International Business Machines Corporation Airgap-containing interconnect structure with improved patternable low-K material and method of fabricating
CN103367234B (zh) * 2012-03-29 2015-01-21 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN102683274B (zh) * 2012-06-05 2017-04-19 上海集成电路研发中心有限公司 应用于铜互连的空气间隔工艺

Also Published As

Publication number Publication date
US9136164B2 (en) 2015-09-15
US20150187633A1 (en) 2015-07-02
CN104752318A (zh) 2015-07-01

Similar Documents

Publication Publication Date Title
US6849923B2 (en) Semiconductor device and manufacturing method of the same
US6372665B1 (en) Method for forming a semiconductor device
TWI610343B (zh) 具有楔形鑲嵌孔洞之半導體結構及其製造方法
US9613880B2 (en) Semiconductor structure and fabrication method thereof
CN104347488B (zh) 互连结构的形成方法
US7955968B2 (en) Pseudo hybrid structure for low K interconnect integration
US10347578B2 (en) Semiconductor structure and fabrication method thereof
US20060017162A1 (en) Semiconductor device and manufacturing method of the same
US10090155B2 (en) Semiconductor device having interconnect structure
CN104752338B (zh) 用于半导体器件的互连结构
CN106206283B (zh) 沟槽刻蚀方法及第一金属层制造方法
CN108074861A (zh) 半导体结构及其制造方法
KR20230163973A (ko) 반도체 장치 및 그 제조 방법
CN104752318B (zh) 半导体器件的形成方法
US20070249164A1 (en) Method of fabricating an interconnect structure
CN105789111A (zh) 半导体结构的形成方法
US11158536B2 (en) Patterning line cuts before line patterning using sacrificial fill material
CN104752327A (zh) 互连结构的形成方法
US7326632B2 (en) Method for fabricating metal wirings of semiconductor device
US8836139B2 (en) CD control
KR20070028873A (ko) 반도체 소자의 듀얼 다마신 배선 형성 방법
JP2000349153A (ja) 半導体装置及び半導体装置の製造方法
JP2004031734A (ja) 半導体装置およびその製造方法
KR20090025432A (ko) 반도체 소자의 금속 배선 형성방법
JP2007116011A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant