KR20090025432A - 반도체 소자의 금속 배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 반도체 기판상에 식각 정지막 및 절연막을 형성하는 단계와, 상기 절연막 및 식각 정지막을 식각하여 상기 반도체 기판을 노출시키는 콘택 홀을 형성하는 단계와, 상기 콘택 홀 내에 도전막으로 콘택 플러그를 형성하면서 상기 절연막 상에 도전막 패턴을 형성하는 단계와, 상기 도전막 패턴을 식각 마스크로 상기 절연막 및 식각 정지막을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 금속 배선을 형성하는 단계를 포함한다.
금속 배선, 다마신, 폴리실리콘막, 하드 마스크막, 저항
Description
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히, 금속 배선의 저항을 감소시키고, 크로스토크(crosstalk)의 결함을 방지하여 소자의 신뢰성 향상, 동작 속도 향상 및 수율을 향상시키기 위한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
일반적인 다마신(damascene) 구조를 이용하여 금속 배선을 형성하는 방법에 관한 것으로, 100nm이하의 미세한 트렌치를 형성하기 위한 노광 공정에서는 금속 배선에서 발생하는 크로스토크(crosstalk)를 개선하기 위해 바(bar) 형태 산화막의 임계치수(Critical Dimension; CD) 확보가 중요하다.
그러나, 이로 인해, 금속이 채워지는 트렌치의 임계 치수(CD)가 작아져 식각 베리어 역할을 하는 포토레지스트막의 결정이 어려워지고 있다. 즉, 높은 단차를 갖는 미세한 트렌치를 식각하기 위해서는 단차 비가 3 : 1 내지 5 : 1인 포토레지 스트막을 사용하게 되는데, 이로 인해 식각 공정시 포토레지스트막이 붕괴(collapse) 되거나 DOF(Depth Of Focus) 마진 문제가 발생한다.
또한, 싱글 다마신 방식이나 에치백(etchback) 공정을 사용하여 텅스텐막을 식각할 경우 미세한 콘택 상부의 금속과 접촉 면적이 협소하여 전기적 저항이 상대적으로 커지는 문제가 발생한다.
본 발명은 트렌치 형성 공정시 콘택 홀을 채우는 폴리실리콘막을 마스크로 사용하여 원기둥 형태로 남아 있는 제1 도전막 주위의 절연막을 완전히 제거함으로써 제2 도전막을 이용한 트렌치 갭필(gap-fill) 공정시 접촉 면적이 넓어져 저항이 증가하거나 금속 배선이 단락되는 현상을 방지할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성방법은, 반도체 기판상에 식각 정지막 및 절연막을 형성한다. 절연막 및 식각 정지막을 식각하여 반도체 기판을 노출시키는 콘택 홀을 형성한다. 콘택 홀 내에 도전막으로 콘택 플러그를 형성하면서 절연막 상에 도전막 패턴을 형성한다. 도전막 패턴을 식각 마스크로 절연막 및 식각 정지막을 식각하여 트렌치를 형성한다. 트렌치 내에 금속 배선을 형성한다.
상기에서, 식각 정지막은 실리콘 질화막으로 SiN 또는 SiON을 이용하여 형성한다. 식각 정지막은 300Å 내지 1000Å의 두께로 형성한다. 식각 정지막은 퍼니스(furnace)에서 저온으로 형성하거나, 플라즈마 화학 기상 증착법(Chemical Vapor Deposition; CVD)으로 형성한다.
절연막은 실리콘 산화막으로 형성한다. 실리콘 산화막은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Flowing doped Silicate Glass), PE(High Density Plasma)-TEOS(Tetra Ethyl Ortho Silicate), PE(Plasma Enhanced)-SiH4, HDP(High Density Plasma) USG(Undoped Silicate Glass), HDP PSG 또는 APL(Acceptable Reliability Level) 산화막을 이용한다. 절연막은 2000Å 내지 4000Å의 두께로 형성한다.
반도체 기판 내에 메모리 셀들(cell), 소스 셀렉트 트랜지스터(Source Select Transistor; SST) 및 드레인 셀렉트 트랜지스터(Drain Select Transistor; DST)의 구조가 형성되며, 콘택 홀은 드레인 셀렉트 트랜지스터(DST) 사이에 형성된다. 콘택 홀을 형성한 후, 세정 공정 및 LET(light Etch Treatment) 공정을 실시하는 단계를 더 포함한다. 콘택 플러그 또는 제1 도전막 패턴은 폴리실리콘막으로 형성한다.
트렌치를 형성하는 공정에서 콘택 플러그의 상부가 트렌치 내에서 돌출된다. 금속 배선은 화학적 기상 증착법(CVD)을 이용하여 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄 실리콘막(TiSix) 또는 티타늄 질화막(TiN)으로 형성한다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 트렌치 형성 공정시 콘택 홀을 채우는 폴리실리콘막을 마스크로 사용하여 원기둥 형태로 남아 있는 제1 도전막 주위의 절연막을 완전히 제거함으로써 제2 도전막을 이용한 트렌치 갭필(gap-fill) 공정시 접촉 면적이 넓어져 저항이 증 가하거나 금속 배선이 단락되는 현상을 방지할 수 있다.
둘째, 동일한 층에서 발생되는 크로스토크(crosstalk)의 결함을 방지함으로써 소자의 신뢰성 향상, 동작 속도 향상 및 수율을 향상시킬 수 있다
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 셀 영역(C) 및 주변 회로 영역(P)이 정의되고, 메모리 셀들(cell), 소스 셀렉트 트랜지스터(Source Select Transistor; SST) 및 드레인 셀렉트 트랜지스터(Drain Select Transistor; DST) 등의 구조가 형성된 반도체 기판(100)이 제공된다. 반도체 기판(100) 상부에 제1 절연막(102)을 형성한 후 식각 공정으로 소스 셀렉트 트랜지스터(SST) 사이의 제1 절연막(102)을 식각하여 반도체 기판(100)을 노출시키는 소스 콘택 홀을 형성한다. 소스 콘택 홀 내에 제1 도전막을 채워 소스 콘택 플러그(104)를 형성한다.
그런 다음, 제1 절연막(102) 및 소스 콘택 플러그(104)를 포함한 반도체 기판(100) 상부에 제2 절연막(106), 식각 정지막(108) 및 제3 절연막(110)을 형성한다. 이때, 식각 정지막(108)은 실리콘 질화막으로 SiN 또는 SiON을 이용하여 300Å 내지 1000Å의 두께로 형성하되, 퍼니스(furnace)에서 저온으로 형성하거나, 플라 즈마 화학 기상 증착법(Chemical Vapor Deposition; CVD)으로 형성하고, 제3 절연막(110)은 실리콘 산화막으로 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Flowing doped Silicate Glass), PE(High Density Plasma)-TEOS(Tetra Ethyl Ortho Silicate), PE(Plasma Enhanced)-SiH4, HDP(High Density Plasma) USG(Undoped Silicate Glass), HDP PSG 또는 APL(Acceptable Reliability Level) 산화막을 이용하여 2000Å 내지 4000Å의 두께로 형성한다.
그런 다음, 식각 공정으로 드레인 셀렉트 트랜지스터(DST)들 사이에 형성된 제3 절연막(110), 식각 정지막(108), 제2 절연막(106) 및 제1 절연막(102)을 식각하여 반도체 기판(100)을 노출시키는 드레인 콘택 홀(112)을 형성한다.
도 1b를 참조하면, 반도체 기판(100)과의 접촉 저항을 개선하기 위해 세정 공정을 실시한 후 식각 공정 시 발생된 식각 손실층을 제거하기 위해 LET(light Etch Treatment) 공정을 실시한다.
그런 다음, 드레인 콘택 홀(112)을 포함한 제3 절연막(110) 표면에 제1 확산 방지막(114)을 형성한다. 이때, 제1 확산 방지막(114)은 물리적 기상 증착법(Physical Vapor Deposition; PVD) 또는 화학 기상 증착법(CVD)을 이용하여 티타늄(Ti) 및 티타늄 질화막(TiN)이 적층된 구조 또는 텅스텐 질화막(WN)으로 형성한다.
그런 다음, 드레인 콘택 홀(112)이 채워지도록 드레인 콘택 홀(112)을 포함 한 제1 확산 방지막(114) 상부에 제2 도전막(116)을 형성한다. 이때, 제2 도전막(116)은 폴리실리콘막으로 형성한다.
도 1c를 참조하면, 제2 도전막(116) 상부에 반사 방지막(미도시) 및 포토레지스트막(미도시)을 형성한 후 식각 공정으로 포토레지스트막과 반사 방지막을 식각하여 포토레지스트 패턴 및 반사 방지막 패턴을 형성한다.
그런 다음, 포토레지스트 패턴을 식각 마스크로 이용하여 제2 도전막(116) 및 제1 확산 방지막(114)을 식각하여 제3 절연막(110) 상부에 제2 도전막 패턴(116a)을 형성한다. 이로서, 드레인 콘택 홀(112) 내에는 제2 도전막(116)이 채워진 드레인 콘택 플러그가 형성된다. 잔류하는 반사 방지막 패턴과 포토레지스트 패턴을 제거한다. 제2 도전막 패턴(116a)은 후속 식각 공정에서 하드 마스크막으로 사용된다.
도 1d를 참조하면, 제2 도전막 패턴(116a)을 식각 마스크로 이용하여 제3 절연막(110) 및 식각 정지막(108)을 식각하여 트렌치(118)를 형성한다. 이때, 제2 도전막 패턴(116a) 및 트렌치(118) 형성 공정은 한 챔버(chamber)에서 인-시튜(in-situ)로 진행하거나, 멀티 챔버(multi chamber)로 연속 진행하기도 한다. 제2 도전막 패턴(116a)은 식각 공정으로 인하여 상부가 일부 손실되고, 드레인 콘택 홀(112) 내에 채워진 제2 도전막(116)은 식각 공정으로 인하여 트렌치(118) 내에서 원기둥 형태로 돌출된다. 여기서, 원기둥 형태로 돌출된 제2 도전막(116) 주위의 제3 절연막(110)은 완전히 제거됨으로 후속 공정인 트렌치(118)에 도전막 갭필(gap-fill) 공정시 접촉 면적이 넓어져 저항을 감소시킬 수 있다.
도 1e를 참조하면, 트렌치(118) 표면에 제2 확산 방지막(120)을 형성한다. 이때, 제2 확산 방지막(120)은 물리적 기상 증착법(PVD) 또는 화학 기상 증착법(CVD)을 이용한 티타늄(Ti), 티타늄 질화막(TiN) 또는 텅스텐 질화막(WN)으로 형성한다.
그런 다음, 트렌치(118)가 채워지도록 트렌치(118)를 포함한 제2 확산 방지막(120) 상부에 제3 도전막(122)을 형성한다. 이때, 제3 도전막(122)은 화학적 기상 증착법(CVD)을 이용하여 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄 실리콘막(TiSix) 또는 티타늄 질화막(TiN)으로 형성한다.
도 1f를 참조하면, 제3 절연막(110)이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 제3 도전막(122)이 분리된 금속 배선을 형성한다. 이때, 화학적 기계적 연마(CMP) 공정 시 연마제는 파티클 사이즈가 50nm 내지 150nm인 퓸드(fumed) 형태인 SiO2 또는 구(spherical)형태인 Al2O3을 사용하고, 연마제 용액의 pH는 2 내지 8로 한다. 제3 절연막(110) 및 제3 도전막(122) 상부에 제4 절연막(124)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 소스 콘택 플러그 106 : 제2 절연막
108 : 식각 정지막 110 : 제3 절연막
112 : 드레인 콘택 홀 114 : 제1 확산 방지막
116 : 제2 도전막 116a : 제2 도전막 패턴
118 : 트렌치 120 : 제2 확산 방지막
122 : 제3 도전막 124 : 제4 절연막
Claims (12)
- 반도체 기판상에 식각 정지막 및 절연막을 형성하는 단계;상기 절연막 및 식각 정지막을 식각하여 상기 반도체 기판을 노출시키는 콘택 홀을 형성하는 단계;상기 콘택 홀 내에 도전막으로 콘택 플러그를 형성하면서 상기 절연막 상에 도전막 패턴을 형성하는 단계;상기 도전막 패턴을 식각 마스크로 상기 절연막 및 식각 정지막을 식각하여 트렌치를 형성하는 단계; 및상기 트렌치 내에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서,상기 식각 정지막은 실리콘 질화막으로 SiN 또는 SiON을 이용하여 형성하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서,상기 식각 정지막은 300Å 내지 1000Å의 두께로 형성하는 반도체 소자의 금 속 배선 형성방법.
- 제1항에 있어서,상기 식각 정지막은 퍼니스(furnace)에서 저온으로 형성하거나, 플라즈마 화학 기상 증착법(Chemical Vapor Deposition; CVD)으로 형성하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서,상기 절연막은 실리콘 산화막으로 형성하는 반도체 소자의 금속 배선 형성방법.
- 제5항에 있어서,상기 실리콘 산화막은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Flowing doped Silicate Glass), PE(High Density Plasma)-TEOS(Tetra Ethyl Ortho Silicate), PE(Plasma Enhanced)-SiH4, HDP(High Density Plasma) USG(Undoped Silicate Glass), HDP PSG 또는 APL(Acceptable Reliability Level) 산화막을 이용하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서,상기 절연막은 2000Å 내지 4000Å의 두께로 형성하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서,상기 반도체 기판 내에 메모리 셀들(cell), 소스 셀렉트 트랜지스터(Source Select Transistor; SST) 및 드레인 셀렉트 트랜지스터(Drain Select Transistor; DST)의 구조가 형성되며, 상기 콘택 홀은 상기 드레인 셀렉트 트랜지스터(DST) 사이에 형성되는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서,상기 콘택 홀을 형성한 후,세정 공정 및 LET(light Etch Treatment) 공정을 실시하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서,상기 콘택 플러그 또는 제1 도전막 패턴은 폴리실리콘막으로 형성하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서,상기 트렌치를 형성하는 공정에서 상기 콘택 플러그의 상부가 상기 트렌치 내에서 돌출되는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서,상기 금속 배선은 화학적 기상 증착법(CVD)을 이용하여 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄 실리콘막(TiSix) 또는 티타늄 질화막(TiN)으로 형성하는 반도체 소자의 금속 배선 형성방법.
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