CN1979838A - 内连线结构及其制造方法 - Google Patents

Abstract

一种内连线结构，配置于包括一导电部的衬底上。此内连线结构包括介电层、复合插塞与导线。其中，介电层配置于衬底上，且覆盖住导电部。复合插塞配置于介电层中，且电性连接导电部，并且由下而上包括第一插塞与第二插塞，此第二插塞与第一插塞的材质不同或关键尺寸不同。导线配置于介电层上，且电性连接复合插塞。

Description

内连线结构及其制造方法

技术领域

本发明涉及一种集成电路结构及其制造方法，尤其涉及一种内连线结构及其制造方法。

背景技术

随着集成电路产业的蓬勃发展，为了能够在一块芯片上制作更多的元件，亦即提高元件的集成度，元件的线宽也必须愈益缩减。如此一来，会使得半导体后段工艺的金属内连线的工艺裕度(Process Window)大幅缩减。尤其是在形成接触窗/介层窗开口的时候，由于开口的深宽比(Aspect Ratio)相当高，往往会使得内连线的工艺产生许多问题。

请参考图1的现有MOS晶体管接触窗的剖面示意图。此接触窗150位于两MOS晶体管110与120之间，且电性连接二者所共用的源/漏极区130，其中MOS晶体管110与120被介电层140所覆盖，而接触窗插塞150位于介电层140中。当工艺的线宽愈小时，接触窗开口145的宽度会愈小，但介电层140却必须有一定的厚度，所以接触窗开口145的深宽比(AspectRatio)会愈高。如此一来，在蚀刻接触窗开口145时，往往会发生接触窗开口145底部的介电层140蚀刻不完全的现象，而可能会导致断路(Open)的问题。此外，高深宽比还会导致导电材料沟填(Gap-Filling)的过程中产生孔洞(Void)。这些问题都会造成元件的可靠度下降，而降低产品的良率。

发明内容

有鉴于此，本发明的目的是提供一种内连线结构，可以有效解决接触窗/介层窗开口的高深宽比的问题，使得元件的可靠度及产品良率得以提升。

本发明的另一目的是提供一种内连线结构的制造方法，其是用来制造上述本发明的内连线结构。

本发明的内连线结构位于衬底上，此衬底上包括一导电部。此内连线结构至少包括介电层、复合插塞与导线。其中，介电层配置于衬底上，且覆盖住导电部。复合插塞配置于介电层中以电性连接导电部，且由下而上包括第一插塞与第二插塞，此第二插塞与第一插塞的材质不同或关键尺寸不同。导线配置于介电层上，且电性连接复合插塞。

依照本发明的实施例所述的内连线结构，上述第一插塞的深宽比例如小于等于3，其材质例如是铜、钨、铝、钼、金、铂或其合金。上述第二插塞的材质例如是铜、钨、铝、钼、金、铂或其合金。

依照本发明的实施例所述的内连线结构，上述介电层例如是由衬底起包括下介电层与上介电层，且第一插塞位于下介电层中，第二插塞位于上介电层中，其中上介电层的材质例如是低介电材料。此时上述内连线结构可还包括一层保护层，配置于下介电层与上介电层之间。此保护层的材质例如是氮化硅、碳化硅、氮氧化硅或碳氮化硅。

依照本发明的实施例所述的内连线结构，上述复合插塞与介电层、导电部之间还可包括一阻障层，其材质例如是钛、氮化钛、钽、氮化钽、钨、氮化钨或钛钨合金。

依照本发明的实施例所述的内连线结构，上述导电部例如是掺杂区、栅极、掺杂区与栅极的组合，或是导线。

本发明提出的一种内连线的制造方法，是先提供一衬底，其上已形成有一导电部，再于衬底上形成下介电层，以覆盖住导电部。接着，于下介电层中形成第一插塞以电性连接导电部，再于下介电层与第一插塞上形成上介电层。然后，于上介电层中形成第二插塞与导线，其中第二插塞位于第一插塞与导线之间，以电性连接此二者。

依照本发明的实施例所述的内连线的制造方法，上述第一插塞的深宽比例如小于等于3，其材质例如是铜、钨、铝、钼、金、铂或其合金。

依照本发明的实施例所述的内连线的制造方法，上述上介电层例如是由下而上包括第一介电层、蚀刻中止层与第二介电层。其中，第一介电层与第二介电层的材质例如是低介电材料，蚀刻终止层的材质则例如是氮化硅、碳化硅、氮氧化硅或碳氮化硅。

依照本发明的实施例所述的内连线的制造方法，于上介电层中形成第二插塞与导线的方法例如是先于上介电层中形成一双重镶嵌开口，其包括暴露出第一插塞的介层窗开口与通过介层窗开口上方的导线沟渠。接着，于上介电层上形成一层导体层填满双重镶嵌开口，再移除双重镶嵌开口以外的导体层，其方法例如是化学机械抛光法。另外，在上介电层形成之后、双重镶嵌开口形成之前，还可在上介电层上形成用来定义双重镶嵌开口的一硬掩模层。

由于本发明将插塞分成两个阶段形成，而各阶段中开口的深宽比皆大幅降低，故蚀刻与沟填开口的工艺裕度得以提高，而可降低断路发生的机率。因此，本发明可以增加元件可靠度，达成提升产品良率的效果。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合附图详细说明如下。

附图说明

图1是现有MOS晶体管接触窗的剖面示意图；

图2是本发明实施例的内连线结构的剖面示意图；

图3A～3E是本发明实施例的内连线工艺的示意图。

主要元件符号说明

100、200、300：衬底

110、120：MOS晶体管

130、215、315：源/漏极区

140、221、240、339、343：介电层

145：接触窗开口

150：接触窗插塞

201、301：隔离结构

210、310：半导体元件

211、311：栅介电层

213、313：栅极

217、317：金属硅化物层

219、319：间隙壁

220、320、341：蚀刻终止层

222、321：下介电层

223、337：保护层

225：上介电层

230：复合插塞

231：第一插塞

235：第二插塞

237、239、331、359：阻障层

250：导线

323、347：硬掩模层

325：图案化光致抗蚀剂层

327：开口

333、360：导体层

335：第一插塞

345：顶盖层

350：双重镶嵌开口

355：导线沟渠

357：介层窗开口

具体实施方式

图2是本发明实施例的内连线结构的剖面示意图。此内连线结构位于具有隔离结构201与多个半导体元件210的衬底200上，其中每一个半导体元件210例如是包括栅介电层211、栅极213与源/漏极区215的MOS晶体管。栅介电层211与栅极213依序配置于衬底200上，其中栅介电层211的材质例如是氧化硅，栅极213的材质例如是掺杂多晶硅或金属等导体材料。源/漏极区215配置于栅极213两侧下方的衬底200中，且掺杂有P或N型掺杂剂。栅极213上例如还设有金属硅化物层217，其材质例如是硅化钛、硅化钴、硅化镍或硅化铂等。栅极213侧壁例如还设有间隙壁219，其材质例如是氧化硅等绝缘材料。半导体元件210上还可包括蚀刻中止层220，例如是氮化硅层。

上述结构上设置有一层介电层221，其覆盖住半导体元件210，且其中设置有复合插塞230，与半导体元件210的导电部电性连接。此处所谓导电部包括源/漏极215与栅极213，而复合插塞230例如是同时连接一源/漏极区215与一栅极213的共享接触窗插塞(Share Contact Plug)，如图2所示，或是仅连接源/漏极区215或栅极213的接触窗。

介电层221可以分为下介电层222与上介电层225；同时，复合插塞230例如是分为上下两部分。其中，下层的第一插塞231位于下介电层222中，上层的第二插塞235位于上介电层225中，且第一插塞231与第二插塞235的材质不同或关键尺寸不同。在某些实施例中，第二插塞235的关键尺寸小于第一插塞231的关键尺寸。

另外，第一插塞231、第二插塞235的材质例如是铝、铜、钨、钼、金、铂或其合金。其中，合金除了可以是前述任两种或更多种金属的合金(如铝铜合金)之外，也可以是金属与非金属的合金，如掺杂硅的铝合金、铜合金或铜铝合金等。第一插塞231与第二插塞235可以具有相同的材质，也可以具有不同的材质。另外，第一插塞231与下介电层222、源/漏极区215、间隙壁219之间例如还设置有阻障层237，且第二插塞235与上介电层225、第一插塞231之间例如还设置有另一阻障层239。阻障层237、239的材质例如是钛、氮化钛、钽、氮化钽、钨、氮化钨或钛钨合金等。

下介电层222的材质例如是氧化硅、硼磷硅玻璃等绝缘材料。上介电层225的材质例如是氧化硅或介电常数小于4的低介电材料，如HSQ、FSG、Flare、SILK、碳掺杂氧化硅(Carbon Doped Oxide，CDO)、氢化非晶碳(Hydrogenated Amorphous Carbon)、氟化非晶碳(Fluorinated AmorphousCarbon)、Parylene、PAE(Poly(arylene ethers))、Cyclotene、SiO₂气凝胶(Aerogel)、SiO₂干凝胶(Xerogel)或是前述介电材料的组合等，而下介电层222的材质也可以选自部分的前述低介电材料。上下介电层222与225间例如还设有保护层223，其材质可为氮化硅、碳化硅(SiC)、氮氧化硅(SiON)或碳氮化硅(SiCN)。

上介电层225与复合插塞230上还设有介电层240，其中设有与复合插塞230电性连接的导线250。介电层240的材质例如是氧化硅、硼磷硅玻璃或前述低介电材料，而导线250的材质例如是铜、钨、铝、钼、金、铂或其合金。

上述实施例中的复合插塞虽是以连接MOS晶体管的源/漏极区、栅极的共享接触窗插塞为例作说明，然而，本发明的复合插塞并不限于是接触窗插塞，也可以是电性连接至导线的介层窗插塞。

由于本发明提出的内连线结构中的复合插塞230分为上下两个部分形成，故可以降低第一插塞231与第二插塞235各自所对应的开口的深宽比。如此即可提高工艺裕度以利于插塞形成，而能防止断路发生，增加元件的可靠度。

下面说明本发明实施例的内连线结构的制造方法，其制造流程图如图3A至图3E所绘示。此内连线的制造方法例如是应用于静态随机存取存储器(SRAM)的工艺中。

请参照图3A，首先提供衬底300，其上已形成有隔离结构301与多个半导体元件310。隔离结构301例如是浅沟渠隔离(STI)结构，其形成方法为本领域技术人员所周知。

半导体元件310例如是MOS晶体管，包括衬底300上的栅介电层311、栅介电层311上的栅极313和位于栅极313两侧的衬底300中的源/漏极区315。栅介电层311的材质例如是氧化硅，栅极313的材质例如是金属或掺杂多晶硅等导体材料，且源/漏极区315掺杂有P型或N型掺杂剂。另外，栅极313上还可设置金属硅化物层317，以降低栅极313的阻值，此金属硅化物层317的材质例如是硅化钛、硅化镍或硅化钴。栅极313的侧壁例如还设置有间隙壁319，其材质例如是氧化硅等绝缘材料。

请继续参照图3A，接着于衬底300上形成蚀刻中止层320覆盖住元件310，其材质例如是氮化硅，且形成方法例如是化学气相沉积法。然后，在蚀刻中止层320上形成一层下介电层321覆盖住元件310，此下介电层321的顶面高度仅约略高于元件310，且材质例如是氧化硅、硼磷硅玻璃等。下介电层321的形成方法例如是先进行化学气相沉积法沉积介电材料，再以化学机械抛光法将其平坦化。

之后，于下介电层321上形成硬掩模层323，其材质例如是氮化硅、碳化硅、氮氧化硅或碳氮化硅，且形成方法例如是化学气相沉积法。接着，于硬掩模层323上形成图案化光致抗蚀剂层325，其形成方法例如是先以旋涂方式于硬掩模层323上形成一层光致抗蚀剂材料(未绘示)，并于曝光后进行显影。此光致抗蚀剂材料例如是一种有机光活化物。

请参照图3A、3B，继而以图案化光致抗蚀剂层325为掩模进行蚀刻，以移除暴露出的硬掩模层323与下介电层321，而形成开口327。移除掩模层323与下介电层321的方法例如是各向异性的反应性离子蚀刻法(ReactiveIon Etch)；而依照材质的不同，蚀刻各层所使用的等离子体产生气体组成也可有所不同。由于蚀刻中止层320与下介电层321的材质不同，因此干式蚀刻会停在蚀刻中止层320上，而可避免栅极313与源/漏极区315被各向并性蚀刻破坏。

然后，除去残留的光致抗蚀剂层325，再移除暴露出的蚀刻中止层320，其方法例如是湿蚀刻法。开口327例如是暴露出一栅极313上方的金属硅化物层317及相邻的一源/漏极区315。当然，并不是每个半导体元件310上都会形成开口327，且某些开口327也可能是只暴露出源/漏极区315。开口327的位置分布与形状是依照电路的设计而定。

请继续参照图3B，接下来于衬底300上依序形成阻障层331与导体层333填满开口327，再依序移除下介电层321上的导体层333、阻障层331与硬掩模层323，以形成第一插塞335，其方法例如是化学机械抛光法。阻障层331的材质例如是钛、氮化钛、钽、氮化钽、钨、氮化钨或钛钨合金等，其形成方法例如是物理或是化学气相沉积法。导体层333的材质例如是铜、钨、铝、钼、金、铂或其合金，其中合金还可以掺杂硅。导体层333的形成方法例如是化学或物理气相沉积法。

由于以上工艺将下介电层321的顶面高度控制得略高于元件310，因此开口327的深宽比可以大幅地下降，例如是小于等于3，而可提高工艺裕度。在某些实施例中，开口327的深宽比可小于等于1.5。

接着，请参照图3C，于下介电层321上依序形成保护层337、介电层339、蚀刻中止层341、介电层343、顶盖层345与硬掩模层347。保护层337的材质例如是氮化硅、碳化硅、氮氧化硅或碳氮化硅，其形成方法例如是化学气相沉积法。介电层339的材质例如是氧化硅或介电常数小于4的低介电材料，如HSQ、FSG、Flare、SILK、碳掺杂氧化硅(Carbon Doped Oxide，CDO)、氢化非晶碳(Hydrogenated Amorphous Carbon)、氟化钾(KF)、氟化非晶碳(Fluorinated Amorphous Carbon)、Parylene、PAE(Poly(arylene ethers))、Cyclotene、SiO₂气凝胶(Aerogel)、SiO₂干凝胶(Xerogel)或是前述介电材料的组合等，依照介电层339预定的介电常数而定。介电层339的形成方法例如是化学气相沉积法或旋涂法(Spin-coating)。

蚀刻中止层341的材质例如是氮化硅、碳化硅、氮氧化硅或碳氮化硅，其形成方法例如是化学气相沉积法。介电层343的材质例如是氧化硅或上述介电常数小于4的低介电材料，其形成方法例如是化学气相沉积法或旋涂法。顶盖层345的材质例如是原硅酸四乙酯(TEOS)-氧化硅，且其形成方法例如是化学气相沉积法。硬掩模层347的材质例如是氮化钛，其形成方法例如是化学气相沉积法。

值得一提的是，上述保护层337、蚀刻中止层341、顶盖层345与硬掩模层347的设置是为了提高对于后续光刻、蚀刻工艺的控制，使光致抗蚀剂图案得以准确地移转，避免侵蚀其他膜层。而这些膜层的设置与否或是其他如抗反射层、润湿层(Wetting Layer)等膜层的增设与否，仍可选择性地视工艺的需要而定。

请参照图3D，然后于保护层337、介电层339、蚀刻终中止层341、介电层343、顶盖层345与硬掩模层347中形成一双重镶嵌开口350，其包括下暴露出第一插塞335的介层窗开口357与上通过其上方的导线沟渠355。双重镶嵌开口350的形成方法可以是先蚀刻出介层窗开口357，再蚀刻出导线沟渠355；也可以是先形成蚀刻出导线沟渠355，再蚀刻出介层窗开口357。蚀刻这些膜层的方法例如是各向异性的反应性离子蚀刻(Reactive Ion Etch)，其所使用的等离子体产生气体组成可依照各膜层材质作调整。因双重镶嵌开口的形成方法为本领域技术人员所周知，故不再赘述。

接着，请参照图3E，于硬掩模层347上形成阻障层359以及导体层360，再移除介电层343上的导体层360、阻障层359、硬掩模层347及顶盖层345。其中，阻障层359的材质例如是钛、氮化钛、钽、氮化钽、钨、氮化钨或钛钨合金，其形成方法例如是化学气相沉积法或物理气相沉积法。导体层360的材质例如是铜、钨、铝、钼、金、铂或其合金，其形成方法例如是化学气相沉积法或物理气相沉积法。移除介电层343上的导体层360至顶盖层345的方法例如是化学机械抛光法。此时导线沟渠355中的导体层360是内连线的导线，其经由介层窗开口357中的导体层360(即第二插塞)与第一插塞335电性连接。

综上所述，由于本发明将插塞分成两个阶段形成，而各阶段中开口的深宽比皆大幅降低，故可防止介电层蚀刻不完全的情形，同时可避免沟填(Gap Fill)的过程中产生孔洞(Void)缺陷，而得以预防断路等问题，达到提高元件的可靠度与产品良率的功效。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。

Claims (20)

1.一种内连线结构，位于一衬底上，该衬底上包括一导电部，且该内连线结构包括：

一介电层，配置于该衬底上，并覆盖住该导电部；

一复合插塞，配置于该介电层中，且电性连接该导电部，该复合插塞由下而上包括一第一插塞与一第二插塞，且该第二插塞与该第一插塞的材质不同或关键尺寸不同；以及

一导线，配置于该介电层上，且电性连接该复合插塞。

2.如权利要求1所述的内连线结构，其中该第一插塞的深宽比小于等于3。

3.如权利要求1所述的内连线结构，其中该第一插塞的材质选自铜、钨、铝、钼、金、铂及其合金。

4.如权利要求1所述的内连线结构，其中该第二插塞的材质选自铜、钨、铝、钼、金、铂及其合金。

5.如权利要求1所述的内连线结构，其中该介电层由该衬底起包括一下介电层与一上介电层，且该第一插塞位于该下介电层中，该第二插塞位于该上介电层中。

6.如权利要求5所述的内连线结构，其中该上介电层的材质包括低介电材料。

7.如权利要求5所述的内连线结构，还包括一保护层，配置于该下介电层与该上介电层之间。

8.如权利要求7所述的内连线结构，其中该保护层的材质选自氮化硅、碳化硅、氮氧化硅与碳氮化硅。

9.如权利要求1所述的内连线结构，还包括一阻障层，位于该复合插塞与该介电层、该导电部之间。

10.如权利要求9所述的内连线结构，其中该阻障层的材质选自钛、氮化钛、钽、氮化钽、钨、氮化钨及钛钨合金。

11.如权利要求1所述的内连线结构，其中该导电部为一掺杂区、一栅极、一掺杂区与一栅极的组合，或是一导线。

12.一种内连线结构的制造方法，包括：

提供一衬底，该衬底上已形成有一导电部；

于该衬底上形成一下介电层覆盖住该导电部；

于该下介电层中形成一第一插塞，以电性连接该导电部；

于该下介电层与该第一插塞上形成一上介电层；以及

于该上介电层中形成一第二插塞与一导线，该第二插塞位于该第一插塞与该导线之间，且电性连接该导线与该第一插塞。

13.如权利要求12所述的内连线结构的制造方法，其中该第一插塞的深宽比小于等于3。

14.如权利要求12所述的内连线结构的制造方法，其中该第一插塞的材质选自铜、钨、铝、钼、金、铂及其合金。

15.如权利要求12所述的内连线结构的制造方法，其中该上介电层由下而上包括一第一介电层、一蚀刻中止层与一第二介电层。

16.如权利要求15所述的内连线结构的制造方法，其中该第一介电层与该第二介电层的材质包括低介电材料。

17.如权利要求15所述的内连线结构的制造方法，其中该蚀刻中止层的材质选自氮化硅、碳化硅、氮氧化硅、碳氮化硅。

18.如权利要求12所述的内连线结构的制造方法，其中于该上介电层中形成该第二插塞与该导线的方法包括：

于该上介电层中形成一双重镶嵌开口，包括暴露出该第一插塞的一介层窗开口与通过其上方的一导线沟渠；

于该上介电层上形成一导体层，其填满该双重镶嵌开口；以及

移除该双重镶嵌开口以外的该导体层。

19.如权利要求18所述的内连线的制造方法，其中移除该双重镶嵌开口以外的该导体层的方法包括化学机械抛光法。

20.如权利要求18所述的内连线的制造方法，还包括：于该上介电层形成之后、该双重镶嵌开口形成之前，于该上介电层上形成用来定义该双重镶嵌开口的一硬掩模层。

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