CN111554659A - 插塞结构及其制作工艺 - Google Patents

Abstract

本发明公开一种插塞结构及其制作工艺，该插塞结构包含一第一介电层、一第二介电层、一阻障层以及一第二插塞。第一介电层位于一基底上，第一介电层具有一第一插塞位于其中，其中第一插塞连接位于基底中的一源/漏极。第二介电层位于第一介电层上，且第二介电层具有一开口暴露出第一插塞。阻障层顺应覆盖开口，其中阻障层具有一底部以及一侧壁部，且底部为单层并连接第一插塞，而侧壁部为双层。第二插塞填满开口并位于阻障层上。此外，本发明更提供一种形成此插塞结构的制作工艺。

Description

插塞结构及其制作工艺

本申请是中国发明专利申请(申请号：201310109084.8，申请日：2013年03月29日，发明名称：插塞结构及其制作工艺)的分案申请。

技术领域

本发明涉及一种插塞结构及其制作工艺，且特别是涉及一种插塞结构及其制作工艺，其以氩气溅镀制作工艺移除部分的阻障层。

背景技术

在集成电路的制造过程中，场效晶体管(field effect transistor)是一种极重要的电子组件，而随着半导体组件的尺寸越来越小，晶体管的制作工艺步骤也有许多的改进，以制造出体积小而高品质的晶体管。现有的晶体管制作工艺是在基底上形成栅极结构之后，再在栅极结构相对两侧的基底中形成轻掺杂漏极结构(lightly doped drain,LDD)。接着于栅极结构侧边形成间隙壁(spacer)，并以此栅极结构及间隙壁作为掩模，进行离子注入步骤，以于基底中形成源极/漏极区。而为了要将晶体管的栅极、源极、与漏极适当电连接于电路中，因此需要形成接触插塞(contact plug)来进行导通。接触插塞中更形成有阻障层围绕其中的低电阻率材料以防止低电阻率材料向外扩散至其他区域。随着半导体组件尺寸的缩小，在接触洞(contact hole)中填入阻障层以及低电阻率材料以形成接触插塞，并维持甚至提升半导体组件的效能，即为目前业界发展的目标之一。

发明内容

本发明的目的在于提供一种插塞结构及其制作工艺，其进行一溅镀制作工艺，移除一阻障层的至少部分的底部，以提升所形成的半导体组件的电性品质。

为达上述目的，本发明提供一种插塞结构，包含一第一介电层、一第二介电层、一阻障层以及一第二插塞。第一介电层位于一基底上，第一介电层具有一第一插塞位于其中，其中第一插塞连接位于基底中的一源/漏极。第二介电层位于第一介电层上，且第二介电层具有一开口暴露出第一插塞。阻障层顺应覆盖开口，其中阻障层具有一底部以及一侧壁部，且底部为单层并连接第一插塞，而侧壁部为双层。第二插塞填满开口并位于阻障层上。

本发明提供一种形成插塞结构的制作工艺，包含下述步骤。首先，提供一基底，具有一源/漏极。接着，依序形成一第一介电层以及一第二介电层于基底上，其中第一介电层具有一第一插塞连接源/漏极，而第二介电层具有一开口暴露出第一插塞。接续，形成一阻障层顺应覆盖开口以及第一插塞。续之，进行一第一溅镀制作工艺，移除至少部分阻障层的一底部，但保留阻障层的一侧壁部。继之，形成一第二插塞于开口中。

基于上述，本发明提出一种插塞结构以及其形成制作工艺，其进行一第一溅镀制作工艺以移除一阻障层的至少一层的一底部，因此可减少一第一插塞以及一第二插塞之间的接触阻抗(contact resistance,Rc)，提升第一插塞以及一第二插塞之间的粘着性，改善阻障层的顶临界尺寸(critical dimension,CD)以及提升开口的填洞能力。

附图说明

图1～图6是本发明第一实施例的形成插塞结构的制作工艺的剖面示意图；

图7～图10是本发明第二实施例的形成插塞结构的制作工艺的剖面示意图；

图11是本发明一实施例的插塞结构的剖面示意图；

图12是本发明一实施例的插塞结构的剖面示意图。

其中，附图标记说明如下：

10：绝缘结构

110：基底

120：MOS晶体管

121：介电层

122：功函数层

123：低电阻率材料

124：轻掺杂源/漏极

125：源/漏极

126：外延结构

128：接触洞蚀刻停止层

130：第一插塞

132、170、170’、270、370、470：阻障层

132a、172’a、172a、272’a、272a、372a、472a：钛层

132b、172’b、172b、272’b、272b、372b、472b：氮化钛层

134：低电阻率材料

140：第一介电层

150：盖层

160：第二介电层

180、280、380、480：第二插塞

180’：低电阻率材料

C：栅极通道

h1、h2：上表面

M：金属栅极

P1：第二溅镀制作工艺

P2：第一溅镀制作工艺

R1、R2、R3、R4：开口

S1、S3、S5：底部

S2、S4、S6：侧壁部

T1、T2：顶部

具体实施方式

图1～图6是绘示本发明一第一实施例的形成插塞结构的制作工艺的剖面示意图。如图1所示，提供一基底110。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底。形成绝缘结构10于基底中，以电性绝缘各MOS晶体管。形成一MOS晶体管120于基底110上/中。MOS晶体管可包含一金属栅极M位于基底上。金属栅极M又可包含一堆叠结构，其由下而上包含一介电层121，一功函数层122以及一低电阻率材料123。MOS晶体管可更包含一轻掺杂源/漏极124、一源/漏极125以及一外延结构126于金属栅极M侧边的基底110中。介电层121可包含一选择性阻障层(未绘示)以及一高介电常数介电层，其中选择性阻障层可例如为一氧化层，其例如以一热氧化制作工艺或一化学氧化制作工艺形成，而高介电常数介电层例如为一含金属介电层，其可包含有铪(Hafnium)氧化物、锆(Zirconium)氧化物，但本发明不以此为限。更进一步而言，高介电常数栅极介电层可选自氧化铪(hafnium oxide，HfO₂)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al₂O₃)、氧化镧(lanthanum oxide，La₂O₃)、氧化钽(tantalum oxide，Ta₂O₅)、氧化钇(yttrium oxide，Y₂O₃)、氧化锆(zirconium oxide,ZrO₂)、钛酸锶(strontium titanateoxide,SrTiO₃)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO₄)、锆酸铪(hafniumzirconium oxide,HfZrO₄)、锶铋钽氧化物(strotium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、锆钛酸铅(lead zirconate钛tanate,PbZr_xTi_1-xO₃,PZT)与钛酸钡锶(bariumstrontium Titanate,Ba_xSr_1-xTiO₃,BST)所组成的群组。功函数层122可为单层结构或复合层结构，例如由氮化钛(titanium nitride,TiN)、碳化钛(titanium carbide,TiC)、氮化钽(tantalum nitride,TaN)、碳化钽(tantalum carbide,TaC)、碳化钨(tungsten carbide,WC)、铝化钛(钛tanium aluminide,TiAl)或氮化铝钛(aluminum titanium nitride，TiAlN)等所组成。低电阻率材料123可由铝、钨、钛铝合金(钛Al)或钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料所构成。阻障层可选择性形成于介电层121、功函数层122或低电阻率材料123之间，其中阻障层170例如为氮化钽(tantalum nitride,TaN)、氮化钛(titanium nitride,TiN)等的单层结构或复合层结构。轻掺杂源/漏极124以及源/漏极125的掺杂杂质可为例如硼等三价离子，或者例如磷等五价离子，视实际所欲形成的MOS晶体管M的电性而定。外延结构126则可例如为一硅锗外延结构或一硅碳外延结构等。另外，一接触洞蚀刻停止层128以及一第一介电层140则位于基底110上但暴露出金属栅极M。接触洞蚀刻停止层128以及第一介电层140可在形成源/漏极125之后，以及形成金属栅极M之前由沉积并平坦化而形成。接触洞蚀刻停止层128可例如为一氮化层或一已掺杂的氮化层，其可更具有施加应力于金属栅极M下方的一栅极通道C的能力，而第一介电层140可例如为一氧化层，但本发明不以此为限。接着，形成一盖层150于第一介电层140上。盖层150可例如为一氮化层或一含碳的氮化层，但本发明不以此为限。

形成第一插塞130于盖层150以及第一介电层140中，并物理性接触源/漏极125。另外，可形成一金属硅化物127于第一插塞130以及源/漏极125之间，以缓冲第一插塞130以及源/漏极125。第一插塞130可包含一阻障层132以及一低电阻率材料134。阻障层132具有一U型剖面的双层结构，其由下而上可包含一钛层132a以及一氮化钛层132b，但本发明不以此为限。在其他实施例中，阻障层132可为单层或其他多层结构。低电阻率材料134可由铜或钨等材料所组成。在本实施例中，绘示二第一插塞130，但第一插塞130的个数非限于此，是依据实际需要而订。

在本实施例中，盖层150形成于第一介电层140上且覆盖金属栅极M，以防止于后续制作工艺中损伤金属栅极M，又第一插塞130延伸至盖层150以电性接触其他外部电路。因此，第一插塞130的一上表面h1高于金属栅极M的一上表面h2。此外，在其他实施例中，可不形成盖层150，则第一插塞130与金属栅极M位于同一水平面上。又另一实施中，可形成第一盖层及第二盖层，形成第一插塞于此两层盖层以及第一介电层140中并物理性接触源/漏极125，后续可形成一金层硅化物于此插塞中，接着形成U型剖面的双层结构，依序为一钛层及一氮化钛层，接着填入低电阻率材料，如铜或钨，最后一道平坦化步骤利用研磨液对第一盖层及第二盖层有高选择性比，使之停在第一盖层，可有效改善研磨制作工艺(chemicalmechanical polishing,CMP)的凹陷效应(dishing effect)。

如图2所示，一第二介电层(未绘示)全面覆盖盖层150，接着被图案化以形成一第二介电层160于盖层150上，而第二介电层160具有开口R1并暴露出第一插塞130。在本实施例中形成二开口R1以对应二第一插塞130，但开口R1的个数不以此为限，其依序第一插塞130的个数而订。在此强调，第一插塞130具有一金属氧化层位于其上。在本实施例中，金属氧化层为一原生氧化层，其在第一插塞130转换至不同制作工艺腔体时暴露于空气中形成，但本发明不以此为限。是以，可选择性进行一第二溅镀制作工艺P1以移除金属氧化层。在本实施例中，第二溅镀制作工艺P1为一氩气(Ar)溅镀制作工艺，但本发明不以此为限。

如图3所示，形成一阻障层170’顺应覆盖开口R1、第一插塞130以及第二介电层160，其中本实施例的阻障层170’可由下而上包含一钛层172’a以及一氮化钛层172’b，但在其他实施例中阻障层170’可为单层或其他多层结构。

继之，进行一第一溅镀制作工艺P2以移除阻障层170’的一底部S1以及一顶部T1，但保留阻障层170’的一侧壁部S2，因此形成阻障层170，其具有一钛层172a以及一氮化钛层172b于开口R1的侧壁，如图4所示。在一较佳的实施例中，第一溅镀制作工艺P2为一氩气(Ar)溅镀制作工艺，以移除部分的阻障层170’，但不与阻障层170’反应。再者，第一溅镀制作工艺P2可进一步移除氧化层。氧化层于形成第一插塞130之后形成，而部分的氧化层即便在进行第二溅镀制作工艺P1之后仍有残留，因而第一溅镀制作工艺P2可再移除此些残留的氧化层。在一例中，第一溅镀制作工艺P2以及第二溅镀制作工艺P1相同，因此可以相同方法简化制作工艺。较佳者，可于不同制作工艺腔体中形成阻障层170’以及进行第一溅镀制作工艺P2。甚至，可于不同制作工艺腔体中形成钛层172’a、形成氮化钛层172’b以及进行第一溅镀制作工艺P2。具体而言，钛层172’a可例如由一物理气相沉积(physical vapordeposition,PVD)制作工艺形成，而氮化钛层172’b则可例如由一化学气相沉积(chemicalvapor deposition,CVD)制作工艺形成，但本发明不以此为限。

如图5所示，填入一低电阻率材料180’于开口R1中并覆盖第二介电层160；然后，平坦化低电阻率材料180’，以形成第二插塞180于开口R1中，如图6所示。低电阻率材料180’以及第二插塞180可由铜或钨组成，但本发明不以此为限。第二插塞180物理性接触第一插塞130；特别是，第二插塞180的低电阻率材料物理性接触第一插塞130的低电阻率材料134。因此，第二插塞180的个数对应第一插塞130的个数。

承上，由于阻障层170’的底部S1由第一溅镀制作工艺P2移除，第二插塞180可直接物理性连接第一插塞130。因此，可降低第一插塞130以及第二插塞180之间的接触阻抗(contact resistance,Rc)。再者，第一插塞130与第二插塞180的粘着性优于钛层172a与第一插塞130的粘着性以及氮化钛层172b与第二插塞180的粘着性；本发明可改善阻障层170的顶临界尺寸(critical dimension,CD)，及提升开口R1的填洞能力，以及减少第二插塞180的空隙。

在本实施例中，是移除阻障层170’的底部S1，包含钛层172’a以及氮化钛层172’b。然而，在以下列出的第二实施例中，仅移除钛层172’a的底部但保留氮化钛层172’b的底部，而第二实施例仍可具有前述实施例的优点。

图7～图10是绘示本发明一第二实施例的形成插塞结构的制作工艺的剖面示意图。第二实施例的第一步骤与图1～图2所示的步骤相同。此步骤可包含：一第一介电层140位于一基底110上，而此第一介电层140具有第一插塞130位于其中，其中第一插塞130物理性连接形成于基底110中的一MOS晶体管M的一源/漏极125；一第二介电层160位于第一介电层140上，而第二介电层160具有开口R1暴露出第一插塞130。在此强调，第一插塞130具有一金属氧化层位于其上。在本实施例中，金属氧化层为一原生氧化层，其是在第一插塞130转换至不同制作工艺腔体时暴露于空气中形成，但本发明不以此为限。是以，可选择性进行一第二溅镀制作工艺P1以移除金属氧化层。在本实施例中，第二溅镀制作工艺P1为一氩气(Ar)溅镀制作工艺，但本发明不以此为限。

之后，如图7所示，形成一钛层272’a顺应覆盖开口R1、第二介电层160以及第一插塞130。其后，进行一第一溅镀制作工艺P2，以移除钛层272’a的一底部S3以及一顶部T2但保留钛层272’a的一侧壁部S4，因而形成一钛层272a，如图8所示。第一溅镀制作工艺P2可包含一氩气(Ar)溅镀制作工艺，用以移除部分的钛层272’a而不与钛层272’a反应，但本发明不以此为限。第一溅镀制作工艺P2可再进一步移除氧化层。氧化层是于形成第一插塞130之后形成，而部分的氧化层即便在进行第二溅镀制作工艺P1之后仍有残留，因此第一溅镀制作工艺P2可再移除此些残留的氧化层。在一例中，第一溅镀制作工艺P2以及第二溅镀制作工艺P1相同，因此可以相同方法简化制作工艺。较佳者，可于不同制作工艺腔体中形成钛层272’a以及进行第一溅镀制作工艺P2。

如图9所示，形成一氮化钛层272’b于钛层272a、第一插塞130以及第二介电层160上。然后，填入一低电阻率材料(未绘示)于开口R1中并覆盖第二介电层160。平坦化低电阻率材料(未绘示)以及氮化钛层272’b，因而形成氮化钛层272b以及第二插塞280于开口R2中，如图10所示。氮化钛层272b以及钛层272a构成阻障层270。低电阻率材料(未绘示)以及第二插塞280是由铜或钨等所组成，但本发明不以此为限。第二插塞280经由氮化钛层272b的底部S5连接二第一插塞130。在本实施例中，各阻障层270具有一底部S5以及一侧壁部S6，且底部S5为单层且其物理性连接各第一插塞130，而侧壁部S6为双层。

在其他实施例中，阻障层270可为其他多层结构，而其至少一层的底部由进行第一溅镀制作工艺P2移除。

承上，由于钛层272’a的底部由第一溅镀制作工艺P2移除，因此可降低第一插塞130以及第二插塞280之间的接触阻抗(contact resistance,Rc)。再者，第一插塞130与氮化钛层272b的粘着性优于钛层272a与第一插塞130的粘着性。另外，本发明可改善阻障层270的顶临界尺寸(critical dimension,CD)，改善开口R1的填洞能力，以及减少第二插塞280的空隙。

以上，第一实施例以及第二实施例皆为第二插塞180/280仅物理性连接第一插塞130的结构。然而，本发明也可应用于其他结构，例如具有一第二插塞物理性连接一第一插塞以及一金属栅极的结构，或者一第二插塞仅物理性连接一金属栅极的结构。

图11是绘示本发明一实施例的插塞结构的剖面示意图。如图11所示，如同第一实施例的第二插塞180物理性连接第一插塞130，而阻障层170包含钛层172a以及氮化钛层172b覆盖开口R1的侧壁。但与第一实施例不同之处为一第二插塞380物理性连接一第一插塞130以及金属栅极M，而一阻障层370包含一钛层372a以及一氮化钛层372b覆盖一开口R3的侧壁。虽然开口R3的尺寸大于开口R1的尺寸，但此结构也可由第一实施例的方法形成。再者，图11所示的结构是由第一实施例的方法所形成，但此第二插塞380物理性连接第一插塞130以及金属栅极M的结构也可由第二实施例的方法所形成。

图12是绘示本发明一实施例的插塞结构的剖面示意图。如图12所示，如同第一实施例的第二插塞180物理性连接第一插塞130，而阻障层170包含钛层172a以及氮化钛层172b覆盖开口R1的侧壁。但与第一实施例不同之处为一第二插塞480物理性连接金属栅极M，而一阻障层470包含一钛层472a以及一氮化钛层472b覆盖一开口R4的侧壁。虽然开口R4的尺寸小于开口R1的尺寸，但此结构也可由第一实施例的方法形成。再者，图12所示的结构是由第一实施例的方法所形成，但此第二插塞480仅物理性连接金属栅极M的结构也可由第二实施例的方法所形成。

综上所述，本发明提出一种插塞结构以及其形成方法，其进行一第一溅镀制作工艺以移除一阻障层的至少一层的一底部，因此可减少一第一插塞以及一第二插塞之间的接触阻抗，提升第一插塞以及一第二插塞之间的粘着性，改善阻障层的顶临界尺寸(criticaldimension,CD)以及提升开口的填洞能力。

再者，当阻障层的所有层的底部皆被移除，则形成于第一插塞上的氧化层，例如原生氧化层，也可在进行第一溅镀制作工艺时一并移除。再者，氧化层可在形成阻障层之前先由一第二溅镀制作工艺移除。较佳者，第一溅镀制作工艺以及第二溅镀制作工艺相同，而可皆为氩气(Ar)溅镀制作工艺，以移除阻障层但不与阻障层反应。另外，可在不同制作工艺腔体中形成阻障层以及进行第一溅镀制作工艺。更甚者，可在不同制作工艺腔体中分别形成阻障层的不同材料层以及进行第一溅镀制作工艺。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种插塞结构，其特征在于，该插塞结构包含：

第一介电层，位于基底上，该第一介电层具有第一插塞，位于其中；

第二介电层，位于该第一介电层上，该第二介电层具有开口，暴露出该第一插塞；

阻障层，顺应覆盖该开口，其中该阻障层具有侧壁部，而该侧壁部为双层；

第二插塞，填满该开口并位于该阻障层上；

金属栅极，设置于该第一介电层中，且该第二插塞完全覆盖该第一插塞；以及

盖层，位于该第一介电层以及该第二介电层之间，其中该第一插塞及该第二插塞延伸到该盖层中，因而该第一插塞的高度高于该金属栅极的高度，

其中，该第一插塞具有上半部与下半部，该上半部的宽度比该下半部的宽度宽，该第一插塞的该上半部与该第二插塞及该金属栅极直接物理性连接，该第一插塞的该下半部连接位于该基底中的该源/漏极，该第二插塞物理性连接该金属栅极。

2.如权利要求1所述的插塞结构，其中该侧壁部包含钛层以及氮化钛层。

3.如权利要求1所述的插塞结构，其中该第一插塞以及该第二插塞包含钨或铜。

4.如权利要求1所述的插塞结构，其中该金属栅极包含由下往上堆栈的介电层、功函数层以及低电阻率材料。

5.如权利要求1所述的插塞结构，其中该第一插塞与该源/漏极之间具有金属硅化物。

6.一种形成插塞结构的制作工艺，包含：

提供基底，具有源/漏极；

依序形成第一介电层以及第二介电层于该基底上，其中该第一介电层具有第一插塞，该第一插塞具有上半部与下半部，该上半部的宽度比该下半部的宽度宽，该第一插塞的该下半部连接该源/漏极，而该第二介电层具有开口暴露出该第一插塞的该上半部；

形成阻障层顺应覆盖该开口以及该第一插塞；

进行第一溅镀制作工艺，移除该阻障层的底部，但保留该阻障层的一侧壁部；以及

形成第二插塞于该开口中，

其中，该底部被移除使得该第二插塞直接物理性连接该第一插塞的该上半部，

金属栅极，设置于该第一介电层中，且该第二插塞完全覆盖该第一插塞，该第一插塞的该上半部与该第二插塞及该金属栅极直接物理性连接，该第二插塞物理性连接该金属栅极，

其中该第一插塞具有金属氧化层位于其上，

其中在形成该阻障层之前，进行第二溅镀制作工艺，以移除该金属氧化层。

7.如权利要求6所述的形成插塞结构的制作工艺，其中依序形成该第一介电层以及该第二介电层于该基底上的步骤，包含：

形成该第一介电层于该基底上，且该第一介电层具有该第一插塞，其中该第一插塞连接该源/漏极；

形成该第二介电层于该第一介电层上；以及

图案化该第二介电层，以形成该开口于该第二介电层中并暴露出该第一插塞。

8.如权利要求6所述的形成插塞结构的制作工艺，其中该金属氧化层包含原生氧化层。

9.如权利要求6所述的形成插塞结构的制作工艺，其中该金属氧化层在进行该第一溅镀制作工艺时一并移除。

10.如权利要求6所述的形成插塞结构的制作工艺，其中该第一溅镀制作工艺包含氩气溅镀制作工艺。

11.如权利要求6所述的形成插塞结构的制作工艺，其中该第一溅镀制作工艺与该第二溅镀制作工艺相同。

12.如权利要求6所述的形成插塞结构的制作工艺，其中该第二溅镀制作工艺包含氩气溅镀制作工艺。

13.如权利要求6所述的形成插塞结构的制作工艺，其中该阻障层由下而上包含钛层以及氮化钛层。

14.如权利要求13所述的形成插塞结构的制作工艺，其中形成该钛层、形成该氮化钛层以及进行该第一溅镀制作工艺于不同制作工艺腔体中。

15.如权利要求6所述的形成插塞结构的制作工艺，其中形成该阻障层以及进行该第一溅镀制作工艺于不同制作工艺腔体中。

16.如权利要求13所述的形成插塞结构的制作工艺，在形成该第一介电层之前，还包含：

形成该金属栅极于该基底上，且接触该金属栅极的该第二插塞于后续形成该第二插塞时一起形成。

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