CN101000885A - 金属内连线的制作方法与结构 - Google Patents

Abstract

一金属内连线工艺与结构，其提供设有第一导电体的衬底，先于衬底上形成第一介电层与第一图案化硬掩模，再用第一图案化硬掩模蚀刻形成第一开口与第二导电体，并于第一图案化硬掩模上形成第二介电层与第二图案化硬掩模。最后用第二图案化硬掩模作蚀刻掩模且用第一图案化硬掩模作蚀刻停止层形成第二开口与第三导电体。

Description

金属内连线的制作方法与结构

技术领域

本发明涉及一种金属内连线工艺与结构，尤其涉及一种利用硬掩模作为蚀刻掩模与蚀刻停止层的金属内连线工艺与结构。

背景技术

随着集成电路的线宽不断地缩小，半导体元件的微小化已进入到纳米等级，而单一芯片的集成度亦即其上的半导体元件的密度愈大表示元件之间的间隔也就愈小，这使得接触孔与金属内连线的制作愈来愈困难。

请参考图1至图11。图1至图11是现有技术制作接触孔与金属内连线的方法示意图。如图1所示，首先提供一半导体衬底10，且半导体衬底10上形成有至少一金属氧化物半导体(MOS)晶体管元件20，其包括有源极/漏极区域12设于半导体衬底10中，一栅极结构14设于半导体衬底10上，以及一间隙壁16设于栅极结构14的周围侧壁。同时MOS晶体管元件20还以浅沟绝缘区域24电性隔离。此外，在MOS晶体管元件20以及半导体衬底10表面上覆盖有一接触孔蚀刻停止层(contact etch stop layer，CESL)32，而在接触孔蚀刻停止层32之上则覆盖有一层第一介电层34。接着，在第一介电层34上方依序形成一抗反射层36与一光致抗蚀剂层40，再利用曝光和显影工艺，在光致抗蚀剂层40中形成所需的开口42，以于源极/漏极区域12与栅极结构14上方分别定义出接触孔的位置。

如图2所示，接着利用光致抗蚀剂层40作为蚀刻掩模以进行各向异性蚀刻工艺，以经由各开口42来蚀刻抗反射层36以及第一介电层34，并停止于接触孔蚀刻停止层32表面，以形成开口44。随后，如图3所示，再利用光致抗蚀剂层40以及抗反射层36作为蚀刻掩模以进行蚀刻工艺，以蚀刻开口44底部的接触孔蚀刻停止层32，形成接触孔46。最后，如图4所示，将第一介电层34上方剩余的光致抗蚀剂层40与抗反射层36去除。

如图5所示，为增加金属与第一介电层34之间的附着力，并同时防止后续于接触孔46中进行金属填充时所可能产生的尖峰(spike)问题与电迁移(electromigration)等现象，因此需先沉积一扩散阻障(diffusion barrier)层47，例如氮化钛(titanium nitride，TiN)/钛(titanium，Ti)的复合金属层，覆盖在各接触孔46侧壁表面与底部的栅极结构14及源极/漏极区域12上，然后再沉积钨(tungsten，W)等金属48填满各接触孔46并覆盖在扩散阻障层47表面，如图6所示。随后再如图7所示，进行第一化学机械抛光(chemical mechanicalpolishing，CMP)工艺，把第一介电层34表面上多余的金属48去除，以形成所需的接触插塞(contact plug)49。

如图8所示，接着在第一介电层34与接触插塞49上依序堆叠一蚀刻停止层50、一第二介电层52与一图案化光致抗蚀剂层54，并利用图案化光致抗蚀剂层54作为蚀刻掩模来蚀刻部分的第二介电层52与蚀刻停止层50，以形成沟渠56，如图9所示。之后再进行一标准的铜工艺，以于各沟渠56中依序沉积一氮化钛(TiN)/钛(Ti)的扩散阻障层(未显示)以及一晶种层(seed layer)(未显示)覆盖在各沟渠56侧壁表面与底部的第二介电层52及各接触插塞49上，再电镀形成铜金属58，如图10所示。最后进行第二化学机械抛光，将第二介电层52表面上多余的铜金属58去除，即分别形成电连接各接触插塞49的金属导线60，如图11所示。

如上所述，目前半导体的接触孔蚀刻工艺皆仅使用光致抗蚀剂层图案作为蚀刻掩模，但随着半导体元件对接触孔的蚀刻后临界尺寸(After-Etch-Inspection Critical Dimension，AEI CD)需求愈来愈小，而光刻工艺在193nm光致抗蚀剂上的光学限制却愈来愈多，因此于目前标准的65纳米的接触孔工艺中，光刻工艺必须降低光致抗蚀剂厚度至2800埃才能制作出65纳米的接触孔，而且在45纳米的接触孔工艺中，光刻工艺更必须缩减光致抗蚀剂厚度至2200埃以下。然而厚度过薄的光致抗蚀剂层却会在蚀刻工艺中产生屏蔽不足造成边界缺陷等问题，所以蚀刻工艺无法只使用光致抗蚀剂层图案作为蚀刻掩模，而必须使用硬掩模的工艺。但是45纳米工艺却无法使用一般常用的多晶硅硬掩模，因为其会导致元件表面的硅化镍等金属硅化物(silicide)发生相变化。

此外，上述的现有技术制作金属内连线时还有一个缺点，就是在形成沟渠前需要先沉积蚀刻停止层，如果使用本发明所提出的硬掩模工艺，即可省略沉积蚀刻停止层这一步骤。

发明内容

本发明的目的之一在于提出一种利用硬掩模作为蚀刻掩模与蚀刻停止层的金属内连线工艺与结构，以克服现有技术的问题。

根据本发明，本发明提供一制作金属内连线的方法与结构。上述方法与结构至少包括：提供一设置有至少一第一导电体的衬底，且于该衬底与该第一导电体上依序形成一第一介电层与一第一图案化硬掩模，用以定义至少一第一开口位置，并利用该第一图案化硬掩模作为蚀刻掩模来蚀刻该第一介电层，以于该第一介电层中形成该第一开口。接着于该第一开口中形成一第二导电体，并电连接该第一导电体，且于该第一图案化硬掩模与该第二导电体上依序形成一第二介电层一第二图案化硬掩模，用以定义至少一第二开口位置。利用该第二图案化硬掩模作为蚀刻掩模并利用该第一图案化硬掩模与该第二导电体表面作为蚀刻停止层来蚀刻该第二介电层，以于该第二介电层中形成该第二开口，以及于该第二开口中形成一第三导电体，并电连接该第二导电体。

由于本发明是先将图案化光致抗蚀剂层的图案转移至硬掩模层中，然后再利用图案化硬掩模作为蚀刻掩模来蚀刻第一介电层，形成接触孔，因此蚀刻后临界尺寸(AEI CD)可小于显影后临界尺寸(ADI CD)。而且本发明的图案化硬掩模还具有接触孔的蚀刻掩模、接触插塞的化学机械抛光工艺的停止层以及后续的金属内连线工艺的沟渠的蚀刻停止层等功能。此外，本发明是利用低温制备的碳化硅(SiC)或碳氮化硅(SiCN)当作图案化硬掩模，故可有效避免设于栅极结构与源极/漏极区域表面的硅化镍(NiSi)产生相变化。

为了使本领域技术人员能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1至图11为现有技术制作一金属内连线结构的方法示意图；

图12至图20为本发明中制作一金属内连线结构的方法示意图。

主要元件符号说明

10半导体衬底    12源极/漏极区域

14栅极结构         16间隙壁

20MOS晶体管元件    24浅沟绝缘区域

24浅沟绝缘区域     32接触孔蚀刻停止层

34第一介电层       36抗反射层

40光致抗蚀剂层     42开口

44开口             46接触孔

47扩散阻障层       48金属

49接触插塞         50蚀刻停止层

52第二介电层       54图案化光致抗蚀剂层

56沟渠             58铜金属

60金属导线         62半导体衬底

64源极/漏极区域    66栅极结构

68间隙壁           70金属硅化物

72MOS晶体管元件    74浅沟绝缘区域

76接触孔蚀刻停止层 78第一介电层

80硬掩模层         81第一图案化硬掩模

82第一抗反射层     84图案化光致抗蚀剂层

86开口             88显影后临界尺寸

90蚀刻后临界尺寸   92接触孔

94扩散阻障层       98第一金属层

100接触插塞        102第二介电层

104第二抗反射层    106第二图案化硬掩模

108开口            110沟渠

112第二金属层      114金属导线

具体实施方式

请参考图12至图20。图12至图20为本发明一优选实施例制作一金属内连线的方法示意图。如图12所示，首先提供一半导体衬底62，例如一半导体晶片(wafer)或硅覆绝缘衬底(SOI)等，且半导体衬底62上形成有至少一MOS晶体管元件72，其包括有源极/漏极区域64设于半导体衬底62中，一栅极结构66设于半导体衬底62上，以及一间隙壁68设于栅极结构66的周围壁。同时MOS晶体管元件72的栅极结构66与源极/漏极区域64的表面还包括一层金属硅化物(silicide)70，其材质可为利用自对准金属硅化工艺(salicide)所形成的硅化镍(NiSi)等，而MOS晶体管元件72还以浅沟绝缘区域74电性隔离。此外，在MOS晶体管元件72以及半导体衬底62表面上依序覆盖有一接触孔蚀刻停止层76，而在接触孔蚀刻停止层76之上则覆盖有一层第一介电层78。

前述的第一介电层78与接触孔蚀刻停止层76在材料的选择上应考量其蚀刻选择比。一般而言，构成第一介电层78的材料可包括TEOS硅氧层、未掺杂硅氧层或硼磷硅氧化层、氟硅氧层、磷硅氧层或硼硅氧层等的掺杂硅氧层，其还可利用至少一次的各式旋涂(spin coating)或化学气相沉积(CVD)等技术，例如等离子体增强化学气相沉积(PECVD)等工艺加以形成，而接触孔蚀刻停止层76则可为氮化硅层等具高应力的材料或其他与第一介电层78具有高蚀刻选择比的材料。

接着，在第一介电层78上方依序形成一硬掩模层80、一第一抗反射层82与一图案化光致抗蚀剂层84，且图案化光致抗蚀剂层84包括多个开口86，分别对应于栅极结构66与源极/漏极区域64，藉以定义各个所需的接触孔。其中，在本发明的优选实施例中，硬掩模层80的材料是选用可以低温制备的碳化硅(SiC)或碳氮化硅(SiCN)等等包括硅与碳或氮的化合物，因为在选择硬掩模层80的材料时，其薄膜生成反应温度必须小于400℃，以避免设于栅极结构66与源极/漏极区域64表面的硅化镍(NiSi)产生相变化，而第一抗反射层82则可为氮氧硅化合物(SiON)等。

随后利用图案化光致抗蚀剂层84作为蚀刻掩模进行一各向异性蚀刻工艺，经由开口86蚀刻第一抗反射层82与硬掩模层80，以将图案化光致抗蚀剂层84的图案转移至硬掩模层80中，形成第一图案化硬掩模81，如图13所示，其中值得注意的是，在正常的蚀刻参数的控制与调整下，本发明的图案化光致抗蚀剂层84的显影后临界尺寸(ADI CD)88略大于第一图案化硬掩模81的蚀刻后临界尺寸(AEI CD)90，而可满足45纳米以下的半导体工艺。

如图14所示，在去除图案化光致抗蚀剂层84与抗反射层82之后，本发明即是利用第一图案化硬掩模81作为蚀刻掩模来蚀刻第一介电层78与接触孔蚀刻停止层76，以于第一介电层78与接触孔蚀刻停止层76中形成作为接触孔92的开口，且于接触孔92形成后可另进行一清洁工艺，其中清洁工艺可为一湿式清洗工艺或一干式清洗工艺，并利用原位(in-situ)或非原位(ex-situ)方式进行，以去除蚀刻第一介电层78时于接触孔92的内壁所残留的高分子副产物。随后于第一图案化硬掩模81的表面与接触孔92的内壁上形成一扩散阻障层94。其中扩散阻障层94为一氮化钛(titanium nitride，TiN)/钛(titanium，Ti)或一氮化钽(tantalum nitride，TaN)/钽(tantalum，Ta)的复合金属层，用以避免金属原子的扩散所引发的破坏元件特性等问题，并同时增加金属与第一介电层78的附着力。另外值得注意的是，为确保栅极结构66与源极/漏极区域64的导电良好或维持接触孔92内壁的洁净度，于形成接触孔92后还可进行至少一表面处理工艺，例如利用一掺杂工艺以降低栅极结构66与源极/漏极区域64的电阻值，以利于后续接触插塞的制作。

如图15所示，接着沉积钨(tungsten，W)等第一金属层98填满接触孔92，并覆盖于扩散阻障层94上，以电连接栅极结构66与源极/漏极区域64，然后再利用第一图案化硬掩模81当作停止层，对第一金属层98以及扩散阻障层94进行第一化学机械抛光工艺，以于第一介电层78中完成各个接触插塞100的工艺，如图16所示。

随后如图17所示，于第一图案化硬掩模81与各接触插塞100上方依序形成一第二介电层102、一第二抗反射层104与一第二图案化硬掩模106，且第二图案化硬掩模106包括多个开口108，并分别对应于电连接栅极结构66与源极/漏极区域64的各接触插塞100，藉以定义所需沟渠110的位置。然后再利用第二图案化硬掩模106作为蚀刻掩模并利用第一图案化硬掩模81与接触插塞100的表面作为蚀刻停止层来蚀刻第二抗反射层104与第二介电层102，以于第二抗反射层104与第二介电层102中形成相对应的沟渠110，之后去除第二图案化硬掩模106与第二抗反射层104，如图18所示。其中，第二介电层102的材料可以包括TEOS硅氧层、未掺杂硅氧层或硼磷硅氧化层、氟硅氧层、磷硅氧层或硼硅氧层等的掺杂硅氧层，其也可利用至少一次的各式旋涂或化学气相沉积(CVD)等技术，例如等离子体增强化学气相沉积等的沉积工艺加以形成，而第二图案化硬掩模106则是光致抗蚀剂材料。

如图19所示，接着再进行一标准的铜工艺或其他低电阻导电体的沉积工艺。例如先于各沟渠110中依序沉积一氮化钛(TiN)/钛(Ti)或一氮化钽(TaN)/钽(Ta)的扩散阻障层(未显示)以及一晶种层(seed layer)(未显示)覆盖在各沟渠110侧壁表面与底部的第二介电层102及各接触插塞100上，再电镀铜以形成第二金属层112填满沟渠110，此为本领域技术人员所熟知，在此不多加赘述。最后再利用第二介电层102当作停止层，对第二金属层112以及扩散阻障层(未显示)进行第二化学机械抛光工艺，以完成所需的金属导线114并分别电连接各接触插塞100，如图20所示。

综上所述，本发明亦同时揭露一种金属内连线结构。如图20所示，本发明的金属内连线结构是位于一半导体衬底62上，且半导体衬底62中设置有至少一第一导电体，例如包括栅极66、源极/漏极区域64与间隙壁68的MOS晶体管元件72，而本发明的金属内连线结构包括一位于半导体衬底62上并覆盖第一导电体的第一介电层78，一位于第一介电层78上的第一图案化硬掩模81，一设置于第一图案化硬掩模81与第一介电层78中并电连接第一导电体的接触插塞100，一设置于接触插塞100与第一图案化硬掩模81上的第二介电层102，以及一设置于第二介电层102中且位于第一图案化硬掩模81上并电连接接触插塞100的金属导线114。其中构成各薄膜层以及各导电体的材料已揭露于图12至图20的实施例中，在此亦不详加叙述。

由于本发明是先利图案化光致抗蚀剂层84作为蚀刻掩模来蚀刻硬掩模层80，以将图案化光致抗蚀剂层84的图案转移至硬掩模层80中，形成第一图案化硬掩模81，然后再利用第一图案化硬掩模81作为蚀刻掩模来蚀刻第一介电层78，以形成所需的接触孔92。如此一来，便可以用蚀刻程式控制第一图案化硬掩模81上图案的临界尺寸，使得蚀刻后临界尺寸(AEI CD)小于显影后临界尺寸(ADI CD)。同时，本发明的第一图案化硬掩模81不但是用来当作接触孔92的蚀刻掩模，以及用来当作接触插塞100的化学机械抛光工艺的停止层，而且还可以用来作为后续的金属内连线工艺中沟渠110的蚀刻停止层，省去现有技术中需额外沉积一蚀刻停止层的步骤。此外，由于65纳米以下的工艺需要使用硅化镍(NiSi)作为栅极结构66与源极/漏极区域64表面的金属硅化物70，所以在本发明中，硬掩模层80的材料是采用可以低温制备的碳化硅(SiC)或碳氮化硅(SiCN)，其薄膜生成反应温度必须小于400℃，以避免设于栅极结构66与源极/漏极区域64表面的硅化镍(NiSi)产生相变化。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (22)

1.一金属内连线工艺，包括：

提供一衬底，且该衬底上设置有至少一第一导电体；

于该衬底上形成一第一介电层并覆盖该第一导电体之上；

于该第一介电层上形成一第一图案化硬掩模，用以定义至少一第一开口位置；

利用该第一图案化硬掩模作为蚀刻掩模来蚀刻该第一介电层，以于该第一介电层中形成该第一开口；

于该第一开口中形成一第二导电体，并电连接该第一导电体；

于该第一图案化硬掩模与该第二导电体上形成一第二介电层；

于该第二介电层上形成一第二图案化硬掩模，用以定义至少一第二开口位置；

利用该第二图案化硬掩模作为蚀刻掩模并利用该第一图案化硬掩模与该第二导电体表面作为蚀刻停止层来蚀刻该第二介电层，以于该第二介电层中形成该第二开口；以及

于该第二开口中形成一第三导电体，并电连接该第二导电体。

2.如权利要求1所述的金属内连线工艺，其中该第一导电体包括栅极、源极、漏极或离子掺杂区。

3.如权利要求2所述的金属内连线工艺，其中该第一开口是一接触孔，且该第二导电体是一接触插塞。

4.如权利要求3所述的金属内连线工艺，其中该衬底还形成有一接触蚀刻停止层，设于该衬底与该第一介电层之间并覆盖该第一导电体。

5.如权利要求1所述的金属内连线工艺，其中形成该第一图案化硬掩模的方法另包括：

于该第一介电层上依序形成一掩模层、一抗反射层与一图案化光致抗蚀剂层；

利用该图案化光致抗蚀剂层作为蚀刻掩模来蚀刻该抗反射层与该掩模层，以将该图案化光致抗蚀剂层的图案转移至该掩模层中，形成该第一图案化硬掩模；以及

去除该图案化光致抗蚀剂层与该抗反射层。

6.如权利要求5所述的金属内连线工艺，其中该图案化光致抗蚀剂层的显影后临界尺寸大于该第一图案化硬掩模的蚀刻后临界尺寸。

7.如权利要求5所述的金属内连线工艺，其中该第一导电体表面包括一金属硅化物层，且该掩模层的生成反应温度小于摄氏400度。

8.如权利要求7所述的金属内连线工艺，其中该掩模层是由硅与碳或氮的化合物所构成。

9.如权利要求1所述的金属内连线工艺，其中于该第一开口中形成该第二导电体的方法另包括：

形成一第一金属层填满该第一开口并覆盖于该第一图案化硬掩模上；以及

利用该第一图案化硬掩模当作停止层，对该第一金属层进行一第一化学机械抛光工艺。

10.如权利要求1所述的金属内连线工艺，其中该第二开口包括介层孔、导线沟渠、单镶嵌开口或双镶嵌开口。

11.如权利要求10所述的金属内连线工艺，其中该第三导电体包括介层插塞或金属导线。

12.如权利要求10所述的金属内连线工艺，其中于该第二开口中形成该第三导电体的方法另包括：

形成一第二金属层填满该第二开口并覆盖于该第二导电体与部分的该第一图案化硬掩模上；以及

利用该第二介电层当作停止层，对该第二金属层进行一第二化学机械抛光工艺。

13.如权利要求12所述的金属内连线工艺，其中该第二金属层包括铜。

14.如权利要求1所述的金属内连线工艺，其中该第二图案化硬掩模层是一图案化光致抗蚀剂层。

15.如权利要求14所述的金属内连线工艺，其中该第二图案化硬掩模层与该第二介电层之间还形成有一抗反射层。

16.一种金属内连线结构，该金属内连线结构是位于一衬底上，且该衬底设置有至少一第一导电体，该金属内连线结构包括：

一第一介电层，位于该衬底上并覆盖该第一导电体；

一第一图案化硬掩模，位于该第一介电层上；

一第二导电体，设置于该第一图案化硬掩模与该第一介电层中并电连接该第一导电体；

一第二介电层，设置于该第二导电体与该第一图案化硬掩模上；以及

一第三导电体，设置于该第二介电层中且位于该第一图案化硬掩模上，并电连接该第二导电体。

17.如权利要求16所述的金属内连线结构，其中该第一导电体包括栅极、源极、漏极或离子掺杂区。

18.如权利要求17所述的金属内连线结构，其中该第二导电体是一接触插塞。

19.如权利要求18所述的金属内连线结构，其中该衬底还包括一接触蚀刻停止层，设于该衬底与该第一介电层之间并覆盖该第一导电体。

20.如权利要求16所述的金属内连线结构，其中该第一导电体表面还包括一金属硅化物层。

21.如权利要求20所述的金属内连线结构，其中该图案化硬掩模层包括硅与碳或氮的化合物。

22.如权利要求16所述的金属内连线结构，其中该第三导电体包括介层插塞或金属导线。

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