CN111092053B - 形成集成电路结构的方法以及集成电路 - Google Patents

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Abstract

根据本申请的实施例，提供了形成集成电路结构的方法，包括在晶体管的源极/漏极区域上方形成电连接至源极/漏极区域的第一源极/漏极接触插塞，形成与栅极堆叠件重叠的第一介电硬掩模，使第一源极/漏极接触插塞凹进以形成第一凹槽，在第一凹槽中形成第二介电硬掩模，使层间介电层凹进以形成第二凹槽，以及在第二凹槽中形成第三介电硬掩模。第三介电硬掩模接触第一介电硬掩模和第二介电硬掩模。本申请的实施例还提供了其他形成集成电路结构的方法以及集成电路结构。

Description

形成集成电路结构的方法以及集成电路
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及形成集成电路结构的方法以及集成电路。
背景技术
在最近晶体管制造技术的发展中，金属用于形成接触插塞和金属栅极。接触插塞用于连接至晶体管的源极和漏极区域以及栅极。源极/漏极接触插塞通常连接至源极/漏极硅化物区域，其通过沉积金属层，并且然后实施退火以使金属层与源极/漏极区域中的硅反应形成。栅极接触插塞用于连接至金属栅极。
金属栅极的形成可以包括形成伪栅极堆叠件，去除伪栅极堆叠件以形成开口，在开口中填充金属材料，以及实施平坦化以去除过量的金属材料以形成金属栅极。然后使金属栅极凹进以形成凹槽，并且在凹槽中填充介电硬掩模。当形成栅极接触插塞时，去除硬掩模，使得栅极接触插塞可以接触金属栅极。
也形成电连接至源极/漏极区域的源极/漏极接触插塞。源极/漏极接触插塞的形成包括蚀刻层间电介质(ILD)以形成接触开口，以及在接触开口中形成源极/漏极硅化物区域和接触插塞。
发明内容
根据本申请的实施例，提供了一种形成集成电路结构的方法，所述方法包括：在晶体管的源极/漏极区域上方形成电连接至所述源极/漏极区域的第一源极/漏极接触插塞；形成与栅极堆叠件重叠的第一介电硬掩模；使所述第一源极/漏极接触插塞凹进以形成第一凹槽；在所述第一凹槽中形成第二介电硬掩模；使层间介电层凹进以形成第二凹槽；以及在所述第二凹槽中形成第三介电硬掩模，其中，所述第三介电硬掩模接触所述第一介电硬掩模和所述第二介电硬掩模。
根据本申请的实施例，提供了一种形成集成电路结构的方法，所述方法包括：使层间电介质凹进以形成第一凹槽；用第一介电硬掩模填充所述第一凹槽；在所述第一介电硬掩模和两个第二介电硬掩模上方形成硬掩模，其中，所述两个第二介电硬掩模位于所述第一介电硬掩模的相对侧上并且接触所述第一介电硬掩模；在所述硬掩模中形成槽开口，以露出所述第一介电硬掩模和所述两个第二介电硬掩模；使用蚀刻去除所述两个第二介电硬掩模以形成槽开口延伸件，其中，下面的导电部件暴露于所述槽开口延伸件，并且所述下面的导电部件包括栅极堆叠件或源极/漏极接触插塞，其中，所述第一介电硬掩模在所述蚀刻中暴露，并且在所述蚀刻后保留；填充导电材料，其中，所述导电材料包括位于所述槽开口中的第一部分和位于所述槽开口延伸件中的第二部分；以及去除所述导电材料的第一部分，其中，留下所述导电材料的第二部分以形成彼此物理分隔开的两个接触插塞。
根据本申请的实施例，提供了一种集成电路结构，包括：第一栅极堆叠件和第二栅极堆叠件；层间电介质，位于所述第一栅极堆叠件和所述第二栅极堆叠件之间；介电硬掩模，与所述层间电介质重叠并且接触所述层间电介质，其中，所述介电硬掩模和所述层间电介质由不同材料形成；第一栅极接触件，位于所述第一栅极堆叠件上方并且接触所述第一栅极堆叠件；以及第二栅极接触件，位于所述第二栅极堆叠件上方并且接触所述第二栅极堆叠件，其中，所述第一栅极接触件和所述第二栅极接触件通过所述介电硬掩模彼此分隔开，并且所述第一栅极接触件和所述第二栅极接触件的侧壁与所述介电硬掩模的侧壁接触以形成基本垂直的界面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图17D、图18A、图18B、图18C、图18D、图19A、图19B、图19C、图19D、图20A、图20B、图20C、图20D、图21A、图21B、图21C和图21D示出了根据一些实施例的槽源极/漏极接触插槽和槽栅极接触插塞的形成中的中间阶段的立体图和截面图。
图22示出了根据一些实施例的槽源极/漏极接触插槽的部分的放大视图。
图23示出了根据一些实施例的用于形成槽源极/漏极接触插塞和槽栅极接触插塞的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例提供了具有槽源极/漏极接触插塞和槽栅极接触插塞的晶体管及其形成方法。根据一些实施例示出了形成槽源极/漏极接触插塞和槽栅极接触插塞的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在一些示出的实施例中，将鳍式场效应晶体管(FinFET)的形成用作解释本发明的概念的实例。平面晶体管也可以采用本发明的概念。
图1至图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图17D、图18A、图18B、图18C、图18D、图19A、图19B、图19C、图19D、图20A、图20B、图20C、图20D、图21A、图21B、图21C和图21D示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)和对应的槽源极/漏极接触插槽和槽栅极接触插塞的形成中的中间阶段的截面图和立体图。在整个说明书中，接触插塞也可以称为接触件，并且其顶视图形状可以包括槽(带)形状、矩形形状、圆形形状或任何其它适用形状。这些图中示出的工艺流程也示意性地反映图在23所示的工艺流程200中。
在图1中，提供了衬底20。衬底20可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底20可以是晶圆10(诸如硅晶圆)的一部分。通常，SOI衬底是形成在绝缘层上的半导体材料的层。例如，绝缘层可以是埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层或梯度衬底的其它衬底。在一些实施例中，衬底20的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。
进一步参照图1，在衬底20中形成阱区域22。相应的工艺示出为图23所示的工艺流程200中的工艺202。根据本发明的一些实施例，阱区域22是通过将n型杂质(其可以是磷、砷、锑等)注入至衬底20中而形成的n型阱区域。根据本发明的一些实施例，阱区域22是通过将p型杂质(其可以是硼、铟等)注入至衬底20中而形成的p型阱区域。产生的阱区域22可以延伸至衬底20的顶面。n型或p型杂质浓度可以等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间的范围内。
参照图2，形成从衬底20的顶面延伸至衬底20内的隔离区域24。隔离区域24在下文中可选地称为浅沟槽隔离(STI)区域。相应的工艺示出为图23所示的工艺流程200中的工艺204。衬底20的位于相邻STI区域24之间的部分称为半导体带26。为了形成STI区域24，在半导体衬底20上形成垫氧化物层28和硬掩模层30，并且然后图案化垫氧化物层28和硬掩模层30。垫氧化物层28可以是由氧化硅形成的薄膜。根据本发明的一些实施例，垫氧化物层28在热氧化工艺中形成，其中，半导体衬底20的顶面层被氧化。垫氧化物层28用作半导体衬底20和掩模层30之间的粘合层。垫氧化物层28也可以用作用于蚀刻硬掩模层30的蚀刻停止层。根据本发明的一些实施例，硬掩模层30由例如使用低压化学汽相沉积(LPCVD)的氮化硅形成。根据本发明的其它实施例，通过硅的热氮化或等离子体增强化学汽相沉积(PECVD)形成硬掩模层30。在硬掩模层30上形成光刻胶(未示出)并且然后图案化光刻胶。然后，使用图案化的光刻胶作为蚀刻掩模图案化硬掩模层30以形成如图2所示的硬掩模30。
接下来，将图案化的硬掩模层30用作蚀刻掩模以蚀刻垫氧化物层28和衬底20，以及随后用介电材料填充衬底20中的产生的沟槽。实施诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以去除介电材料的过量部分，并且介电材料的剩余部分是STI区域24。STI区域24可以包括衬垫电介质(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫电介质也可以是使用例如原子层沉积(ALD)、高密度等离子体化学汽相沉积(HDPCVD)或化学汽相沉积(CVD)形成的沉积的氧化硅层、氮化硅层等。STI区域24也可以包括位于衬垫氧化物上方的介电材料，其中，介电材料可以使用可流动化学汽相沉积(FCVD)、旋涂等形成。根据一些实施例，位于衬垫电介质上方的介电材料可以包括氧化硅。
硬掩模30的顶面和STI区域24的顶面可以彼此基本齐平。半导体带26位于相邻的STI区域24之间。根据本发明的一些实施例，半导体带26是原始衬底20的一部分，并且因此，半导体带26的材料与衬底20的材料相同。在本发明的可选实施例中，半导体带26是通过蚀刻衬底20的位于STI区域24之间的部分以形成凹槽，并且实施外延以在凹槽中再生长另一半导体材料而形成的替换带。因此，半导体带26由与衬底20的材料不同的半导体材料形成。根据一些实施例，半导体带26由硅锗、硅碳或III-V族化合物半导体材料形成。
参照图3，使STI区域24凹进，使得半导体带26的顶部突出高于其余部分的STI区域24的顶面24A，以形成突出鳍36。相应的工艺示出为图23所示的工艺流程200中的工艺206。可以使用干蚀刻工艺实施蚀刻，其中，例如使用HF3和NH3作为蚀刻气体。在蚀刻工艺期间，可以产生等离子体。也可以包括氩气。根据本发明的可选实施例，使用湿蚀刻工艺实施STI区域24的凹进。例如，蚀刻化学物质可以包括HF。
在上面示出的实施例中，可以通过任何合适的方法图案化鳍。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺图案化鳍。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍。
参照图4，伪栅极堆叠件38形成为在(突出)鳍36的顶面和侧壁上延伸。相应的工艺示出为图23所示的工艺流程200中的工艺208。伪栅极堆叠件38可以包括伪栅极电介质40和位于伪栅极电介质40上方的伪栅电极42。可以例如使用多晶硅形成伪栅电极42，并且也可以使用其它材料。每个伪栅极堆叠件38也可以包括位于伪栅电极42上方的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、碳氮化硅或它们的多层形成。伪栅极堆叠件38可以横跨在单个或多个突出鳍36和/或STI区域24上方。伪栅极堆叠件38也具有垂直于突出鳍36的纵向方向的纵向方向。
接下来，在伪栅极堆叠件38的侧壁上形成栅极间隔件46。相应的工艺也示出为图23所示的工艺流程200中的工艺208。根据本发明的一些实施例，栅极间隔件46由诸如氮化硅、碳氮化硅等的介电材料形成，并且可以具有单层结构或包括多个介电层的多层结构。
然后实施蚀刻工艺以蚀刻突出鳍36的未由伪栅极堆叠件38和栅极间隔件46覆盖的部分，产生图5所示的结构。相应的工艺示出为图23所示的工艺流程200中的工艺210。凹进可以是各向异性的，并且因此鳍36的位于伪栅极堆叠件38和栅极间隔件46正下方的部分受到保护，并且不被蚀刻。根据一些实施例，凹进的半导体带26的顶面可以低于STI区域24的顶面24A。因此形成凹槽50。凹槽50包括位于伪栅极堆叠件38的相对侧上的部分，以及位于突出鳍36的其余部分之间的部分。
接下来，通过在凹槽50中选择性地生长(通过外延)半导体材料来形成外延区域(源极/漏极区域)54，产生图6中的结构。相应的工艺示出为图23所示的工艺流程200中的工艺212。取决于产生的FinFET是p型FinFET还是n型FinFET，可以在随着外延的进行原位掺杂p型或n型杂质。例如，当产生的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)或硅硼(SiB)。相反地，当产生的FinFET是n型FinFET时，可以生长硅磷(SiP)或硅碳磷(SiCP)。根据本发明的可选实施例，外延区域54包括III-V族化合物半导体，诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合、它们的多层等。在用外延区域54填充凹槽50之后，外延区域54的进一步外延生长使得外延区域54水平扩展，并且可以形成小平面。外延区域54的进一步生长也可以使相邻的外延区域54彼此合并。可以生成空隙(气隙)56。根据本发明的一些实施例，当外延区域54的顶面仍然是波浪形时，或当合并的外延区域54的顶面变得基本平坦(这通过在外延区域54上进一步生长实现，如图6所示)时，可以完成外延区域54的形成。
在外延工艺之后，可以用p型或n型杂质进一步注入外延区域54以形成源极和漏极区域，其也使用参考标号54表示。根据本发明的可选实施例，当外延区域54在外延期间原位掺杂有p型或n型杂质时，跳过注入步骤。
图7A示出了在接触蚀刻停止层(CESL)58和层间电介质(ILD)60的形成之后的结构的立体图。相应的工艺示出为图23所示的工艺流程200中的工艺214。CESL 58可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 60可以包括使用例如FCVD、旋涂、CVD或其它沉积方法形成的介电材料。ILD 60可以由含氧介电材料形成，含氧介电材料可以是基于氧化硅的材料，诸如正硅酸乙酯(TEOS)氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等。可以实施诸如CMP工艺或机械研磨工艺的平坦化工艺以使ILD 60、伪栅极堆叠件38和栅极间隔件46的顶面彼此齐平。
图7B示出了图7A中的参考截面7B-7B，其中示出了伪栅极堆叠件38。接下来，蚀刻包括硬掩模层44、伪栅电极42和伪栅极电介质40的伪栅极堆叠件38，在栅极间隔件46之间形成沟槽62，如图8所示。相应的工艺示出为图23所示的工艺流程200中的工艺216。突出鳍36的顶面和侧壁暴露于沟槽62。
接下来，如图9A和图9B所示，在沟槽62(图8)中形成替换栅极堆叠件72。图9B示出了图9A中的参考截面9B-9B。相应的工艺示出为图23所示的工艺流程200中的工艺218。替换栅极堆叠件72包括栅极电介质68和相应的栅电极70。
根据本发明的一些实施例，栅极电介质68包括作为其下部的界面层(IL)64。IL 64形成在突出鳍36的暴露表面上。IL 64可以包括通过突出鳍36的热氧化、化学氧化工艺或沉积工艺形成的诸如氧化硅层的氧化物层。栅极电介质68也可以包括形成在IL 64上方的高k介电层66。高k介电层66包括高k介电材料，诸如氧化铪、氧化镧、氧化铝、氧化锆等。高k介电材料的介电常数(k值)高于3.9，并且可以高于约7.0，并且有时高达21.0或更高。高k介电层66位于IL 64上面并且可以接触IL 64。高k介电层66形成为共形层，并且在突出鳍36的侧壁以及栅极间隔件46的顶面和侧壁上延伸。根据本发明的一些实施例，使用ALD、CVD、PECVD、分子束沉积(MBD)等形成高k介电层66。
进一步参照图9B，在栅极电介质68上形成栅电极70。栅电极70可以包括多个含金属层74(其可以形成为共形层)，以及填充沟槽的未由多个含金属层74填充的其余部分的填充金属区域76。含金属层74可以包括阻挡层、位于阻挡层上方的功函层，以及位于功函层上方的一个或多个金属覆盖层。
图10示出了根据一些实施例的介电硬掩模80的形成。相应的工艺示出为图23所示的工艺流程200中的工艺220。介电硬掩模80的形成可以包括实施蚀刻工艺以使栅极堆叠件72凹进，从而形成凹槽，用介电材料填充凹槽，并且然后，实施诸如CMP工艺或机械研磨工艺的平坦化工艺，以去除介电材料的过量部分。栅极间隔件46也可以在蚀刻工艺中凹进，并且介电硬掩模80可以突出高于栅极间隔件46的顶面。介电硬掩模80可以由氮化硅、氮氧化硅、碳氮氧化硅等形成。
图11示出了源极/漏极接触插塞82的形成。相应的工艺示出为图23所示的工艺流程200中的工艺222。源极/漏极接触插塞82的形成包括蚀刻ILD 60以暴露下面的CESL 58的部分，并且然后蚀刻CESL 58的暴露部分以露出源极/漏极区域54。在随后的工艺中，金属层(诸如Ti层)沉积并且延伸至接触开口中。可以实施金属氮化物覆盖层。然后实施退火工艺以使金属层与源极/漏极区域54的顶部反应以形成硅化物区域84。接下来，保留先前形成的金属氮化物层不被去除，或者去除先前形成的金属氮化物层，并且随后沉积新的金属氮化物层(诸如氮化钛层)。然后在接触开口中填充诸如钨、钴等的填充金属材料，并且随后平坦化以去除过量的材料，从而产生源极/漏极接触插塞82。接触插塞82可以延伸至CESL 58，并且可以与CESL 58的侧壁部分接触，或可以通过ILD 60的一些部分与CESL58的侧壁部分间隔开。因此形成可以与一个FinFET并联连接的FinFET 86。
然后，在源极/漏极接触插塞82和栅极堆叠件72中的栅电极70上方形成电连接至源极/漏极接触插塞82和栅极堆叠件72中的栅电极70的接触插塞。在随后的附图中，附图标号(诸如图12A、图12B、图12C和图12D)可以包括相同的数字以及随后的字符“A”、字符“B”、字符“C”或字符“D”。字符“A”表示相应的附图示出了顶视图。字符“B”表示相应的附图示出了相应的顶视图中的参考截面“B-B”。字符“C”表示相应的附图示出了相应的顶视图中的参考截面“C-C”。字符“D”表示相应的附图示出了相应顶视图中的参考截面“D-D”。
图12A示出了图11所示的结构的顶视图，并且图12B、图12C和图12D分别示出了图12A中的参考截面“B-B”、“C-C”和“D-D”。在图12A、图12B、图12C、图12D和随后的附图中未示出结构的一些细节。例如，在图12B中，未示出栅极堆叠件72的细节，并且在图12B、图12C和图12D中，未示出源极/漏极区域、源极/漏极硅化物区域、半导体鳍、STI区域等。例如，可以参照图9B和图11找出未示出的细节。
如图12A所示，源极/漏极接触插塞82和ILD 60可以被分配为多个列，并且可选地分配。应当理解，示出的布局是实例，并且其中，根据电路设计形成源极/漏极接触插塞82。介电硬掩模80形成为带，其中，栅极堆叠件72(图12A中不可见，参照图12B)位于在硬掩模80下面。应当理解，由于栅极堆叠件可以被切割成较短的部分以将同一列中的栅电极分成较小的片，可以(或可以不)将同一列中的介电硬掩模80分成较小的部分。
图12B示出了图12A中的参考截面B-B，并且示出了交替分配的多个栅极堆叠件72和ILD 60的多个部分以及下面的CESL 58。图12C示出了图12A中的参考截面C-C，并且示出了交替分配的多个栅极堆叠件72和多个源极/漏极接触插塞82。图12D示出了图12A中的参考截面D-D，并且示出了两个相邻的源极/漏极接触插塞82，两个相邻的源极/漏极接触插塞82通过它们之间的ILD 60和CESL 58彼此分隔开。在整个说明书中，介电硬掩模80可选地称为自对准电介质-1(SAD-1)。因为介电硬掩模80的尺寸和位置与栅极堆叠件和栅极间隔件的尺寸和位置自对准。SAD-1的材料可以选自但不限于SiC、LaO、AlO、AlON、ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、SiO等。
参照图13A、图13C和图13D，形成介电硬掩模88。相应的工艺示出为图23所示的工艺流程200中的工艺224。介电硬掩模88称为SAD-2，因为它们与源极/漏极接触插塞82自对准，并且介于介电硬掩模80之间。介电硬掩模88的材料与ILD 60的材料不同，并且可以选自但不限于SiC、LaO、AlO、AlON、ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、SiO等。而且，介电硬掩模88的材料可以与介电硬掩模80的材料相同或不同。介电硬掩模88的形成可以包括蚀刻如图12A、图12C和图12D所示的源极/漏极接触插塞82，以形成凹槽，在凹槽中填充介电材料，以及实施诸如CMP工艺或机械研磨工艺的平坦化工艺。介电硬掩模88的底部可以低于栅极间隔件46的顶面、与栅极间隔件46的顶面齐平或高于栅极间隔件46的顶面。介电硬掩模88可以不延伸至图13B中的参考截面中，因此在图13B的参考截面中未示出。
图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C和图16D示出了介电硬掩模92的形成，介电硬掩模92可选地称为SAD-3。相应的工艺示出为图23所示的工艺流程200中的工艺228。参照图14B和图14D，在蚀刻工艺中使ILD 60凹进，形成开口90。如图14A所示，凹槽90的位置和尺寸可以分别与ILD 60和CESL58的位置和尺寸相同。在凹进之后，ILD 60和CESL 58的部分留在每个开口90下方，其中，CESL 58具有U形截面图(参照图11)。开口90的底部可以低于源极/漏极接触插塞82和介电硬掩模88之间的界面、与源极/漏极接触插塞82和介电硬掩模88之间的界面齐平或高于源极/漏极接触插塞82和介电硬掩模88之间的界面(图14C和图14D所示)。使用对介电硬掩模80和88具有高蚀刻选择性的蚀刻气体实施蚀刻，从而不蚀刻介电硬掩模80和88。此外，未损坏栅极间隔件46。
图15A、图15B、图15C和图15D示出了介电材料92的形成。介电材料92可以选自具有高击穿电压的材料，诸如高k介电材料。介电材料92可包括但不限于SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi等。此外，虽然介电材料92可以与介电硬掩模80和88具有共同的候选材料，但是介电材料92的材料与介电硬掩模80和88的材料不同，使得在随后的蚀刻工艺中，介电材料92与介电硬掩模80和88存在高蚀刻选择性值。介电材料92的形成方法可以包括原子层沉积(ALD)、旋涂、PECVD等。
根据本发明的一些实施例，如果介电材料92的顶面不平坦，则平坦化介电材料92。否则，可以跳过平坦化工艺。然后实施回蚀刻工艺，直至剩余的介电材料92的顶面与介电硬掩模80(图16B)和介电硬掩模88(图16C)的顶面共面。根据本发明的一些实施例，实施平坦化工艺直至暴露介电硬掩模80和88。介电材料92的其余部分也称为介电硬掩模92或SAD-392。图16A和图16D分别示出了顶视图和截面图。此时，介电硬掩模80、88和92的顶面全部暴露，并且可以是共面的。
如图16D所示，可以形成气隙94，其密封在相应的介电硬掩模92中。此外，由于介电硬掩模92的顶部宽度可以小于底部宽度，所以可能在底角处形成空隙96，该底角是由源极/漏极接触插塞82、CESL 58/ILD 60和介电硬掩模92限定的拐角区域。如果在顶视图中观察，气隙94和空隙96可以形成纵向方向平行于硬掩模92的纵向方向的细长带。根据可选实施例，没有形成气隙94和空隙96中的一个或两个。
图17A、图17B、图17C和图17D示出了蚀刻停止层102和硬掩模104的形成，其用于形成和保持槽栅极接触开口和槽源极/漏极接触开口的图案。相应的工艺示出为图23所示的工艺流程200中的工艺230。蚀刻停止层102可以由氧化物、氮化物、碳化物、碳氧化物等形成。硬掩模104可以由氮化钛、氮化硼、氧化物、氮化物等形成。
接下来，如图18A、图18B、图18C和图18D所示，形成槽源极/漏极接触开口。相应的工艺示出为图23所示的工艺流程200中的工艺232。蚀刻硬掩模104和蚀刻停止层102的一些部分，从而在硬掩模104和蚀刻停止层102中形成开口106(图18A、图18C和图18D)。图18A示出了其中形成槽形(细长)开口106的实例，通过该开口106暴露下面的介电硬掩模88和92。根据本发明的一些实施例，为了形成开口106，形成并且图案化光刻胶108(图18B、图18C和图18D)，并且然后使用图案化的光刻胶108作为蚀刻掩模来蚀刻硬掩模104和蚀刻停止层102。
接下来，如图18C和图18D所示，蚀刻暴露的介电硬掩模88的部分以在介电硬掩模80之间延伸槽开口106。相应的工艺也示出为图23所示的工艺流程200中的工艺232。因此，槽开口106具有向下延伸至低于第三介电硬掩模92(图18D)的顶面的水平面，并且相应的部分在下文中称为槽开口延伸件。一些源极/漏极接触插塞82暴露，如图18C和图18D所示。而且，如图18D所示，保留介电硬掩模92。使用蚀刻剂实施介电硬掩模88的蚀刻，使得存在高蚀刻选择性值(介电硬掩模88的蚀刻速率与介电硬掩模92的蚀刻速率的比率)，例如，高于约20、30或更高。因此，如图18D所示，介电硬掩模92未被蚀刻，并且保持将相邻的槽开口延伸件彼此分隔开。此外，在蚀刻中，蚀刻选择性(介电硬掩模88的蚀刻速率与介电硬掩模80的蚀刻速率)可以在例如约1.0和约50之间的范围内。然后去除光刻胶108。
图19A、图19B、图19C和图19D以及图20A、图20B、图20C和图20D示出了槽栅极接触开口的形成。相应的工艺示出为图23所示的工艺流程200中的工艺234。图19A、图19B、图19C和图19D示出了光刻胶110的形成和图案化，其中形成了槽开口112，如图19A和图19B所示。接下来，光刻胶110用作蚀刻掩模以蚀刻下面的硬掩模104和蚀刻停止层102，使得槽开口112延伸至硬掩模104和蚀刻停止层102中，如图20B所示。该工艺为两个蚀刻工艺。
在蚀刻硬掩模104和蚀刻停止层102之后，蚀刻暴露的介电硬掩模80，露出下面的栅极堆叠件72，如图20A和图20B所示。相应的工艺也示出为图23所示的工艺流程200中的工艺234。因此，槽开口112具有向下延伸至低于第三介电硬掩模92的顶面的水平面，并且相应部分在下文中称为槽开口延伸件。使用蚀刻剂实施介电硬掩模80的蚀刻，使得存在高蚀刻选择性值(介电硬掩模80的蚀刻速率与介电硬掩模92的蚀刻速率的比率)，例如，高于约20、30或更高。因此，如图20B所示，介电硬掩模92未被蚀刻，并且保持将相邻的槽开口延伸件彼此分隔开。此外，在蚀刻中，蚀刻选择性(介电硬掩模80的蚀刻速率与介电硬掩模88的蚀刻速率)可以在例如约1.0和约50之间的范围内。然后去除光刻胶110。
通过用选择的与介电硬掩模80和88的材料的不同的材料形成介电硬掩模92，当蚀刻介电硬掩模80和88时，可以具有高蚀刻选择性值，从而在槽源极/漏极接触开口106和槽栅极接触开口112的形成期间，未使介电硬掩模92凹进。否则，如果没有形成介电硬掩模92来替换ILD 60的相应部分，则区域94A(图20B)和94B(图20D)中的ILD 60的顶部将在槽开口的形成中凹进。
在上面讨论的工艺中，作为实例，两个源极/漏极接触插塞82暴露于槽源极/漏极接触开口106并且作为实例，两个栅极堆叠件72暴露于槽栅极接触开口112。根据本发明的一些实施例，槽源极/漏极接触开口106和槽栅极接触开口112可以形成为更加细长，使得三个或多个源极/漏极接触插塞82可以暴露于相同的槽源极/漏极接触开口106，并且三个或多个栅极堆叠件72可以暴露于相同的槽栅极接触开口112。
如图20B和图20D所示，槽开口106和112都保留在硬掩模104和蚀刻停止层102中。两个(或多个)源极/漏极接触插塞82位于相同的槽源极/漏极接触开口106下面并且暴露于相同的槽源极/漏极接触开口106，并且两个(或多个)栅极堆叠件72位于相同的槽栅极接触开口112下面并且暴露于相同的槽栅极接触开口112。
然后在开口106和112中形成源极/漏极接触插塞和栅极接触插塞。相应的工艺示出为图23所示的工艺流程200中的工艺236。形成工艺可以包括在开口106和112中填充导电材料，并且实施诸如CMP工艺或机械研磨工艺的平坦化工艺以去除导电材料的过量部分。图21A、图21B、图21C和图21D中示出了产生的源极/漏极接触插塞116和栅极接触插塞114。示出的源极/漏极接触插塞116可以属于不同的FinFET。示出的栅极接触插塞114也可以属于不同的FinFET。根据本发明的一些实施例，填充的导电材料包括扩散阻挡层(其可以由氮化钛、氮化钽、钛或钽形成)，以及填充材料，诸如铜、钨、钴、钌等。
如图21A和图21B所示，两个相邻的栅极接触插塞114通过它们之间的介电硬掩模92彼此分隔开。如上所述，选择介电硬掩模92的材料，使得它不会在其中填充栅极接触插塞114的开口的形成中凹进。然而，如果没有形成介电硬掩模92，则ILD 60可以占据介电硬掩模92的空间，并且可以在形成槽接触开口112(图20B)时凹进，区域94A(图21B)可以在形成栅极接触开口时凹进。这将导致相邻栅极接触插塞114的电短路。因此，通过形成介电硬掩模92，消除了相邻栅极接触插塞114的电短路。类似地，在区域94B(图21D)中形成介电硬掩模92使其更能抵抗源极/漏极接触开口的形成中的损坏。因此，消除了相邻源极/漏极接触插塞116的电短路。
图22示出了图21D的放大视图。根据本发明的一些实施例，气隙94的高度H1在约0nm和约50nm之间的范围内，宽度W1在约0nm和约30nm之间的范围内。空隙96的高度H2可以在约0nm和约50nm之间的范围内，宽度W2可以在约0nm和约30nm之间的范围内。从气隙94的底部至下面的ILD 60的顶部的垂直距离D1可以在约0nm和约60nm之间的范围内。剩余的介电硬掩模88的宽度W3可以在约0nm和约30nm之间的范围内。在示出的介电硬掩模92的侧壁上，没有剩余的介电硬掩模88，并且源极/漏极接触插塞116与介电硬掩模92物理接触，而如图21D中示出的每个剩余的介电硬掩模88可以存在或可以不存在，这取决于槽源极/漏极接触开口的尺寸。介电硬掩模92的高度H3(图21B)可以在约1nm和约40nm之间的范围内。而且，高度H3与位于介电硬掩模92正下方的ILD 60和CESL 58的部分的总高度的比率可以在约0.2和约12之间的范围内。
本发明的实施例具有一些有利特征。随着集成电路中部件尺寸的减小，源极/漏极接触插塞和栅极接触插塞的尺寸减小。例如，由于光刻工艺的限制，形成具有小尺寸的接触插塞变得更加困难。为了克服这种限制，形成槽接触插塞，使得通过相同的槽源极/漏极接触开口形成多个源极/漏极接触插塞，并且通过相同的槽栅极接触开口形成多个栅极接触插塞。然而，通过相同的槽开口形成的源极/漏极接触插塞由于ILD的损坏而遭受电短路问题，并且通过相同的槽开口形成的栅极接触插塞也由于ILD的损坏而遭受电短路。通过形成介电硬掩模92来解决该问题。此外，由于相邻栅极接触插塞(或源极/漏极接触插塞)之间的距离较小，所以也增加了介电击穿的可能性。因此，根据本发明的实施例，可以使用具有比ILD更高的击穿电压的材料来形成介电硬掩模92。
根据本发明的一些实施例，形成集成电路结构的方法包括在晶体管的源极/漏极区域上方形成电连接至源极/漏极区域的第一源极/漏极接触插塞；形成与栅极堆叠件重叠的第一介电硬掩模；使第一源极/漏极接触插塞凹进以形成第一凹槽；在第一凹槽中形成第二介电硬掩模；使层间介电层凹进以形成第二凹槽；以及在第二凹槽中形成第三介电硬掩模，其中，第三介电硬掩模接触第一介电硬掩模和第二介电硬掩模。在实施例中，形成第三介电硬掩模包括平坦化工艺，以使第一介电硬掩模、第二介电硬掩模和第三介电硬掩模的顶面彼此平坦化。在实施例中，该方法还包括：在形成第三介电硬掩模之后，去除第二介电硬掩模以形成第三凹槽。在实施例中，该方法还包括在第三凹槽中填充导电材料以在第一源极/漏极接触插塞上方形成接触第一源极/漏极接触插塞的第二源极/漏极接触插塞，其中，第二源极/漏极接触插塞的侧壁接触第一介电硬掩模的侧壁以形成基本垂直的界面。在实施例中，使用蚀刻剂去除第二介电硬掩模，并且将第三介电硬掩模暴露于蚀刻剂，并且不被蚀刻。在实施例中，该方法还包括：在形成第三介电硬掩模之后，去除第一介电硬掩模以形成第四凹槽。在实施例中，该方法还包括：在第四凹槽中填充导电材料以在栅极堆叠件上方形成接触栅极堆叠件的栅极接触插塞，其中，栅极接触插塞的侧壁接触第三介电硬掩模的侧壁以形成基本垂直的界面。在实施例中，使用蚀刻剂去除第一介电硬掩模，并且将第三介电硬掩模暴露于蚀刻剂，并且不被蚀刻。在实施例中，形成第三介电硬掩模包括形成高k介电区域。在实施例中，气隙密封在第三介电硬掩模中。
根据本发明的一些实施例，形成集成电路结构的方法包括使层间电介质凹进以形成第一凹槽；用第一介电硬掩模填充第一凹槽；在第一介电硬掩模和两个第二介电硬掩模上方形成硬掩模，其中，两个第二介电硬掩模位于第一介电硬掩模的相对侧上并且接触第一介电硬掩模；在硬掩模中形成槽开口，以露出第一介电硬掩模和两个第二介电硬掩模；使用蚀刻去除两个第二介电硬掩模以形成槽开口延伸件，其中，下面的导电部件暴露于槽开口延伸件，并且下面的导电部件包括栅极堆叠件或源极/漏极接触插塞，其中，第一介电硬掩模在蚀刻中暴露，并且在蚀刻后保留；填充导电材料，其中，导电材料包括位于槽开口中的第一部分和位于槽开口延伸件中的第二部分；以及去除导电材料的第一部分，其中，留下导电材料的第二部分以形成彼此物理分隔开的两个接触插塞。在实施例中，下面的导电部件包括源极/漏极接触插塞，并且两个接触插塞包括两个附加的源极/漏极接触插塞。在实施例中，下面的导电部件包括栅极堆叠件，并且两个接触插塞包括两个栅极接触插塞。在实施例中，当去除两个第二介电硬掩模时，两个第二介电硬掩模和第一介电硬掩模具有高于约20的蚀刻选择性。在实施例中，去除导电材料的第一部分包括平坦化工艺，其中，在平坦化工艺之后暴露第一介电硬掩模。
根据本发明的一些实施例，集成电路结构包括第一栅极堆叠件和第二栅极堆叠件；位于第一栅极堆叠件和第二栅极堆叠件之间的层间电介质；介电硬掩模，与层间电介质重叠并且接触层间电介质，其中，介电硬掩模和层间电介质由不同材料形成；第一栅极接触插塞，位于第一栅极堆叠件上方并且接触第一栅极堆叠件；以及第二栅极接触插塞，位于第二栅极堆叠件上方并且接触第二栅极堆叠件，其中，第一栅极接触插塞和第二栅极接触插塞通过介电硬掩模彼此分隔开，并且第一栅极接触插塞和第二栅极接触插塞的侧壁接触介电硬掩模的侧壁以形成基本垂直的界面。在实施例中，第一栅极接触插塞、第二栅极接触插塞和介电硬掩模的顶面共面。在实施例中，介电硬掩模由高k介电材料形成。在实施例中，集成电路结构还包括位于第一栅极堆叠件和第二栅极堆叠件的相对侧上的栅极间隔件，其中，介电硬掩模的底面低于栅极间隔件的顶面。在实施例中，介电硬掩模的顶面高于栅极间隔件的顶面。
根据本申请的实施例，提供了一种形成集成电路结构的方法，所述方法包括：在晶体管的源极/漏极区域上方形成电连接至所述源极/漏极区域的第一源极/漏极接触插塞；形成与栅极堆叠件重叠的第一介电硬掩模；使所述第一源极/漏极接触插塞凹进以形成第一凹槽；在所述第一凹槽中形成第二介电硬掩模；使层间介电层凹进以形成第二凹槽；以及在所述第二凹槽中形成第三介电硬掩模，其中，所述第三介电硬掩模接触所述第一介电硬掩模和所述第二介电硬掩模。
根据本申请的实施例，其中，形成所述第三介电硬掩模包括平坦化工艺，以使所述第一介电硬掩模、所述第二介电硬掩模和所述第三介电硬掩模的顶面彼此平坦化。
根据本申请的实施例，还包括，在形成所述第三介电硬掩模之后，去除所述第二介电硬掩模以形成第三凹槽。
根据本申请的实施例，还包括，在所述第三凹槽中填充导电材料以在所述第一源极/漏极接触插塞上方形成接触所述第一源极/漏极接触插塞的第二源极/漏极接触插塞，其中，所述第二源极/漏极接触插塞的侧壁接触所述第一介电硬掩模的侧壁以形成基本垂直的界面。
根据本申请的实施例，其中，使用蚀刻剂去除所述第二介电硬掩模，并且将所述第三介电硬掩模暴露于蚀刻剂，并且不被蚀刻。
根据本申请的实施例，还包括：在形成所述第三介电硬掩模之后，去除所述第一介电硬掩模以形成第四凹槽。
根据本申请的实施例，还包括：在所述第四凹槽中填充导电材料以在所述栅极堆叠件上方形成接触所述栅极堆叠件的栅极接触插塞，其中，所述栅极接触插塞的侧壁接触所述第三介电硬掩模的侧壁以形成基本垂直的界面。
根据本申请的实施例，其中，使用蚀刻剂去除所述第一介电硬掩模，并且将所述第三介电硬掩模暴露于蚀刻剂，并且不被蚀刻。
根据本申请的实施例，其中，形成所述第三介电硬掩模包括形成高k介电区域。
根据本申请的实施例，其中，气隙密封在所述第三介电硬掩模中。
根据本申请的实施例，提供了一种形成集成电路结构的方法，所述方法包括：使层间电介质凹进以形成第一凹槽；用第一介电硬掩模填充所述第一凹槽；在所述第一介电硬掩模和两个第二介电硬掩模上方形成硬掩模，其中，所述两个第二介电硬掩模位于所述第一介电硬掩模的相对侧上并且接触所述第一介电硬掩模；在所述硬掩模中形成槽开口，以露出所述第一介电硬掩模和所述两个第二介电硬掩模；使用蚀刻去除所述两个第二介电硬掩模以形成槽开口延伸件，其中，下面的导电部件暴露于所述槽开口延伸件，并且所述下面的导电部件包括栅极堆叠件或源极/漏极接触插塞，其中，所述第一介电硬掩模在所述蚀刻中暴露，并且在所述蚀刻后保留；填充导电材料，其中，所述导电材料包括位于所述槽开口中的第一部分和位于所述槽开口延伸件中的第二部分；以及去除所述导电材料的第一部分，其中，留下所述导电材料的第二部分以形成彼此物理分隔开的两个接触插塞。
根据本申请的实施例，其中，所述下面的导电部件包括源极/漏极接触插塞，并且所述两个接触插塞包括两个附加的源极/漏极接触插塞。
根据本申请的实施例，其中，所述下面的导电部件包括栅极堆叠件，并且所述两个接触插塞包括两个栅极接触插塞。
根据本申请的实施例，其中，当去除所述两个第二介电硬掩模时，所述两个第二介电硬掩模和所述第一介电硬掩模具有高于约20的蚀刻选择性。
根据本申请的实施例，其中，去除所述导电材料的第一部分包括平坦化工艺，并且其中，在所述平坦化工艺之后暴露所述第一介电硬掩模。
根据本申请的实施例，提供了一种集成电路结构，包括：第一栅极堆叠件和第二栅极堆叠件；层间电介质，位于所述第一栅极堆叠件和所述第二栅极堆叠件之间；介电硬掩模，与所述层间电介质重叠并且接触所述层间电介质，其中，所述介电硬掩模和所述层间电介质由不同材料形成；第一栅极接触件，位于所述第一栅极堆叠件上方并且接触所述第一栅极堆叠件；以及第二栅极接触件，位于所述第二栅极堆叠件上方并且接触所述第二栅极堆叠件，其中，所述第一栅极接触件和所述第二栅极接触件通过所述介电硬掩模彼此分隔开，并且所述第一栅极接触件和所述第二栅极接触件的侧壁与所述介电硬掩模的侧壁接触以形成基本垂直的界面。
根据本申请的实施例，其中，所述第一栅极接触件、所述第二栅极接触件和所述介电硬掩模的顶面共面。
根据本申请的实施例，其中，所述介电硬掩模由高k介电材料形成。
根据本申请的实施例，还包括，位于所述第一栅极堆叠件和所述第二栅极堆叠件的相对侧上的栅极间隔件，其中，所述介电硬掩模的底面低于所述栅极间隔件的顶面。
根据本申请的实施例，其中，所述介电硬掩模的顶面高于所述栅极间隔件的顶面。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成集成电路结构的方法，所述方法包括：
在晶体管的源极/漏极区域上方形成电连接至所述源极/漏极区域的第一源极/漏极接触插塞；
形成与栅极堆叠件重叠的第一介电硬掩模；
使所述第一源极/漏极接触插塞凹进以形成第一凹槽；
在所述第一凹槽中形成第二介电硬掩模；
使位于相邻的所述栅极堆叠件之间的层间介电层凹进，以形成暴露第一介电硬掩模的侧壁、所述第二介电硬掩模的侧壁和所述第一源极/漏极接触插塞的侧壁的第二凹槽；
在所述第二凹槽中形成位于相邻所述第一介电硬掩模和相邻所述第二介电硬掩模包围区域内的第三介电硬掩模，其中，所述第三介电硬掩模接触所述第一源极/漏极接触插塞、所述第一介电硬掩模和所述第二介电硬掩模，所述第三介电硬掩模和所述第一介电硬掩模、所述第二介电硬掩模之间具有蚀刻选择性。
2.根据权利要求1所述的方法，其中，形成所述第三介电硬掩模包括平坦化工艺，以使所述第一介电硬掩模、所述第二介电硬掩模和所述第三介电硬掩模的顶面彼此平坦化。
3.根据权利要求1所述的方法，其中，还包括，在形成所述第三介电硬掩模之后，去除所述第二介电硬掩模以形成暴露所述第三介电硬掩模的侧壁的第三凹槽。
4.根据权利要求3所述的方法，还包括，在所述第三凹槽中填充导电材料以在所述第一源极/漏极接触插塞上方形成接触所述第一源极/漏极接触插塞的第二源极/漏极接触插塞，其中，所述第二源极/漏极接触插塞的侧壁接触所述第一介电硬掩模的侧壁以形成垂直的界面。
5.根据权利要求3所述的方法，其中，使用蚀刻剂去除所述第二介电硬掩模，并且将所述第三介电硬掩模暴露于蚀刻剂，并且不被蚀刻。
6.根据权利要求1所述的方法，还包括：在形成所述第三介电硬掩模之后，去除所述第一介电硬掩模以形成第四凹槽。
7.根据权利要求6所述的方法，还包括：在所述第四凹槽中填充导电材料以在所述栅极堆叠件上方形成接触所述栅极堆叠件的栅极接触插塞，其中，所述栅极接触插塞的侧壁接触所述第三介电硬掩模的侧壁以形成垂直的界面。
8.根据权利要求6所述的方法，其中，使用蚀刻剂去除所述第一介电硬掩模，并且将所述第三介电硬掩模暴露于蚀刻剂，并且不被蚀刻。
9.根据权利要求1所述的方法，其中，形成所述第三介电硬掩模包括形成高k介电区域。
10.根据权利要求1所述的方法，其中，气隙密封在所述第三介电硬掩模中。
11.一种形成集成电路结构的方法，所述方法包括：
使层间电介质凹进以形成第一凹槽；
用第一介电硬掩模填充所述第一凹槽；
在所述第一介电硬掩模和两个第二介电硬掩模上方形成硬掩模，其中，所述两个第二介电硬掩模位于所述第一介电硬掩模的相对侧上并且接触所述第一介电硬掩模；
在所述硬掩模中形成槽开口，以露出所述第一介电硬掩模和所述两个第二介电硬掩模；
使用蚀刻去除所述两个第二介电硬掩模以形成槽开口延伸件，其中，下面的导电部件暴露于所述槽开口延伸件，并且所述下面的导电部件包括栅极堆叠件或源极/漏极接触插塞，其中，所述第一介电硬掩模和所述第二介电硬掩模之间具有蚀刻选择性，所述第一介电硬掩模在所述蚀刻中暴露，并且在所述蚀刻后保留；
填充导电材料，其中，所述导电材料包括位于所述槽开口中的第一部分和位于所述槽开口延伸件中的第二部分；以及
去除所述导电材料的第一部分，其中，留下所述导电材料的第二部分以形成彼此物理分隔开的两个接触插塞。
12.根据权利要求11所述的方法，其中，所述下面的导电部件包括源极/漏极接触插塞，并且所述两个接触插塞包括两个附加的源极/漏极接触插塞。
13.根据权利要求11所述的方法，其中，所述下面的导电部件包括栅极堆叠件，并且所述两个接触插塞包括两个栅极接触插塞。
14.根据权利要求11所述的方法，其中，当去除所述两个第二介电硬掩模时，所述两个第二介电硬掩模和所述第一介电硬掩模具有高于20的蚀刻选择性。
15.根据权利要求11所述的方法，其中，去除所述导电材料的第一部分包括平坦化工艺，并且其中，在所述平坦化工艺之后暴露所述第一介电硬掩模。
16.一种集成电路结构，包括：
源极/漏极接触插塞，位于源极漏极区域上方并且电耦合至所述源极漏极区域；
第一栅极堆叠件和第二栅极堆叠件；
第一介电硬掩模，位于所述第一栅极堆叠件和所述第二栅极堆叠件上，所述第一介电硬掩模的侧壁与所述源极/漏极接触插塞的侧壁接触；
层间电介质，位于所述第一栅极堆叠件和所述第二栅极堆叠件之间；
第二介电硬掩模，与所述层间电介质重叠并且接触所述层间电介质，其中，所述第二介电硬掩模和所述层间电介质由不同材料形成，所述第二介电硬掩模的侧壁与所述源极/漏极接触插塞的侧壁接触；
第一栅极接触件，位于所述第一栅极堆叠件上方并且接触所述第一栅极堆叠件；以及
第二栅极接触件，位于所述第二栅极堆叠件上方并且接触所述第二栅极堆叠件，其中，所述第一栅极接触件和所述第二栅极接触件通过所述第二介电硬掩模彼此分隔开，并且所述第一栅极接触件和所述第二栅极接触件的侧壁与所述第二介电硬掩模的侧壁接触以形成垂直的界面，所述第一栅极接触件的侧壁与所述第一介电硬掩模的位于所述第一栅极堆叠件上的部分的侧壁对准，所述第二栅极接触件的侧壁与所述第一介电硬掩模的位于所述第二栅极堆叠件上的部分的侧壁对准，所述第一介电硬掩模的侧壁与所述第二介电硬掩模的侧壁接触。
17.根据权利要求16所述的集成电路结构，其中，所述第一栅极接触件、所述第二栅极接触件和所述第二介电硬掩模的顶面共面。
18.根据权利要求16所述的集成电路结构，其中，所述第二介电硬掩模由高k介电材料形成。
19.根据权利要求16所述的集成电路结构，还包括，位于所述第一栅极堆叠件和所述第二栅极堆叠件的相对侧上的栅极间隔件，其中，所述第二介电硬掩模的底面低于所述栅极间隔件的顶面。
20.根据权利要求19所述的集成电路结构，其中，所述第二介电硬掩模的顶面高于所述栅极间隔件的顶面。
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