DE102019110004A1 - Schlitzkontakte und verfahren zu deren herstellung - Google Patents

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Lin-Yu HUANG
Li-Zhen YU
Sheng-Tsung Wang
Jia-Chuan You
Chia-Hao Chang
Tien-Lu Lin
Yu-Ming Lin
Chih-Hao Wang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren zum Herstellen einer integrierten Schaltkreisstruktur weist die folgenden Schritte auf: Herstellen eines ersten Source-/Drain-Kontaktstifts über und in elektrischer Verbindung mit einem Source-/Drain-Bereich eines Transistors; Herstellen einer ersten dielektrischen Hartmaske, die einen Gate-Stapel überdeckt; Aussparen des ersten Source-/Drain-Kontaktstifts, um eine erste Aussparung zu erzeugen; Herstellen einer zweiten dielektrischen Hartmaske in der ersten Aussparung; Aussparen einer Zwischenschichtdielektrikum-Schicht, um eine zweite Aussparung zu erzeugen; und Herstellen einer dritten dielektrischen Hartmaske in der zweiten Aussparung. Die dritte dielektrische Hartmaske kontaktiert die erste dielektrische Hartmaske und die zweite dielektrische Hartmaske.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 23. Oktober 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/749.207 und dem Titel „Slot Contacts and Method Forming Same“ („Schlitzkontakte und Verfahren zu deren Herstellung“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund
  • In der jüngsten Entwicklung der Transistor-Herstellungstechnologie werden Metalle zum Herstellen von Kontaktstiften und Metall-Gates verwendet. Kontaktstifte dienen zum Herstellen von Verbindungen mit den Source- und Drain-Bereichen und den Gates von Transistoren. Die Source-/Drain-Kontaktstifte werden normalerweise mit Source-/Drain-Silizidbereichen verbunden, die durch Abscheiden einer Metallschicht und anschließendes Durchführen einer Glühung zum Reagierenlassen der Metallschicht mit dem Silizium in den Source-/Drain-Bereichen hergestellt werden. Die Gate-Kontaktstifte dienen zum Herstellen von Verbindungen mit den Metall-Gates.
  • Die Herstellung von Metall-Gates kann Folgendes umfassen: Herstellen von Dummy-Gate-Stapeln; Entfernen der Dummy-Gate-Stapel, um Öffnungen zu erzeugen; Füllen eines metallischen Materials in die Öffnungen; und Durchführen einer Planarisierung, um überschüssiges metallisches Material zu entfernen, um die Metall-Gates herzustellen. Dann werden die Metall-Gates ausgespart, um Aussparungen zu erzeugen, und in die Aussparungen werden dielektrische Hartmasken gefüllt. Nachdem die Gate-Kontaktstifte hergestellt worden sind, werden die Hartmasken entfernt, sodass die Gate-Kontaktstifte die Metall-Gates kontaktieren können.
  • Außerdem werden Source-/Drain-Kontaktstifte zum elektrischen Verbinden mit den Source-/Drain-Bereichen hergestellt. Die Herstellung der Source-/Drain-Kontaktstifte umfasst Folgendes: Ätzen eines Zwischenschicht-Dielektrikums (ILD), um Kontaktöffnungen zu erzeugen; und Herstellen von Source-/Drain-Silizidbereichen und Kontaktstiften in den Kontaktöffnungen.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 6, 7A, 7B, 8, 9A, 9B, 10, 11, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 13D, 14A, 14B, 14C, 14D, 15A, 15B, 15C, 15D, 16A, 16B, 16C, 16D, 17A, 17B, 17C, 17D, 18A, 18B, 18C, 18D, 19A, 19B, 19C, 19D, 20A, 20B, 20C, 20D, 21A, 21B, 21C und 21D zeigen perspektivische Darstellungen und Schnittansichten von Zwischenstufen bei der Herstellung von Source-/Drain-Schlitzkontaktstiften und Gate-Schlitzkontaktstiften gemäß einigen Ausführungsformen.
    • 22 zeigt eine vergrößerte Darstellung eines Teils von Source-/Drain-Schlitzkontaktstiften gemäß einigen Ausführungsformen.
    • 23 zeigt einen Prozessablauf zum Herstellen von Source-/Drain-Schlitzkontaktstiften und Gate-Schlitzkontaktstiften gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen werden Transistoren mit Source-/Drain-Schlitzkontaktstiften und Gate-Schlitzkontaktstiften und Verfahren zu deren Herstellung bereitgestellt. Die Zwischenstufen der Herstellung der Source-/Drain-Schlitzkontaktstifte und der Gate-Schlitzkontaktstifte gemäß einigen Ausführungsformen werden erläutert. Außerdem werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet. Bei einigen dargestellten Ausführungsformen wird die Herstellung von Finnen-Feldeffekttransistoren (FinFETs) als ein Beispiel zum Erläutern des Prinzips der vorliegenden Erfindung verwendet. Das Prinzip der vorliegenden Erfindung kann auch für planare Transistoren verwendet werden.
  • Die 1 bis 6, 7A, 7B, 8, 9A, 9B, 10, 11, 12A, 12B, 12C, 12D, 13A, 13B, 13C, 13D, 14A, 14B, 14C, 14D, 15A, 15B, 15C, 15D, 16A, 16B, 16C, 16D, 17A, 17B, 17C, 17D, 18A, 18B, 18C, 18D, 19A, 19B, 19C, 19D, 20A, 20B, 20C, 20D, 21A, 21B, 21C und 21D zeigen perspektivische Darstellungen und Schnittansichten von Zwischenstufen bei der Herstellung eines Finnen-Feldeffekttransistors (FinFET) und von entsprechenden Source-/Drain-Schlitzkontaktstiften und Gate-Schlitzkontaktstiften gemäß einigen Ausführungsformen der vorliegenden Erfindung. In der gesamten Beschreibung kann ein Kontaktstift auch als ein Kontakt bezeichnet werden, und seine Draufsicht-Form kann eine Schlitzform (Streifenform), eine rechteckige Form, eine runde Form oder eine andere geeignete Form sein. Die in diesen Figuren gezeigten Schritte sind auch in dem Prozessablauf 200 schematisch angegeben, der in 23 gezeigt ist.
  • In 1 wird ein Substrat 20 bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 20 kann ein Teil eines Wafers 10, wie etwa eines Siliziumwafers, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat hergestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa ein mehrschichtiges oder Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats 20 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Bleiben wir bei 1, in der ein Wannenbereich 22 in dem Substrat 20 hergestellt wird. Der entsprechende Schritt ist als Schritt 202 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Erfindung ist der Wannenbereich 22 ein n-Wannenbereich, der durch Implantieren eines n-Dotierungsstoffs, der Phosphor, Arsen, Antimon oder dergleichen sein kann, in das Substrat 20 erzeugt wird. Gemäß anderen Ausführungsformen der vorliegenden Erfindung ist der Wannenbereich 22 ein p-Wannenbereich, der durch Implantieren eines p-Dotierungsstoffs, der Bor, Indium oder dergleichen sein kann, in das Substrat 20 erzeugt wird. Der resultierende Wannenbereich 22 kann sich bis zu einer Oberseite des Substrats 20 erstrecken. Die n- oder p-Dotierungskonzentration kann gleich oder kleiner als 1018 cm-3 sein und kann zum Beispiel etwa 1017 cm-3 bis etwa 1018 cm-3 betragen.
  • In 2 werden Isolationsbereiche 24 so hergestellt, dass sie sich von der Oberseite des Substrats 20 in das Substrat 20 hinein erstrecken. Die Isolationsbereiche 24 werden nachstehend alternativ als STI-Bereiche (STI: flache Grabenisolation) bezeichnet. Der entsprechende Schritt ist als Schritt 204 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die Teile des Substrats 20 zwischen benachbarten STI-Bereichen 24 werden als Halbleiterstreifen 26 bezeichnet. Zum Herstellen der STI-Bereiche 24 werden eine Pad-Oxidschicht 28 und eine Hartmaskenschicht 30 auf dem Halbleitersubstrat 20 hergestellt, und diese werden anschließend strukturiert. Die Pad-Oxidschicht 28 kann eine dünne Schicht aus Siliziumoxid sein. Gemäß einigen Ausführungsformen der vorliegenden Erfindung wird die Pad-Oxidschicht 28 in einem thermischen Oxidationsprozess hergestellt, in dem eine Oberflächenschicht des Halbleitersubstrats 20 oxidiert wird. Die Pad-Oxidschicht 28 fungiert als eine Haftschicht zwischen dem Halbleitersubstrat 20 und der Hartmaskenschicht 30. Die Pad-Oxidschicht 28 kann auch als eine Ätzstoppschicht zum Ätzen der Hartmaskenschicht 30 fungieren. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Hartmaskenschicht 30 aus Siliziumnitrid zum Beispiel durch chemische Aufdampfung bei Tiefdruck (LPCVD) hergestellt. Bei anderen Ausführungsformen der vorliegenden Erfindung wird die Hartmaskenschicht 30 durch thermische Nitrierung von Silizium oder plasmaunterstützte chemische Aufdampfung (PECVD) hergestellt. Auf der Hartmaskenschicht 30 wird ein Fotoresist (nicht dargestellt) hergestellt, das dann strukturiert wird. Anschließend wird die Hartmaskenschicht 30 unter Verwendung des strukturierten Fotoresists als eine Ätzmaske strukturiert, um Hartmasken 30 herzustellen, wie in 2 gezeigt ist.
  • Dann wird die strukturierte Hartmaskenschicht 30 als eine Ätzmaske zum Ätzen der Pad-Oxidschicht 28 und des Substrats 20 verwendet, und anschließend werden die resultierenden Gräben in dem Substrat 20 mit einem oder mehreren dielektrischen Materialien gefüllt. Ein Planarisierungsprozess, wie etwa ein CMP-Prozess (CMP: chemischmechanische Polierung) oder ein mechanischer Schleifprozess, wird durchgeführt, um überschüssige Teile des dielektrischen Materials zu entfernen, und die verbliebenen Teile der dielektrischen Materialien sind die STI-Bereiche 24. Die STI-Bereiche 24 können einen Dielektrikumbelag (nicht dargestellt) aufweisen, der ein thermisches Oxid sein kann, das durch eine thermische Oxidation der Oberflächenschicht des Substrats 20 entsteht. Der Dielektrikumbelag kann auch eine abgeschiedene Siliziumoxidschicht, Siliziumnitridschicht oder dergleichen sein, die zum Beispiel durch Atomlagenabscheidung (ALD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD) oder chemische Aufdampfung (CVD) hergestellt wird. Die STI-Bereiche 24 können auch ein dielektrisches Material über dem Oxidbelag aufweisen, wobei das dielektrische Material durch fließfähige chemische Aufdampfung (FCVD), Schleuderbeschichtung oder dergleichen abgeschieden werden kann. Bei einigen Ausführungsformen kann das dielektrische Material über dem Dielektrikumbelag Siliziumoxid sein.
  • Die Oberseiten der Hartmasken 30 und die Oberseiten der STI-Bereiche 24 können im Wesentlichen auf gleicher Höhe miteinander sein. Die Halbleiterstreifen 26 befinden sich zwischen benachbarten STI-Bereichen 24. Bei einigen Ausführungsformen der vorliegenden Erfindung sind die Halbleiterstreifen 26 Teile des ursprünglichen Substrats 20, und somit ist das Material der Halbleiterstreifen 26 das Gleiche wie das des Substrats 20. Bei alternativen Ausführungsformen der vorliegenden Erfindung sind die Halbleiterstreifen 26 Ersatzstreifen, die wie folgt hergestellt werden: Ätzen von Teilen des Substrats 20 zwischen den STI-Bereichen 24, um Aussparungen zu erzeugen; und Durchführen einer Epitaxie, um ein anderes Halbleitermaterial in den Aussparungen erneut aufzuwachsen. Somit bestehen die Halbleiterstreifen 26 aus einem Halbleitermaterial, das von dem des Substrats 20 verschieden ist. Bei einigen Ausführungsformen bestehen die Halbleiterstreifen 26 aus Siliziumgermanium, Silizium-Kohlenstoff oder einem III-V-Verbindungshalbleitermaterial.
  • In 3 werden die STI-Bereiche 24 so ausgespart, dass obere Teile der Halbleiterstreifen über Oberseiten 24A der übrigen Teile der STI-Bereiche 24 überstehen, sodass überstehende Finnen 36 entstehen. Der entsprechende Schritt ist als Schritt 206 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die Ätzung kann mit einem Trockenätzprozess durchgeführt werden, in dem zum Beispiel HF3 und NH3 als Ätzgase verwendet werden. Während des Ätzprozesses kann Plasma erzeugt werden. Argon kann ebenfalls verwendet werden. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird das Aussparen der STI-Bereiche 24 mit einem Nassätzprozess durchgeführt. Die Ätzchemikalie kann zum Beispiel HF sein.
  • Bei den vorstehend erläuterten Ausführungsformen können die Finnen mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die ansonsten mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann zum Strukturieren der Finnen verwendet werden.
  • In 4 werden Dummy-Gate-Stapel 38 so hergestellt, dass sie sich auf Oberseiten und Seitenwänden der (überstehenden) Finnen 36 erstrecken. Der entsprechende Schritt ist als Schritt 208 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die Dummy-Gate-Stapel 38 können Dummy-Gate-Dielektrika 40 und Dummy-Gate-Elektroden 42 über den Dummy-Gate-Dielektrika 40 aufweisen. Die Dummy-Gate-Elektroden 42 können zum Beispiel aus Polysilizium bestehen, aber es können auch andere Materialien verwendet werden. Die Dummy-Gate-Stapel 38 können außerdem jeweils eine Hartmaskenschicht 44 (oder eine Mehrzahl von Hartmaskenschichten 44) über den Dummy-Gate-Elektroden 42 aufweisen. Die Hartmaskenschichten 44 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder Multischichten davon bestehen. Die Dummy-Gate-Stapel 38 können über nur eine oder über mehrere der überstehenden Finnen 36 und/oder der STI-Bereiche 22 hinwegführen. Die Dummy-Gate-Stapel 38 haben außerdem Längsrichtungen, die senkrecht zu den Längsrichtungen der überstehenden Finnen 36 sind.
  • Dann werden Gate-Abstandshalter 46 auf den Seitenwänden der Dummy-Gate-Stapel 38 hergestellt. Der entsprechende Schritt ist ebenfalls als Schritt 208 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung bestehen die Gate-Abstandshalter 46 aus einem oder mehreren dielektrischen Materialien, wie etwa Siliziumnitrid, Siliziumcarbonitrid oder dergleichen, und sie können eine einschichtige Struktur oder eine Mehrschichtstruktur mit einer Mehrzahl von dielektrischen Schichten haben.
  • Dann wird ein Ätzprozess durchgeführt, um die Teile der überstehenden Finnen 36 zu ätzen, die nicht von den Dummy-Gate-Stapeln 38 und den Gate-Abstandshaltern 46 bedeckt sind, sodass die in 5 gezeigte Struktur entsteht. Der entsprechende Schritt ist als Schritt 210 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Das Aussparen kann anisotrop sein, und somit werden die Teile der Finnen 36, die sich direkt unter den Dummy-Gate-Stapeln 38 und den Gate-Abstandshaltern 46 befinden, geschützt und werden nicht geätzt. Die Oberseiten der ausgesparten Halbleiterstreifen 26 können bei einigen Ausführungsformen niedriger als die Oberseiten 24A der STI-Bereiche 24 sein. Dadurch entstehen Aussparungen 50. Die Aussparungen 50 umfassen Teile, die sich auf gegenüberliegenden Seiten der Dummy-Gate-Stapel 38 befinden, und Teile zwischen den übrigen Teilen der überstehenden Finnen 36.
  • Dann werden Epitaxiebereiche (Source-/Drain-Bereiche) 54 durch selektives Aufwachsen (durch Epitaxie) eines Halbleitermaterials in den Aussparungen 50 hergestellt, sodass die in 6 gezeigte Struktur entsteht. Der entsprechende Schritt ist als Schritt 212 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Je nachdem, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann im Verlauf der Epitaxie ein p- oder ein n-Dotierungsstoff in situ dotiert werden. Wenn der resultierende FinFET zum Beispiel ein p-FinFET ist, kann Silizium-Germanium-Bor (SiGeB) oder Silizium-Bor (SiB)aufgewachsen werden. Wenn der resultierende FinFET hingegen ein n-FinFET ist, kann Silizium-Phosphor (SiP) oder Silizium-Kohlenstoff-Phosphor (SiCP) aufgewachsen werden. Bei alternativen Ausführungsformen der vorliegenden Erfindung weisen die Epitaxiebereiche 54 III-V-Verbindungshalbleiter auf, wie etwa, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon, Multischichten davon oder dergleichen. Nachdem die Aussparungen 50 mit den Epitaxiebereichen 54 gefüllt worden sind, führt das weitere epitaxiale Aufwachsen der Epitaxiebereiche 54 dazu, dass sie sich horizontal ausdehnen, und es können Abschrägungen entstehen. Das weitere Aufwachsen der Epitaxiebereiche 54 kann außerdem dazu führen, dass benachbarte Epitaxiebereiche 54 miteinander verschmelzen. Es können Hohlräume (Luftspalte) 56 entstehen. Bei einigen Ausführungsformen der vorliegenden Erfindung kann die Herstellung der Epitaxiebereiche 54 beendet werden, wenn die Oberseite der Epitaxiebereiche 54 immer noch gewellt ist, oder wenn die Oberseite der verschmolzenen Epitaxiebereiche 54 im Wesentlichen planar geworden ist, was durch weiteres Aufwachsen der Epitaxiebereiche 54 erreicht wird, wie in 6 gezeigt ist.
  • Nach dem Epitaxieprozess können die Epitaxiebereiche 54 weiter mit einem p- oder einem n-Dotierungsstoff implantiert werden, um Source- und Drain-Bereiche herzustellen, die ebenfalls mit der Bezugszahl 54 bezeichnet sind. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird der Implantationsschritt weggelassen, wenn die Epitaxiebereiche 54 während der Epitaxie mit dem p- oder n-Dotierungsstoff dotiert werden.
  • 7A zeigt eine perspektivische Darstellung der Struktur nach der Herstellung einer Kontakt-Ätzstoppschicht (CESL) 58 und eines Zwischenschicht-Dielektrikums (ILD) 60. Der entsprechende Schritt ist als Schritt 214 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die CESL 58 kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid oder dergleichen bestehen und kann durch CVD, ALD oder dergleichen hergestellt werden. Das ILD 60 kann ein dielektrisches Material sein, das zum Beispiel durch FCVD, Schleuderbeschichtung, CVD oder mit einem anderen Abscheidungsverfahren abgeschieden wird. Das ILD 60 kann aus einem sauerstoffhaltigen dielektrischen Material hergestellt werden, das ein Material auf Siliziumoxid-Basis sein kann, wie etwa TEOS-Oxid (TEOS: Tetraethylorthosilicat), Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG) oder dergleichen. Ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, kann durchgeführt werden, um die Oberseiten des ILD 60, der Dummy-Gate-Stapel 38 und der Gate-Abstandshalter 46 miteinander auf gleiche Höhe zu bringen.
  • 7B zeigt einen Referenzquerschnitt 7B - 7B von 7A, in dem die Dummy-Gate-Stapel 38 gezeigt sind. Dann werden die Dummy-Gate-Stapel 38 mit den Hartmaskenschichten 44, den Dummy-Gate-Elektroden 42 und den Dummy-Gate-Dielektrika 40 geätzt, sodass Gräben 62 zwischen den Gate-Abstandshaltern 46 entstehen, wie in 8 gezeigt ist. Der entsprechende Schritt ist als Schritt 216 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die Oberseiten und die Seitenwände der überstehenden Finnen 36 werden zu den Gräben 62 freigelegt.
  • Wie in den 9A und 9B gezeigt ist, werden dann Ersatz-Gate-Stapel 72 in den Gräben 62 hergestellt (8). 9B zeigt einen Referenzquerschnitt 9B - 9B von 9A. Der entsprechende Schritt ist als Schritt 218 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die Ersatz-Gate-Stapel 72 weisen Gatedielektrika 68 und entsprechende Gate-Elektroden 70 auf.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Gatedielektrikum 68 eine Grenzflächenschicht (IL) 64 als seinen unteren Teil auf. Die IL 64 wird auf den freiliegenden Flächen der überstehenden Finnen 36 hergestellt. Die IL 64 kann eine Oxidschicht, wie etwa eine Siliziumoxidschicht, sein, die durch die thermische Oxidation der überstehenden Finnen 36, einen chemischen Oxidationsprozess oder einen Abscheidungsprozess hergestellt wird. Das Gatedielektrikum 68 kann auch eine dielektrische High-k-Schicht 66 aufweisen, die über der IL 64 hergestellt wird. Die dielektrische High-k-Schicht 66 weist ein dielektrisches High-k-Material auf, wie etwa Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirconiumoxid oder dergleichen. Die Dielektrizitätskonstante (k-Wert) des dielektrischen High-k-Materials ist höher als 3,9 und kann höher als etwa 7,0 sein und kann gelegentlich sogar 21,0 oder höher sein. Die dielektrische High-k-Schicht 66 ist über der IL 64 angeordnet und kann diese kontaktieren. Die dielektrische High-k-Schicht 66 wird als eine konforme Schicht hergestellt und erstreckt sich auf den Seitenwänden der überstehenden Finnen 36 und der Oberseite und den Seitenwänden der Gate-Abstandshalter 46. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische High-k-Schicht 66 durch ALD, CVD, PECVD, Molekularstrahlabscheidung (MBD) oder dergleichen hergestellt.
  • Bleiben wir bei 9B, in der die Gate-Elektrode 70 auf dem Gatedielektrikum 68 hergestellt wird. Die Gate-Elektrode 70 kann eine Mehrzahl von metallhaltigen Schichten 74, die als konforme Schichten hergestellt werden können, und Füllmetallbereiche 76 aufweisen, die den Rest der Gräben füllen, die nicht von den mehreren metallhaltigen Schichten 74 gefüllt worden sind. Die metallhaltigen Schichten 74 können eine Sperrschicht, eine Austrittsarbeitsschicht über der Sperrschicht und eine oder mehrere metallische Verkappungsschichten über der Austrittsarbeitsschicht umfassen.
  • 10 zeigt die Herstellung von dielektrischen Hartmasken 80 gemäß einigen Ausführungsformen. Der entsprechende Schritt ist als Schritt 220 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die Herstellung der dielektrischen Hartmasken 80 kann Folgendes umfassen: Durchführen eines Ätzprozesses zum Aussparen der Gate-Stapel 72, um Aussparungen zu erzeugen; Füllen der Aussparungen mit einem dielektrischen Material; und anschließend Durchführen eines Planarisierungsprozesses, wie etwa eines CMP-Prozesses oder eines mechanischen Schleifprozesses, um überschüssige Teile des dielektrischen Materials zu entfernen. Die Gate-Abstandshalter 46 können in dem Ätzprozess ebenfalls ausgespart werden, und die dielektrischen Hartmasken 80 können über die Oberseiten der Gate-Abstandshalter 46 überstehen. Die dielektrischen Hartmasken 80 können aus Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid oder dergleichen bestehen.
  • 11 zeigt die Herstellung von Source-/Drain-Kontaktstiften 82. Der entsprechende Schritt ist als Schritt 222 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die Herstellung der Source-/Drain-Kontaktstifte 82 umfasst das Ätzen des ILD 60, um die darunter befindlichen Teile der CESL 58 freizulegen, und das anschließende Ätzen der freigelegten Teile der CESL 58, um die Source-/Drain-Bereiche 54 freizulegen. In einem nachfolgenden Prozess wird eine Metallschicht (wie etwa eine Ti-Schicht) abgeschieden, die in die Kontaktöffnungen hinein reicht. Außerdem kann eine Metallnitrid-Verkappungsschicht hergestellt werden. Dann wird ein Glühprozess durchgeführt, um die Metallschicht mit dem oberen Teil der Source-/Drain-Bereiche 54 zur Reaktion zu bringen, um Silizidbereiche 84 herzustellen. Dann wird entweder die zuvor hergestellte Metallnitridschicht belassen, ohne entfernt zu werden, oder sie wird entfernt, und anschließend wird eine neue Metallnitridschicht (wie etwa eine Titannidridschicht) abgeschieden. Dann wird ein metallisches Füllmaterial, wie etwa Wolfram, Cobalt oder dergleichen, in die Kontaktöffnungen gefüllt, und anschließend wird eine Planarisierung zum Entfernen von überschüssigen Materialien durchgeführt, sodass die Source-/Drain-Kontaktstifte 82 entstehen. Die Kontaktstifte 82 können sich bis zu einem Seitenwandteil der CESL 58 erstrecken und diesen kontaktieren, oder sie können von den Seitenwandteilen der CESL 58 durch einige Teile des ILD 60 beabstandet sein. Dadurch entstehen FinFETs 86, die als ein einziger FinFET parallel geschaltet werden können.
  • Dann werden Kontaktstifte über und in elektrischer Verbindung mit den Source-/Drain-Kontaktstiften 82 und den Gate-Elektroden 70 in den Gate-Stapeln 72 hergestellt. In nachfolgenden Figuren können die Figuren-Bezeichnungen (wie etwa 12A, 12B, 12C und 12D) jeweils die gleichen Zahlen mit einem nachfolgenden Buchstaben A, B, C oder D umfassen. Der Buchstabe A gibt an, dass die jeweilige Figur eine Draufsicht zeigt. Der Buchstabe B gibt an, dass die jeweilige Figur den Referenzquerschnitt B - B in der jeweiligen Draufsicht zeigt. Der Buchstabe C gibt an, dass die jeweilige Figur den Referenzquerschnitt C - C in der jeweiligen Draufsicht zeigt. Der Buchstabe D gibt an, dass die jeweilige Figur den Referenzquerschnitt D - D in der jeweiligen Draufsicht zeigt.
  • 12A zeigt eine Draufsicht der in 11 gezeigten Struktur, und die 12B, 12C und 12D zeigen den Referenzquerschnitt B - B, C - C bzw. D - D von 12A. Einige Einzelheiten der Strukturen sind in den 12A, 12B, 12C und 12D und nachfolgenden Figuren nicht dargestellt. Zum Beispiel sind in 12B die Einzelheiten der Gate-Stapel 72 nicht dargestellt, und in den 12B, 12C und 12D sind die Source-/Drain-Bereiche, die Source-/Drain-Silizidbereiche, die Halbleiterfinnen, die STI-Bereiche und dergleichen nicht dargestellt. Die nicht-dargestellten Einzelheiten sind zum Beispiel in den 9B und 11 zu finden.
  • Wie in 12A gezeigt ist, können die Source-/Drain-Kontaktstifte 82 und das ILD 60 als eine Mehrzahl von Spalten angeordnet sein, und sie können abwechselnd angeordnet sein. Es dürfte wohlverstanden sein, dass das dargestellte Layout lediglich ein Beispiel ist und dass es von dem Schaltkreisentwurf abhängt, wo die Source-/Drain-Kontaktstifte 82 hergestellt werden. Die dielektrischen Hartmasken 80 werden als Streifen hergestellt, wobei die Gate-Stapel 72 (in 12A nicht dargestellt; siehe 12B) unter den Hartmasken 80 angeordnet sind. Es dürfte wohlverstanden sein, dass, da die Gate-Stapel in kürzere Teile zertrennt werden können, um die Gate-Elektroden in der gleichen Spalte in kleinere Teile zu teilen, die dielektrischen Hartmasken 80 in der gleichen Spalte in kleinere Teile geteilt werden können (oder auch nicht).
  • 12B zeigt den Referenzquerschnitt B - B von 12A und zeigt, dass eine Mehrzahl von Gate-Stapeln 72 und eine Mehrzahl von Teilen des ILD 60 und der darunter befindlichen CESL 58 abwechselnd angeordnet sind. 12C zeigt den Referenzquerschnitt C - C von 12A und zeigt, dass eine Mehrzahl von Gate-Stapeln 72 und eine Mehrzahl von Source-/Drain-Kontaktstiften 82 abwechselnd angeordnet sind. 12D zeigt den Referenzquerschnitt D - D von 12A und zeigt zwei benachbarte Source-/Drain-Kontaktstifte 82, die durch das ILD 60 und die CESL 58 voneinander getrennt sind. In der gesamten Beschreibung werden die dielektrischen Hartmasken 80 alternativ als selbstjustiertes Dielektrikum-1 (SAD-1) bezeichnet, da die Größen und Positionen der dielektrischen Hartmasken 80 zu denen der Gate-Stapel und Gate-Abstandshalter selbstjustiert werden. Das Material für das SAD-1 kann aus der Gruppe SiC, LaO, AlO, AlON, ZrO, HfO, SiN, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO und dergleichen gewählt sein wobei es nicht auf diese Gruppe beschränkt ist.
  • In den 13A, 13B und 13C werden dielektrische Hartmasken 88 hergestellt. Der entsprechende Schritt ist als Schritt 224 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die dielektrischen Hartmasken 88 werden als SAD-2 bezeichnet, da sie zu den Source-/Drain-Kontaktstiften 82 selbstjustiert werden, und sie sind zwischen den dielektrischen Hartmasken 80 angeordnet. Das Material für die dielektrischen Hartmasken 88 ist von dem des ILD 60 verschieden und kann aus der Gruppe SiC, LaO, AlO, AlON, ZrO, HfO, SiN, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi, SiO und dergleichen gewählt sein, wobei es nicht auf diese Gruppe beschränkt ist. Außerdem kann das Material für die dielektrischen Hartmasken 88 das Gleiche wie das Material für die dielektrischen Hartmasken 80 sein oder es kann von diesem verschieden sein. Die Herstellung der dielektrischen Hartmasken 88 kann Folgendes umfassen: Ätzen der Source-/Drain-Kontaktstifte 82, wie in den 12A, 12C und 12D gezeigt ist, um Aussparungen zu erzeugen; Füllen eines dielektrischen Materials in die Aussparungen; und Durchführen eines Planarisierungsprozesses, wie etwa eines CMP-Prozesses oder eines mechanischen Schleifprozesses. Die Unterseiten der dielektrischen Hartmasken 88 können niedriger als die, auf gleicher Höhe mit den oder höher als die Oberseiten der Gate-Abstandshalter 46 sein. Die dielektrischen Hartmasken 88 können nicht in den Referenzquerschnitt von 13B hinein reichen und sind daher in diesem Referenzquerschnitt nicht dargestellt.
  • Die 14A, 14B, 14C, 14D, 15A, 15B, 15C, 15D, 16A, 16B, 16C und 16D zeigen die Herstellung von dielektrischen Hartmasken 92, die alternativ als SAD-3 bezeichnet werden. Der entsprechende Schritt ist als Schritt 228 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. In den 14B und 14D wird das ILD 60 in einem Ätzprozess ausgespart, sodass Öffnungen 90 entstehen. Wie in 14A gezeigt ist, können die Positionen und die Größen der Aussparungen 90 die Gleichen wie die Positionen und Größen des ILD 60 bzw. der CESL 58 sein. Nach dem Aussparen bleibt ein Teil des ILD 60 und der CESL 58 unter jeder Öffnung 90 bestehen, wobei die CESL 58 einen U-förmige Querschnitt (siehe 11) hat. Die Unterseiten der Öffnungen 90 können niedriger als die, auf gleicher Höhe mit der oder höher als die (in den 14C und 14D gezeigte) Grenzfläche zwischen den Source-/Drain-Kontaktstiften 82 und den dielektrischen Hartmasken 88 sein. Die Ätzung wird unter Verwendung eines Ätzgases durchgeführt, das eine hohe Ätzselektivität für die dielektrischen Hartmasken 80 und 88 hat, sodass die dielektrischen Hartmasken 80 und 88 nicht geätzt werden. Außerdem werden die Gate-Abstandshalter 46 nicht beschädigt.
  • Die 15A, 15B, 15C und 15D zeigen die Abscheidung eines dielektrischen Materials 92. Das dielektrische Material 92 kann aus den Materialien gewählt werden, die eine hohe Durchbruchspannung haben, wie etwa dielektrische High-k-Materialien. Das dielektrische Material 92 kann aus der Gruppe SiC, LaO, AlO, AlON, ZrO, HfO, SiN, Si, ZnO, ZrN, ZrAlO, TiO, TaO, YO, TaCN, ZrSi, SiOCN, SiOC, SiCN, HfSi oder dergleichen gewählt sein, wobei es nicht auf diese Gruppe beschränkt ist. Außerdem ist, obwohl das dielektrische Material 92 die gleichen in Frage kommende Materialien wie für die dielektrischen Hartmasken 80 und 88 umfassen kann, das dielektrische Material 92 von den Materialien für die beiden dielektrischen Hartmasken 80 und 88 verschieden, sodass in dem späteren Ätzprozess hohe Ätzselektivitätswerte erzielt werden. Das Abscheidungsverfahren für das dielektrische Material 92 kann Atomlagenabscheidung (ALD), Schleuderbeschichtung, PECVD oder dergleichen sein.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung wird das dielektrische Material 92 planarisiert, wenn seine Oberseite nicht planar ist. Andernfalls wird der Planarisierungsprozess weggelassen. Dann wird ein Rückätzprozess durchgeführt, bis die Oberseite des verbliebenen dielektrischen Materials 92 koplanar mit der Oberseite der dielektrischen Hartmasken 80 (16B) und der dielektrischen Hartmasken 88 (16C) ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der Planarisierungsprozess durchgeführt, bis die dielektrischen Hartmasken 80 und 88 freigelegt sind. Die übrigen Teile des dielektrischen Materials 92 werden auch als dielektrische Hartmasken 92 oder SAD-3 92 bezeichnet. Die 16A und 16D zeigen eine Draufsicht bzw. eine Schnittansicht. Zu diesem Zeitpunkt sind alle Oberseiten der dielektrischen Hartmasken 80, 88 und 92 freigelegt, und sie können koplanar sein.
  • Wie in 16D gezeigt ist, kann ein Luftspalt 94 entstehen, der in der entsprechenden dielektrischen Hartmaske 92 abgedichtet wird. Und da die dielektrischen Hartmasken 92 obere Breiten haben können, die kleiner als untere Breiten sind, können Hohlräume 96 an unteren Ecken entstehen, die Eckbereiche sind, die von den Source-/Drain-Kontaktstiften 82, der CESL 58 / dem ILD 60 und den dielektrischen Hartmasken 92 definiert werden. Von oben betrachtet, können der Luftspalt 94 und die Hohlräume 96 längliche Streifen bilden, die Längsrichtungen haben, die parallel zu der Längsrichtung der Hartmasken 92 sind. Bei alternativen Ausführungsformen entstehen der Luftspalt 94 und/oder die Hohlräume 96 nicht.
  • Die 17A, 17B, 17C und 17D zeigen die Herstellung einer Ätzstoppschicht 102 und einer Hartmaske 104, die zum Herstellen und Schützen der Strukturen der Gate-Schlitzkontaktöffnungen und der Source-/Drain-Schlitzkontaktöffnungen verwendet werden. Der entsprechende Schritt ist als Schritt 230 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die Ätzstoppschicht 102 kann aus einem Oxid, einem Nitrid, einem Carbid, einem Oxidcarbid oder dergleichen bestehen. Die Hartmaske 104 kann aus Titannidrid, Bornitrid, einem Oxid, einem Nitrid oder dergleichen bestehen.
  • Wie in den 18A, 18B, 18C und 18D gezeigt ist, werden dann Source-/Drain-Schlitzkontaktöffnungen erzeugt. Der entsprechende Schritt ist als Schritt 232 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Einige Teile der Hartmaske 104 und der Ätzstoppschicht 102 werden geätzt, sodass Öffnungen 106 (18A, 18C und 18D) in der Hartmaske 104 und der Ätzstoppschicht 102 entstehen. 18A zeigt ein Beispiel, in dem schlitzförmige (längliche) Öffnungen 106 erzeugt werden, durch die die darunter befindlichen dielektrischen Hartmasken 88 und 92 freigelegt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird zum Erzeugen der Öffnungen 106 ein Fotoresist 108 (18B, 18C und 18D) hergestellt und strukturiert, und dann werden die Hartmaske 104 und die Ätzstoppschicht 102 unter Verwendung des strukturierten Fotoresists 108 als eine Ätzmaske geätzt.
  • Wie in den 18C und 18D gezeigt ist, werden dann die Teile der freiliegenden Hartmasken 88 geätzt, um die schlitzförmigen Öffnungen 106 zwischen den dielektrischen Hartmasken 80 zu verlängern. Der entsprechende Schritt ist ebenfalls als Schritt 232 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die Schlitzöffnungen 106 haben daher Teile, die sich nach unten bis zu einer Ebene erstrecken, die niedriger als die Oberseiten der dritten dielektrischen Hartmasken 92 (18D) ist, und die jeweiligen Teile werden nachstehend als Schlitzöffnungsverlängerungen bezeichnet. Einige Source-/Drain-Kontaktstifte 82 werden freigelegt, wie in den 18C und 18D gezeigt ist. Wie in 18D gezeigt ist, bleibt außerdem die dielektrische Hartmaske 92 bestehen. Die Ätzung der dielektrischen Hartmasken 88 wird unter Verwendung eines Ätzmittels so durchgeführt, dass der Ätzselektivitätswert (das Verhältnis der Ätzrate für die dielektrischen Hartmasken 88 zu der Ätzrate für die dielektrischen Hartmasken 92) hoch ist und zum Beispiel etwa 20, 30 oder mehr beträgt. Dadurch wird die dielektrische Hartmaske 92 nicht geätzt, und sie bleibt bestehen, um die benachbarten Schlitzöffnungsverlängerungen voneinander zu trennen, wie in 18D gezeigt ist. Außerdem kann bei der Ätzung die Ätzselektivität (die Ätzrate für die dielektrischen Hartmasken 88 zu der Ätzrate für die dielektrischen Hartmasken 80) zum Beispiel etwa 1,0 bis etwa 50 betragen. Anschließend wird das Fotoresist 108 entfernt.
  • Die 19A bis 19D und die 20A bis 20D zeigen die Herstellung von Gate-Schlitzkontaktöffnungen. Der entsprechende Schritt ist als Schritt 234 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die 19A bis 19D zeigen die Herstellung und die Strukturierung eines Fotoresists 110, in dem eine Schlitzöffnung 112 erzeugt wird, wie in den 19A und 19B gezeigt ist. Dann wird das Fotoresist 110 als eine Ätzmaske zum Ätzen der darunter befindlichen Hartmaske 104 und zum Ätzen der Ätzstoppschicht 102 verwendet, sodass die Schlitzöffnung 112 in die Hartmaske 104 und die Ätzstoppschicht 102 hinein reicht, wie in 20B gezeigt ist.
  • Nachdem die Hartmaske 104 und die Ätzstoppschicht 102 geätzt worden sind, werden die freigelegten dielektrischen Hartmasken 80 geätzt, sodass die darunter befindlichen Gate-Stapel 72 freigelegt werden, wie in den 20A und 20B gezeigt ist. Der entsprechende Schritt ist ebenfalls als Schritt 234 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Die Schlitzöffnung 112 hat somit Teile, die sich nach unten bis zu einer Ebene erstrecken, die niedriger als die Oberseiten der dritten dielektrischen Hartmasken 92 ist, und die jeweiligen Teile werden nachstehend als Schlitzöffnungsverlängerungen bezeichnet. Die Ätzung der dielektrischen Hartmasken 80 wird unter Verwendung eines Ätzmittels so durchgeführt, dass der Ätzselektivitätswert (das Verhältnis der Ätzrate für die dielektrischen Hartmasken 80 zu der Ätzrate für die dielektrischen Hartmasken 92) hoch ist und zum Beispiel etwa 20, 30 oder mehr beträgt. Dadurch wird die dielektrische Hartmaske 92 nicht geätzt, und sie bleibt bestehen, um die benachbarten Schlitzöffnungsverlängerungen voneinander zu trennen, wie in 20B gezeigt ist. Außerdem kann bei der Ätzung die Ätzselektivität (die Ätzrate für die dielektrischen Hartmasken 80 zu der Ätzrate für die dielektrischen Hartmasken 88) zum Beispiel etwa 1,0 bis etwa 50 betragen. Anschließend wird das Fotoresist 110 entfernt.
  • Durch Herstellen der dielektrischen Hartmasken 92 mit einem ausgewählten Material, das von den Materialien für die dielektrischen Hartmasken 80 und 88 verschieden ist, ist es möglich, beim Ätzen der dielektrischen Hartmasken 80 und 99 hohe Ätzselektivitätswerte zu erzielen, sodass während der Herstellung der Source-/Drain-Schlitzkontaktöffnungen 106 und der Gate-Schlitzkontaktöffnungen 112 die dielektrischen Hartmasken 92 nicht ausgespart werden. Wenn hingegen die dielektrischen Hartmasken 92 nicht hergestellt werden, um die entsprechenden Teile des ILD 60 zu ersetzen, werden die oberen Teile des ILD 60 in Bereichen 94A (20B) und in Bereichen 94B (20D) beim Erzeugen der Schlitzöffnungen ausgespart.
  • Bei den vorstehend erörterten Prozessen werden zwei Source-/Drain-Kontaktstifte 82 zum Beispiel zu der Source-/Drain-Schlitzkontaktöffnung 106 freigelegt, und zwei Gate-Stapel 72 werden zum Beispiel zu der Gate-Schlitzkontaktöffnung 112 freigelegt. Bei einigen Ausführungsformen der vorliegenden Erfindung können die Source-/Drain-Schlitzkontaktöffnung 106 und die Gate-Schlitzkontaktöffnung 112 länglicher erzeugt werden, sodass drei oder mehr Source-/Drain-Kontaktstifte 82 zu der gleichen Source-/Drain-Schlitzkontaktöffnung 106 freigelegt werden können und drei oder mehr Gate-Stapel 72 zu der gleichen Gate-Schlitzkontaktöffnung 112 freigelegt werden können.
  • Wie in den 20B und 20D gezeigt ist, sind die Schlitzöffnungen 106 und 112 in der Hartmaske 104 und der Ätzstoppschicht 102 geschützt. Zwei (oder mehr) Source-/Drain-Kontaktstifte 82 befinden sich unter der gleichen Source-/Drain-Schlitzkontaktöffnung 106 und werden zu dieser freigelegt, und zwei (oder mehr) Gate-Stapel 72 befinden sich unter der gleichen Gate-Schlitzkontaktöffnung 112 und werden zu dieser freigelegt.
  • Dann werden Source-/Drain-Kontaktstifte und Gate-Kontaktstifte in den Öffnungen 106 und 112 hergestellt. Der entsprechende Schritt ist als Schritt 236 in dem Prozessablauf 200 angegeben, der in 23 gezeigt ist. Der Herstellungsprozess kann das Füllen eines oder mehrerer leitfähiger Materialien in die Öffnungen 106 und 112 und das Durchführen eines Planarisierungsprozesses, wie etwa eines CMP-Prozesses oder eines mechanischen Schleifprozesses, umfassen, um überschüssige Teile des leitfähigen Materials zu entfernen. Die resultierenden Source-/Drain-Kontaktstifte 114 und Gate-Kontaktstifte 116 sind in den 21A bis 21D gezeigt. Die dargestellten Source-/Drain-Kontaktstifte 114 können zu unterschiedlichen FinFETs gehören. Die dargestellten Gate-Kontaktstifte 116 können ebenfalls zu unterschiedlichen FinFETs gehören. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst das eingefüllte leitfähige Material eine Diffusionssperrschicht, die aus Titannidrid, Tantalnitrid, Titan oder Tantal bestehen kann, und ein Füllmaterial, wie etwa Kupfer, Wolfram, Cobalt, Ruthenium oder dergleichen.
  • Wie in den 21A und 21B gezeigt ist, sind zwei benachbarte Gate-Kontaktstifte 116 durch eine dielektrische Hartmaske 92 voneinander getrennt. Wie vorstehend dargelegt worden ist, wird das Material für die dielektrische Hartmaske 92 so gewählt, dass es bei der Erzeugung der Öffnungen, in die die Gate-Kontaktstifte 116 gefüllt werden, nicht ausgespart wird. Wenn jedoch die dielektrischen Hartmasken 92 nicht hergestellt werden, kann das ILD 60 die Zwischenräume der dielektrischen Hartmasken 92 einnehmen und kann beim Erzeugen der Schlitzkontaktöffnung 112 (18D) ausgespart werden, sodass der Bereich 94A (21B) zu einer Aussparung wird, wenn die Gate-Kontaktöffnungen erzeugt werden. Das führt zu einem elektrischen Kurzschluss der benachbarten Gate-Kontaktstifte 116. Somit wird durch Herstellen der dielektrischen Hartmasken 92 ein elektrischer Kurzschluss der benachbarten Gate-Kontaktstifte 116 vermieden. Ebenso wird durch Herstellen der dielektrischen Hartmaske 92 in dem Bereich 94B (21D) dieser Bereich beständiger gegen eine Beschädigung bei der Herstellung der Source-/Drain-Kontaktöffnungen. Dadurch wird ein elektrischer Kurzschluss der benachbarten Gate-Kontaktstifte 116 vermieden.
  • 22 zeigt eine vergrößerte Darstellung von 21D. Bei einigen Ausführungsformen der vorliegenden Erfindung hat der Luftspalt 94 eine Höhe H1 von etwa 0 nm bis etwa 50 nm bei einer Breite W1 von etwa 0 nm bis etwa 30 nm. Die Hohlräume 96 können Höhen H2 von etwa 0 nm bis etwa 50 nm bei eine Breite W2 von etwa 0 nm bis etwa 30 nm haben. Ein vertikaler Abstand D1 von der Unterseite des Luftspalts 94 bis zu der Oberseite des darunter befindlichen ILD 60 kann etwa 0 nm bis etwa 60 nm betragen. Eine Breite W3 der verbliebenen dielektrischen Hartmaske 88 kann etwa 0 nm bis etwa 30 nm betragen. Auf den Seitenwänden der dargestellten dielektrischen Hartmaske 92 gibt es keine verbliebene dielektrische Hartmaske 88, und die Source-/Drain-Kontaktstifte 114 sind in physischem Kontakt mit der dielektrischen Hartmaske 92, wobei die einzelnen verbliebenen dielektrischen Hartmasken 88, die in 21D gezeigt sind, vorhanden sein können oder auch nicht, was von der Größe der Source-/Drain-Schlitzkontaktöffnung abhängig ist. Eine Höhe H3 der dielektrischen Hartmaske 92 (21B) kann etwa 1 nm bis etwa 40 nm betragen. Außerdem kann ein Verhältnis der Höhe H3 zu einer Gesamthöhe der Teile des ILD 60 und der CESL 58, die sich direkt unter der dielektrischen Hartmaske 92 befinden, etwa 0,2 bis etwa 12 betragen.
  • Ausführungsformen der vorliegenden Erfindung können einige Vorzüge bieten. Mit der Reduzierung der Strukturgrößen in integrierten Schaltkreisen werden auch die Größen von Source-/Drain-Kontaktstiften und Gate-Kontaktstiften reduziert. Zum Beispiel wird es auf Grund der Beschränkung der fotolithografischen Prozesse schwieriger, Kontaktstifte mit geringen Größen herzustellen. Um diese Beschränkung zu überwinden, werden Schlitzkontaktstifte so hergestellt, dass eine Mehrzahl von Source-/Drain-Kontaktstiften durch die gleiche Source-/Drain-Schlitzkontaktöffnung hergestellt wird und eine Mehrzahl von Gate-Kontaktstiften durch die gleiche Gate-Schlitzkontaktöffnung hergestellt wird. Die Source-/Drain-Kontaktstifte, die durch die gleiche Schlitzöffnung hergestellt werden, haben jedoch auf Grund der Beschädigung des ILD das Problem, dass sie elektrisch kurzgeschlossen werden, und die Gate-Kontaktstifte, die durch die gleiche Schlitzöffnung hergestellt werden, werden durch die Beschädigung des ILD ebenfalls elektrisch kurzgeschlossen. Dieses Problem wird durch Herstellen der dielektrischen Hartmasken 92 gelöst. Außerdem steigt bei einem kleinen Abstand zwischen benachbarten Gate-Kontaktstiften (oder Source-/Drain-Kontaktstiften) die Gefahr des dielektrischen Durchschlags. Die dielektrischen Hartmasken 92 können daher bei einigen Ausführungsformen der vorliegenden Erfindung unter Verwendung eines Materials hergestellt werden, das eine höhere Durchbruchspannung als das ILD hat
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer integrierten Schaltkreisstruktur die folgenden Schritte auf: Herstellen eines ersten Source-/Drain-Kontaktstifts über und in elektrischer Verbindung mit einem Source-/Drain-Bereich eines Transistors; Herstellen einer ersten dielektrischen Hartmaske, die einen Gate-Stapel überdeckt; Aussparen des ersten Source-/Drain-Kontaktstifts, um eine erste Aussparung zu erzeugen; Herstellen einer zweiten dielektrischen Hartmaske in der ersten Aussparung; Aussparen einer Zwischenschichtdielektrikum-Schicht, um eine zweite Aussparung zu erzeugen; und Herstellen einer dritten dielektrischen Hartmaske in der zweiten Aussparung, wobei die dritte dielektrische Hartmaske die erste dielektrische Hartmaske und die zweite dielektrische Hartmaske kontaktiert. Bei einer Ausführungsform umfasst das Herstellen der dritten dielektrischen Hartmaske einen Planarisierungsprozess, um Oberseiten der ersten dielektrischen Hartmaske, der zweiten dielektrischen Hartmaske und der dritten dielektrischen Hartmaske miteinander zu planarisieren. Bei einer Ausführungsform umfasst das Verfahren nach dem Herstellen der dritten dielektrischen Hartmaske weiterhin das Entfernen der zweiten dielektrischen Hartmaske, um eine dritte Aussparung zu erzeugen. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Füllen eines leitfähigen Materials in die dritte Aussparung, um einen zweiten Source-/Drain-Kontaktstift über und in Kontakt mit dem ersten Source-/Drain-Kontaktstift herzustellen, wobei eine Seitenwand des zweiten Source-/Drain-Kontaktstifts eine Seitenwand der ersten dielektrischen Hartmaske kontaktiert, sodass eine im Wesentlichen vertikale Grenzfläche entsteht. Bei einer Ausführungsform wird die zweite dielektrische Hartmaske unter Verwendung eines Ätzmittels entfernt, und die dritte dielektrische Hartmaske wird mit dem Ätzmittel behandelt und wird nicht geätzt. Bei einer Ausführungsform umfasst das Verfahren nach dem Herstellen der dritten dielektrischen Hartmaske weiterhin das Entfernen der ersten dielektrischen Hartmaske, um eine vierte Aussparung zu erzeugen. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Füllen eines leitfähigen Materials in die vierte Aussparung, um einen Gate-Kontaktstift über und in Kontakt mit dem Gate-Stapel herzustellen, wobei eine Seitenwand des Gate-Kontaktstifts eine Seitenwand der dritten dielektrischen Hartmaske kontaktiert, sodass eine im Wesentlichen vertikale Grenzfläche entsteht. Bei einer Ausführungsform wird die erste dielektrische Hartmaske unter Verwendung eines Ätzmittels entfernt, und die dritte dielektrische Hartmaske wird mit dem Ätzmittel behandelt und wird nicht geätzt. Bei einer Ausführungsform umfasst das Herstellen der dritten dielektrischen Hartmaske das Herstellen eines dielektrischen High-k-Bereichs. Bei einer Ausführungsform wird ein Luftspalt in der dritten dielektrischen Hartmaske abgedichtet.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer integrierten Schaltkreisstruktur die folgenden Schritte auf: Aussparen eines Zwischenschicht-Dielektrikums, um eine erste Aussparung zu erzeugen; Füllen der ersten Aussparung mit einer ersten dielektrischen Hartmaske; Herstellen einer Hartmaske über der ersten dielektrischen Hartmaske und zwei zweiten dielektrischen Hartmasken, wobei die zwei zweiten dielektrischen Hartmasken auf gegenüberliegenden Seiten der ersten dielektrischen Hartmaske angeordnet sind und die erste dielektrische Hartmaske kontaktieren; Erzeugen einer Schlitzöffnung in der Hartmaske, um die erste dielektrische Hartmaske und die zwei zweiten dielektrischen Hartmasken freizulegen; Entfernen der zwei zweiten dielektrischen Hartmasken durch Ätzen, um Schlitzöffnungsverlängerungen zu erzeugen, wobei darunter befindliche leitfähige Strukturelemente zu den Schlitzöffnungsverlängerungen freigelegt werden und die darunter befindlichen leitfähigen Strukturelemente Gate-Stapel oder Source-/Drain-Kontaktstifte umfassen, wobei die erste dielektrische Hartmaske bei dem Ätzen freigelegt wird und nach dem Ätzen bestehen bleibt; Einfüllen eines leitfähigen Materials, wobei das leitfähige Material einen ersten Teil in der Schlitzöffnung und zweite Teile in den Schlitzöffnungsverlängerungen umfasst; und Entfernen des ersten Teils des leitfähigen Materials, wobei die zweiten Teile des leitfähigen Materials bestehen bleiben, um zwei Kontaktstifte zu bilden, die physisch voneinander getrennt sind. Bei einer Ausführungsform umfassen die darunter befindlichen leitfähigen Strukturelemente Source-/Drain-Kontaktstifte, und die zwei Kontaktstifte umfassen zwei weitere Source-/Drain-Kontaktstifte. Bei einer Ausführungsform umfassen die darunter befindlichen leitfähigen Strukturelemente Gate-Stapel, und die zwei Kontaktstifte umfassen zwei Gate-Kontaktstifte. Bei einer Ausführungsform haben beim Entfernen der zwei zweiten dielektrischen Hartmasken die zwei zweiten dielektrischen Hartmasken und die erste dielektrische Hartmaske eine Ätzselektivität, die höher als etwa 20 ist. Bei einer Ausführungsform umfasst das Entfernen des ersten Teils des leitfähigen Materials einen Planarisierungsprozess, wobei die erste dielektrische Hartmaske nach dem Planarisierungsprozess freiliegt.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist eine integrierte Schaltkreisstruktur Folgendes auf: einen ersten Gate-Stapel und einen zweiten Gate-Stapel; ein Zwischenschicht-Dielektrikum zwischen dem ersten Gate-Stapel und dem zweiten Gate-Stapel; eine dielektrische Hartmaske, die das Zwischenschicht-Dielektrikum überdeckt und kontaktiert, wobei die dielektrische Hartmaske und das Zwischenschicht-Dielektrikum aus unterschiedlichen Materialien bestehen; einen ersten Gate-Kontaktstift über und in Kontakt mit dem ersten Gate-Stapel; und einen zweiten Gate-Kontaktstift über und in Kontakt mit dem zweiten Gate-Stapel, wobei der erste Gate-Kontaktstift und der zweite Gate-Kontaktstift durch die dielektrische Hartmaske voneinander getrennt sind und Seitenwände des ersten Gate-Kontaktstifts und des zweiten Gate-Kontaktstifts Seitenwände der dielektrischen Hartmaske kontaktieren, sodass im Wesentlichen vertikale Grenzflächen entstehen. Bei einer Ausführungsform sind Oberseiten des ersten Gate-Kontaktstifts, des zweiten Gate-Kontaktstifts und der dielektrischen Hartmaske koplanar. Bei einer Ausführungsform besteht die dielektrische Hartmaske aus einem dielektrischen High-k-Material. Bei einer Ausführungsform weist die integrierte Schaltkreisstruktur weiterhin Gate-Abstandshalter auf gegenüberliegenden Seiten des ersten Gate-Stapels und des zweiten Gate-Stapels auf, wobei eine Unterseite der dielektrischen Hartmaske niedriger als Oberseiten der Gate-Abstandshalter ist. Bei einer Ausführungsform ist eine Oberseite der dielektrischen Hartmaske höher als die Oberseiten der Gate-Abstandshalter.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen einer integrierten Schaltkreisstruktur mit den folgenden Schritten: Herstellen eines ersten Source-/Drain-Kontaktstifts (82) über und in elektrischer Verbindung mit einem Source-/Drain-Bereich (54) eines Transistors (86); Herstellen einer ersten dielektrischen Hartmaske (80), die einen Gate-Stapel überdeckt; Aussparen des ersten Source-/Drain-Kontaktstifts (82), um eine erste Aussparung zu erzeugen; Herstellen einer zweiten dielektrischen Hartmaske (88) in der ersten Aussparung; Aussparen einer Zwischenschichtdielektrikum-Schicht (60), um eine zweite Aussparung (90) zu erzeugen; und Herstellen einer dritten dielektrischen Hartmaske (92) in der zweiten Aussparung, wobei die dritte dielektrische Hartmaske (92) die erste dielektrische Hartmaske (80) und die zweite dielektrische Hartmaske (88) kontaktiert.
  2. Verfahren nach Anspruch 1, wobei das Herstellen der dritten dielektrischen Hartmaske einen Planarisierungsprozess umfasst, um Oberseiten der ersten dielektrischen Hartmaske, der zweiten dielektrischen Hartmaske und der dritten dielektrischen Hartmaske miteinander zu planarisieren.
  3. Verfahren nach Anspruch 1 oder 2, das nach dem Herstellen der dritten dielektrischen Hartmaske weiterhin das Entfernen der zweiten dielektrischen Hartmaske umfasst, um eine dritte Aussparung zu erzeugen.
  4. Verfahren nach Anspruch 3, das weiterhin das Füllen eines leitfähigen Materials in die dritte Aussparung umfasst, um einen zweiten Source-/Drain-Kontaktstift über und in Kontakt mit dem ersten Source-/Drain-Kontaktstift herzustellen, wobei eine Seitenwand des zweiten Source-/Drain-Kontaktstifts eine Seitenwand der ersten dielektrischen Hartmaske kontaktiert, sodass eine im Wesentlichen vertikale Grenzfläche entsteht.
  5. Verfahren nach Anspruch 3 oder 4, wobei die zweite dielektrische Hartmaske unter Verwendung eines Ätzmittels entfernt wird und die dritte dielektrische Hartmaske mit dem Ätzmittel in Kontakt gebracht wird und nicht geätzt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Herstellen der dritten dielektrischen Hartmaske weiterhin das Entfernen der ersten dielektrischen Hartmaske umfasst, um eine vierte Aussparung zu erzeugen.
  7. Verfahren nach Anspruch 6, das weiterhin das Füllen eines leitfähigen Materials in die vierte Aussparung umfasst, um einen Gate-Kontaktstift über und in Kontakt mit dem Gate-Stapel herzustellen, wobei eine Seitenwand des Gate-Kontaktstifts eine Seitenwand der dritten dielektrischen Hartmaske kontaktiert, sodass eine im Wesentlichen vertikale Grenzfläche entsteht.
  8. Verfahren nach Anspruch 6 oder 7, wobei die erste dielektrische Hartmaske unter Verwendung eines Ätzmittels entfernt wird und die dritte dielektrische Hartmaske mit dem Ätzmittel in Kontakt gebracht wird und nicht geätzt wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der dritten dielektrischen Hartmaske das Herstellen eines dielektrischen High-k-Bereichs umfasst.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei ein Luftspalt in der dritten dielektrischen Hartmaske abgedichtet wird.
  11. Verfahren zum Herstellen einer integrierten Schaltkreisstruktur mit den folgenden Schritten: Aussparen eines Zwischenschicht-Dielektrikums (60), um eine erste Aussparung (90) zu erzeugen; Füllen der ersten Aussparung mit einer ersten dielektrischen Hartmaske (92); Herstellen einer Hartmaske (104) über der ersten dielektrischen Hartmaske (92) und zwei zweiten dielektrischen Hartmasken (80), wobei die zwei zweiten dielektrischen Hartmasken (80) auf entgegengesetzten Seiten der ersten dielektrischen Hartmaske (92) angeordnet sind und die erste dielektrische Hartmaske (92) kontaktieren; Erzeugen einer Schlitzöffnung (112) in der Hartmaske (104), um die erste dielektrische Hartmaske (92) und die zwei zweiten dielektrischen Hartmasken (80) freizulegen; Entfernen der zwei zweiten dielektrischen Hartmasken (80) durch Ätzen, um Schlitzöffnungsverlängerungen zu erzeugen, wobei darunter befindliche leitfähige Strukturelemente (72) zu den Schlitzöffnungsverlängerungen freigelegt werden, wobei die darunter befindlichen leitfähigen Strukturelemente (72) Gate-Stapel (72) oder Source-/Drain-Kontaktstifte (82) umfassen, wobei die erste dielektrische Hartmaske (92) bei dem Ätzen freigelegt wird und nach dem Ätzen bestehen bleibt; Einfüllen eines leitfähigen Materials, wobei das leitfähige Material einen ersten Teil in der Schlitzöffnung und zweite Teile in den Schlitzöffnungsverlängerungen umfasst; und Entfernen des ersten Teils des leitfähigen Materials, wobei die zweiten Teile des leitfähigen Materials bestehen bleiben, um zwei Kontaktstifte (114) zu bilden, die physisch voneinander getrennt sind.
  12. Verfahren nach Anspruch 11, wobei die darunter befindlichen leitfähigen Strukturelemente Source-/Drain-Kontaktstifte umfassen und die zwei Kontaktstifte zwei weitere Source-/Drain-Kontaktstifte umfassen.
  13. Verfahren nach Anspruch 11 oder 12, wobei die darunter befindlichen leitfähigen Strukturelemente Gate-Stapel umfassen und die zwei Kontaktstifte zwei Gate-Kontaktstifte umfassen.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei beim Entfernen der zwei zweiten dielektrischen Hartmasken die zwei zweiten dielektrischen Hartmasken und die erste dielektrische Hartmaske eine Ätzselektivität haben, die höher als etwa 20 ist.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei das Entfernen des ersten Teils des leitfähigen Materials einen Planarisierungsprozess umfasst, wobei die erste dielektrische Hartmaske nach dem Planarisierungsprozess freiliegt.
  16. Integrierte Schaltkreisstruktur mit: einem ersten Gate-Stapel (72) und einem zweiten Gate-Stapel; einem Zwischenschicht-Dielektrikum (60) zwischen dem ersten Gate-Stapel und dem zweiten Gate-Stapel; einer dielektrischen Hartmaske (92), die das Zwischenschicht-Dielektrikum überdeckt und kontaktiert, wobei die dielektrische Hartmaske und das Zwischenschicht-Dielektrikum aus unterschiedlichen Materialien bestehen; einem ersten Gatekontakt über und in Kontakt mit dem ersten Gate-Stapel; und einem zweiten Gatekontakt über und in Kontakt mit dem zweiten Gate-Stapel, wobei der erste Gatekontakt und der zweite Gatekontakt durch die dielektrische Hartmaske (92) voneinander getrennt sind und Seitenwände des ersten Gatekontakts und des zweiten Gatekontakts in Kontakt mit Seitenwänden der dielektrischen Hartmaske (92) sind, sodass im Wesentlichen vertikale Grenzflächen entstehen.
  17. Integrierte Schaltkreisstruktur nach Anspruch 16, wobei Oberseiten des ersten Gatekontakts, des zweiten Gatekontakts und der dielektrischen Hartmaske koplanar sind.
  18. Integrierte Schaltkreisstruktur nach Anspruch 16 oder 17, wobei die dielektrische Hartmaske aus einem dielektrischen High-k-Material besteht.
  19. Integrierte Schaltkreisstruktur nach einem der Ansprüche 16 bis 18, die weiterhin Gate-Abstandshalter auf entgegengesetzten Seiten des ersten Gate-Stapels und des zweiten Gate-Stapels aufweist, wobei eine Unterseite der dielektrischen Hartmaske niedriger als Oberseiten der Gate-Abstandshalter ist.
  20. Integrierte Schaltkreisstruktur nach Anspruch 19, wobei eine Oberseite der dielektrischen Hartmaske höher als die Oberseiten der Gate-Abstandshalter ist.
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