DE102017124663B4 - Hybridschema für verbesserte leistung bei p- und n-finfets - Google Patents

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    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

Verfahren (300) mit den folgenden Schritten:Ätzen (304) eines Hybridsubstrats (20) zum Herstellen einer Aussparung (35), die in das Hybridsubstrat (20) hineinreicht, wobei das Hybridsubstrat (20) Folgendes aufweist:eine erste Halbleiterschicht (22), die eine erste Oberflächenorientierung hat,eine dielektrische Schicht (24) über der ersten Halbleiterschicht (22), undeine zweite Halbleiterschicht (26, 28), die eine zweite Oberflächenorientierung hat, die von der ersten Oberflächenorientierung verschieden ist, wobei nach dem Ätzen eine Oberseite der ersten Halbleiterschicht (22) zu der Aussparung (35) freiliegt;Herstellen (306) eines Abstandshalters (32) auf einer Seitenwand der Aussparung (35), wobei der Abstandshalter (32) eine Seitenwand der dielektrischen Schicht (24) und eine Seitenwand der zweiten Halbleiterschicht (26) kontaktiert;Durchführen einer Epitaxie (308), um einen Halbleiter-Epitaxiebereich (34) von der ersten Halbleiterschicht (22) aufzuwachsen;danach Entfernen (310) des Abstandshalters (32);Durchführen eines ersten Strukturierungsschritts nach dem Entfernen des Abstandshalters (32), in dem die zweite Halbleiterschicht (26), die dielektrische Schicht (24) und die erste Halbleiterschicht (22) strukturiert werden, um mit dem ersten Strukturierungsschritt einen ersten Halbleiterstreifen (142) herzustellen, wobei der erste Halbleiterstreifen (142) einen Teil (122) der ersten Halbleiterschicht (22), einen Teil (124) der dielektrischen Schicht (24) und einen Teil (127) der zweiten Halbleiterschicht (26) umfasst; undHerstellen von Epitaxiebereichen (172, 172A, 172B) für Source- und Drain-Bereiche (174) auf dem Teil (122) der ersten Halbleiterschicht (22) und dem Teil (127) der zweiten Halbleiterschicht (26) des ersten Halbleiterstreifens (142).

Description

  • Hintergrund
  • Mit der zunehmenden Verkleinerung von integrierten Schaltkreisen und den immer höheren Anforderungen an die Geschwindigkeit von integrierten Schaltkreisen müssen Transistoren höhere Ansteuerströme bei immer kleineren Abmessungen haben. Daher wurden Finnen-Feldeffekttransistoren (FinFETs) entwickelt. Bei herkömmlichen FinFET-Herstellungsprozessen können die Halbleiterfinnen dadurch hergestellt werden, dass Gräben in einem Siliziumsubstrat erzeugt werden, die Gräben mit dielektrischen Materialien gefüllt werden, um STI-Bereiche (STI: flache Grabenisolation) herzustellen, und anschließend die oberen Teile der STI-Bereiche ausgespart werden. Die Siliziumsubstratteile zwischen den ausgesparten Teilen der STI-Bereiche bilden somit Halbleiterfinnen, auf denen die FinFETs hergestellt werden.
  • Die US 2008 / 0 064 160 A1 beschreibt ein Verfahren zur Herstellung einer FinFET- Vorrichtung aus einem Substrat mit zwei von einer isolierenden Schicht getrennten Halbleiterschichten mit unterschiedlichen Oberflächenorientierungen. Ein ähnliches Herstellungsverfahren ist auch aus der US 2013 / 0 175 618 A1 bekannt. Die US 9 299 721 B2 offenbart ein Verfahren zur Herstellung von Finnen aus unterschiedlichen Halbleitermaterialien auf einem Substrat.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 16 zeigen Schnittansichten und perspektivische Darstellungen von Zwischenstufen bei der Herstellung von Finnen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 17A zeigt die Beweglichkeit von Elektronen als eine Funktion der Finnenbreite gemäß einigen Ausführungsformen.
    • 17B zeigt die Beweglichkeit von Löchern als eine Funktion der Finnenbreite gemäß einigen Ausführungsformen.
    • 18 zeigt einen Prozessablauf zur Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung stellt Verfahren zur Herstellung von Halbleitervorrichtungen mit den Merkmalen des Anspruchs 1 bzw. 7 sowie eine Halbleitervorrichtung mit den Merkmalen des Anspruchs 14 bereit. Beispielhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben. Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden ein Verfahren zur Herstellung von Finnen-Feldeffekttransistoren (FinFETs) auf einem Hybridsubstrat und die resultierenden Strukturen gemäß verschiedenen beispielhaften Ausführungsformen zur Verfügung gestellt. Es werden die Zwischenstufen der Herstellung des Hybridsubstrats und der FinFETs gemäß einigen Ausführungsformen erläutert. Außerdem werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet.
  • Die 1 bis 16 zeigen Schnittansichten und perspektivische Darstellungen von Zwischenstufen bei der Herstellung des Hybridsubstrats und der FinFETs gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die in den 1 bis 16 gezeigten Schritte sind auch in dem Prozessablauf 300, der in 18 gezeigt ist, schematisch wiedergegeben.
  • In 1 wird ein Hybridsubstrat 20 bereitgestellt. Das Hybridsubstrat 20 weist eine kristalline Siliziumschicht 22, eine dielektrische Schicht 24 über der Siliziumschicht 22 und eine kristalline Siliziumschicht 26 über der dielektrischen Schicht 24 auf. Die dielektrische Schicht 24 kann aus Siliziumoxid oder anderen dielektrischen Materialien, wie etwa Siliziumnitrid, Siliziumcarbid usw., bestehen. Die Dicke der dielektrischen Schicht 24 kann in dem Bereich von etwa 5 nm bis etwa 15 nm liegen, aber es können auch andere Dicken verwendet werden. Ein Durchschnittsfachmann dürfte erkennen, dass die in der gesamten Beschreibung angegebenen Abmessungen lediglich Beispiele sind und andere Werte annehmen können. Die Siliziumschicht 26 wird an die dielektrische Schicht 24 gebondet. Das Hybridsubstrat 20 umfasst einen ersten Teil in einem n-Bauelementbereich 100 und einen zweiten Teil in einem p-Bauelementbereich 200.
  • Die Siliziumschicht 22 ist ein (100)-Substrat mit einer (100)-Oberflächenorientierung, wobei die Oberseite der Siliziumschicht 22 in der (100)-Ebene von Silizium liegt. Bei einigen Ausführungsformen ist das Siliziumsubstrat 26 ein (110)-Substrat, das eine (110)-Oberflächenorientierung hat, wobei die Oberseite der Siliziumschicht in der (110)-Ebene von Silizium liegt. Bei alternativen Ausführungsformen der vorliegenden Erfindung ist das Siliziumsubstrat 26 eine (100)-R45-Schicht, die durch Drehen eines (100)-Substrats um 45 Grad vor dem Schneiden und Bonden an die dielektrische Schicht 24 hergestellt wird. Dadurch hat die Oberseite der (100)-R45-Schicht eine (100)-R45-Oberflächenorientierung, und auch die Seitenwände der resultierenden Finnen (die unter Bezugnahme auf 7B erörtert werden) sind auf der (100)-Ebene von Silizium.
  • In 2 wird eine Epitaxie durchgeführt, um eine Siliziumschicht 28 auf die Siliziumschicht 26 aufzuwachsen. Der entsprechende Schritt ist als Schritt 302 in dem Prozessablauf angegeben, der in 18 gezeigt ist. In Abhängigkeit von der Orientierung der Siliziumschicht 26 kann die Siliziumschicht 28 eine (110)-Schicht mit der Oberseite auf der (110)-Ebene von Silizium oder eine (100)-R45-Schicht sein. Die Siliziumschicht 28 kann frei von Germanium sein. Außerdem kann die Siliziumschicht 28 eigenleitend sein, wobei bei der Epitaxie keine p- und n-Dotierungsstoffe dotiert werden. Bei alternativen Ausführungsformen wird die Siliziumschicht 28 während der Epitaxie mit einem p-Dotierungsstoff in situ dotiert. Die Dicke der Siliziumschicht 28 kann dicht an der Finnenhöhe der resultierenden FinFETs liegen.
  • 3 zeigt das Aussparen der Siliziumschicht 28 und des Hybridsubstrats 20 in dem p-Bauelementbereich 200, während in dem n-Bauelementbereich 100 keine Aussparung erfolgt. Der entsprechende Schritt ist als Schritt 304 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Dadurch entsteht eine Aussparung 35. Bei einigen Ausführungsformen der vorliegenden Erfindung wird zum Durchführen der Aussparung zunächst eine Verkappungsschicht 30 als eine planare Schutzschicht zum Beispiel durch thermische Oxidation oder Abscheidung hergestellt. Die Verkappungsschicht 30 kann aus Siliziumoxid oder anderen dielektrischen Materialien, wie etwa Siliziumnitrid, Siliziumcarbid oder Siliziumoxidnitrid, bestehen. Dann wird die Aussparung durchgeführt. Während des Aussparens werden die Verkappungsschicht 30, die Siliziumschicht 28 und die Siliziumschicht 26 durchgeätzt, sodass die Oberseite der darunter befindlichen dielektrischen Schicht 24 freigelegt wird, die dann geätzt wird. Dadurch wird die Siliziumschicht 22 freigelegt, die die Ebene mit der (100)-Oberflächenorientierung hat.
  • Dann wird eine Abstandshalterschicht abgeschieden, und anschließend wird eine anisotrope Ätzung durchgeführt, um die horizontalen Teile der Abstandshalterschicht zu entfernen, sodass ein Abstandshalter 32 entsteht. Der entsprechende Schritt ist als Schritt 306 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Die Abstandshalterschicht besteht aus einem Material, das von dem Material der Verkappungsschicht 30 verschieden ist. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht der Abstandshalter 32 aus einem dielektrischen Material, wie etwa Aluminiumoxid (Al2O3), Siliziumnitrid oder dergleichen. Auf Grund der unterschiedlichen Materialien für die Herstellung der Verkappungsschicht 30 und des Abstandshalters 32 bleibt die Verkappungsschicht 30 nach der Herstellung des Abstandshalters 32 bestehen. Dadurch sind die Seitenwände und die Oberseite der Siliziumschichten 26 und 28 maskiert.
  • 4 zeigt die selektive Epitaxie einer Halbleiterschicht 34. Der entsprechende Schritt ist als Schritt 308 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Halbleiterschicht 34 aus einem Halbleitermaterial mit hoher Elektronenbeweglichkeit, wie etwa Siliziumgermanium, Germanium (ohne Silizium); einem III-V-Verbindungshalbleiter, wie etwa GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP oder GaP; Kombinationen davon; oder Mehrfachschichten davon. Bei der selektiven Epitaxie wird ein Ätzgas, wie etwa HCl, in die Prozessgase eingemischt, sodass die Halbleiterschicht 34 von der Oberseite der Siliziumschicht 22 statt von dielektrischen Materialien, wie etwa der Verkappungsschicht 30 und dem Abstandshalter 32, aufgewachsen wird. Der Abstandshalter 32 maskiert die Seitenwände der Siliziumschichten 26 und 28, sodass die Epitaxie von einer einzelnen Oberfläche (der Oberfläche der Siliziumschicht 22) her erreicht wird und somit Defekte, die durch Aufwachsen von anderen Oberflächen her verursacht werden, vermieden werden. Da die Halbleiterschicht 34 epitaxial von der Siliziumschicht 22 aufgewachsen wird, hat sie die gleiche Oberflächenorientierung wie die Siliziumschicht 22, nämlich die (100)-Oberflächenorientierung.
  • Nach der selektiven Epitaxie der Halbleiterschicht 34 wird ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) oder ein mechanischer Schleifprozess, durchgeführt um die Oberseite der Halbleiterschicht 34 zu ebnen. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Planarisierung unter Verwendung der Siliziumschicht 28 als eine Ätzstoppschicht durchgeführt. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird die Planarisierung unter Verwendung der Verkappungsschicht 30 als eine Ätzstoppschicht durchgeführt, und anschließend wird ein Ätzprozess zum Entfernen der Verkappungsschicht 30 durchgeführt.
  • Nach der Planarisierung wird der in 4 gezeigte Abstandshalter 32 entfernt, und die resultierende Struktur ist in den 5A und 5B gezeigt. Der entsprechende Schritt ist als Schritt 310 in dem Prozessablauf angegeben, der in 18 gezeigt ist. 5A zeigt eine perspektivische Darstellung der Struktur, und 5B zeigt eine Schnittansicht der Struktur. Wie in den 5A und 5B gezeigt ist, entsteht durch das Entfernen der Abstandshalterschicht 32 eine Aussparung (Spalt) 36, die die Halbleiterschichten 26 und 28 von der Halbleiterschicht 34 trennt. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der Abstandshalter 32 durch einen Nassätzprozess entfernt. Wenn der Abstandshalter 32 zum Beispiel aus Siliziumnitrid besteht, kann die Ätzung unter Verwendung von Phosphorsäure durchgeführt werden.
  • In 6 wird eine Schutzschicht 38 hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Schutzschicht 38 aus Silizium, und sie wird auf der Oberseite der in 5A gezeigten Struktur abgeschieden. Die Schutzschicht 38 ist außerdem frei von Germanium. Die Abscheidung kann mit einem Epitaxieprozess erfolgen, sodass die Siliziumschicht eine kristalline Schicht ist. Bei alternativen Ausführungsformen der vorliegenden Erfindung ist die Siliziumschicht 38 eine Polysiliziumschicht. Die Schutzschicht 38 kann eine Brücke über die Aussparung 36 bilden, wobei etwas abgeschiedenes Material der Schutzschicht 38 in die Aussparung 36 fallen kann.
  • Die folgenden Schritte, die in 6 und den 7A und 7B gezeigt sind, stellen die Herstellung von Halbleiterstreifen dar. Die Streifen können mit einem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Streifen mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierung oder Mehrfachstrukturierung, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- und Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, sodass Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden Abstandshalter mit einem selbstjustierten Prozess hergestellt. Dann wird die Opferschicht entfernt, und die verbliebenen Abstandshalter oder Dorne können anschließend zum Strukturieren der Streifen verwendet werden.
  • Bei einigen beispielhaften Ausführungsformen, die in 6 gezeigt sind, werden eine oder mehrere Maskierungsschichten über der Schutzschicht 38 abgeschieden und anschließend zu Masken 40 strukturiert, die als Ätzmasken zum Herstellen von Halbleiterstreifen verwendet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung weisen die Masken 40 mehrere Schichten auf, die aus unterschiedlichen Materialien bestehen. Zum Beispiel können die Masken 40 Schichten 40A aus Siliziumoxid und Schichten 40B über den jeweiligen Schichten 40A aufweisen, wobei die Schichten 40B aus Siliziumnitrid bestehen. Bei der Herstellung der Masken 40 schützt die Schutzschicht 38 die darunter befindliche Halbleiterschicht 34 vor einer Oxidation z. B. auf Grund der erhöhten Temperatur, die bei der Abscheidung der Maskenschichten verwendet wird. Siliziumgermanium ist oxidationsanfällig und hat außerdem eine Oxidationsgeschwindigkeit, die wesentlich höher als die von Silizium ist. Daher wird die Halbleiterschicht 34 durch Herstellen der Schutzschicht 38 vor einer unerwünschten Oxidation geschützt.
  • In den 7A und 7B wird ein Ätzprozess durchgeführt, um das Substrat und die Halbleiterschichten zu ätzen, sodass Streifen 142 und 242 in dem n-Bauelementbereich 100 bzw. dem p-Bauelementbereich 200 entstehen. Der entsprechende Schritt ist als Schritt 312 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Zum Trennen der Streifen 142 und 242 werden Aussparungen 44 hergestellt. Die Streifen 142 umfassen Teile 122, 124 und 127. Die Streifenteile 122 sind die verbliebenen Teile der strukturierten Siliziumschicht 22. Die Streifenteile 124 sind die verbliebenen Teile der dielektrischen Schicht 24 (6). Die Streifenteile 127 sind die verbliebenen Teile der Siliziumschichten 26 und 28 (6). Bei einigen Ausführungsformen der vorliegenden Erfindung haben die Siliziumschichten 26 und 28 (6) an ihrer jeweiligen Oberseite die (110)-Oberflächenorientierung. Daher haben auch die Streifenteile 127 an ihrer jeweiligen Oberseite die (110)-Oberflächenorientierung. Bei einigen Ausführungsformen der vorliegenden Erfindung sind die Siliziumschichten 26 und 28 (100)-R45-Schichten. Daher haben die Oberseite und die Seitenwände der Streifen 142 (100)-Oberflächenorientierungen. Die Streifen 242 umfassen Teile 222 und 234. Die Streifenteile 222 sind die verbliebenen Teile der strukturierten Siliziumschicht 22. Die Streifenteile 234 sind die verbliebenen Teile der Halbleiterschicht 34 (6). Daher haben auch die Streifenteile 234 an ihrer jeweiligen Oberseite eine (100)-Oberflächenorientierung.
  • 7A zeigt eine perspektivische Darstellung der Struktur nach der Streifenherstellung. 7B zeigt eine Schnittansicht der in 7A gezeigten Struktur. In 7B kann die dargestellte Oberseite der Streifenteile 127 auf einer (100)-Oberflächenebene oder einer (110)-Oberflächenebene sein, und die linke und die rechte Seitenwand der Streifenteile 127 sind auf den (100)-Oberflächenebenen. Die dargestellte Oberseite der Streifenteile 234 kann auf einer (100)-Oberflächenebene sein, und die linke und die rechte Seitenwand der Streifenteile 234 können auf den (110)-Ebenen sein.
  • Wie in den 7A und 7B gezeigt ist, werden beim Strukturieren zur Herstellung der Streifen 142 und 242 die Teile der Siliziumschicht 22 direkt unter der Aussparung 36 (6) ebenfalls geätzt, sodass eine Kerbe 46 entsteht, die in die Siliziumschicht 22 hineinreicht. Da die Ätzung der Siliziumschicht 22 durch die tiefe und schmale Aussparung 36 langsam ist, hat die Kerbe eine Tiefe Di, die kleiner als die Dicke der Halbleiterschicht 34 (6) ist. Bei einigen Ausführungsformen liegt die Tiefe D1 (7B) in dem Bereich von etwa 5 nm bis etwa 40 nm. Eine obere Breite W1 der Kerbe 46 kann in dem Bereich von etwa 3 nm bis etwa 10 nm liegen. Eine Breite W2 der Streifen 142 und 242 kann in dem Bereich von etwa 4 nm bis etwa 6 nm liegen. In der Draufsicht der 7A und 7B betrachtet, sind die Kerbe 46 und die Streifen 142 und 242 alle längliche Streifen, deren Längsrichtungen zueinander parallel sind.
  • Die Kerbe 46 kann ein Seitenverhältnis haben, das größer als etwa 0,5 ist und bei einigen Ausführungsformen in dem Bereich von etwa 0,5 bis 5,0 liegen kann. Das Seitenverhältnis wird von der Tiefe und der Breite der Aussparung 36 beeinflusst. Es ist klar, dass die Seitenwände und die Unterseite der Kerbe 46 rundlich sein können, obwohl die 7A und 7B die Kerbe 46 mit geraden Seitenwänden und einer planaren Unterseite zeigen. Zum Beispiel können die Seitenwände der Kerbe 46 durchgehend gekrümmt sein und mit einer gekrümmten Unterseite verbunden sein. Die Seitenwände der Kerbe 46 können auch im Wesentlichen gerade sein und mit einer gekrümmten Unterseite verbunden sein. Die Kerbe 46 kann auch abgeschrägt sein und eine U-förmige Schnittansicht mit geraden Kanten und einer planaren Unterseite haben. Die Kerbe 46 kann auch abgeschrägt sein, sodass eine V-förmige Schnittansicht entsteht. Andere Formen werden ebenfalls in Betracht gezogen.
  • Wenn, wie in den 4 bis 7A und 7B gezeigt ist, der Abstandshalter 32 ( 4) vor der Herstellung der Schutzschicht und der Masken nicht entfernt wird und bei dem in den 7A und 7B gezeigten Strukturierungsprozess bestehen bleibt, schützt er auch den darunter befindlichen Teil der Siliziumschicht 22, sodass ein schmaler und hoher Streifen entsteht, der den Abstandshalter 32 und den darunter befindlichen Teil der Siliziumschicht 22 umfasst. Dieser Streifen kann in dem nachfolgenden Prozess, wie etwa bei der Herstellung von STI-Bereichen 50 (STI: flache Grabenisolation) (9), zerbrechen und kann daher Fehler verursachen. Bei einigen Ausführungsformen der vorliegenden Erfindung wird durch Entfernen des Abstandshalters die Entstehung von Fehlern vermieden. Daher wird in dem Grenzbereich zwischen dem n-Bauelementbereich 100 und dem p-Bauelementbereich 200 die Kerbe 46 hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung befindet sich die Kerbe 46 in der Mitte der Streifen 142 und 242, wobei zum Beispiel Abstände S1 und S2 eine Differenz haben, die kleiner als etwa 20 % oder kleiner als etwa 10 % der Abstände S1 bzw. S2 ist. Wenn sich die Kerbe 46 in der Mitte der Streifen 142 und 242 befindet, können die Abstände S1 und S2 minimal gehalten werden, wobei immer noch ein ausreichender Zwischenraum zwischen p- und n-FinFETs bleibt, und dadurch kann die Dichte der resultierenden FinFETs maximiert werden.
  • 8 zeigt die Herstellung einer ersten Deckschicht 48, die zum Schützen der Seitenwände der Streifenteile 234 vor Oxidation verwendet wird. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Deckschicht 48 aus Silizium und ist frei oder im Wesentlichen frei von Germanium (zum Beispiel mit weniger als etwa 5 Atom-% Germanium). Außerdem kann die Deckschicht 48 frei von Sauerstoff und Stickstoff sein, und sie weist somit kein Siliziumoxid und Siliziumnitrid auf. Die Herstellung der Deckschicht 48 kann mit einem konformen Abscheidungsverfahren erfolgen, wie etwa Atomlagenabscheidung (ALD) oder chemische Aufdampfung (CVD). Die Deckschicht 48 reicht daher in die Aussparungen 44 und die Kerbe 46 hinein. Außerdem füllt die Deckschicht 48 teilweise die Kerbe 46 und sie lässt einen Teil der Kerbe 46 ungefüllt zurück.
  • 9 zeigt die Herstellung der STI-Bereiche 50, die dielektrische Deckschichten 52 und dielektrische Bereiche 54 über den dielektrischen Deckschichten 52 umfassen. Der entsprechende Schritt ist als Schritt 314 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird ein konformes Abscheidungsverfahren zum Abscheiden einer konformen dielektrischen Schicht 52 auf den freiliegenden Oberflächen der in 8 gezeigten Struktur verwendet. Die dielektrische Schicht 52 kann zum Beispiel durch ALD oder CVD hergestellt werden. Dann werden die verbliebenen Teile der Aussparungen 44 (8) mit einem dielektrischen Material 54 gefüllt. Das dielektrische Material 54 kann durch fließfähige chemische Aufdampfung (FCVD), Schleuderbeschichtung oder dergleichen abgeschieden werden. Bei einigen Ausführungsformen, bei denen FCVD verwendet wird, kommt ein silizium- und stickstoffhaltiger Vorläufer, zum Beispiel Trisilylamin (TSA) oder Disilylamin (DSA), zum Einsatz, und daher ist das resultierende dielektrische Material fließfähig (gelartig). Bei alternativen Ausführungsformen der vorliegenden Erfindung wird das fließfähige dielektrische Material unter Verwendung eines Vorläufers auf der Basis von Alkylaminosilan hergestellt. Während der Abscheidung wird Plasma eingeschaltet, um die gasförmigen Vorläufer zum Bilden des fließfähigen Oxids zu aktivieren.
  • Bei der Herstellung der dielektrischen Schichten 52 und der dielektrischen Bereiche 54 kann die Temperatur des Herstellungsprozesses erhöht sein, was leicht zu einer Oxidation der Streifenteile 234 führen kann, wenn diese freiliegen. Die Deckschicht 48 ( 8) schützt daher die Streifenteile 234 vor der Oxidation. Dadurch kann die Deckschicht 48 (oder zumindest die Teile der Deckschicht 48, die die Streifenteile 124, 127 und 234 kontaktieren) während der Herstellung der dielektrischen Deckschichten 52 und der dielektrischen Bereiche 54 oxidiert werden, und somit wird sie in eine Siliziumoxidschicht umgewandelt.
  • Dann wird eine Planarisierung, wie etwa eine CMP oder ein mechanischer Schleifprozess, an den dielektrischen Bereichen 54 und den dielektrischen Deckschichten 52 durchgeführt. Die Planarisierung kann unter Verwendung der Masken 40 (8) als eine Ätzstoppschicht durchgeführt werden. Dann werden die Masken 40 entfernt, und anschließend werden die dielektrischen Bereiche 54 und die dielektrischen Schichten 52 ausgespart. Der entsprechende Schritt ist ebenfalls als Schritt 314 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Die resultierende Struktur ist in 9 gezeigt. Die verbliebenen Teile der dielektrischen Bereiche 54 und der dielektrischen Deckschichten 52 werden als STI-Bereiche 50 bezeichnet. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Aussparung so lange durchgeführt, bis die Oberseiten der ausgesparten STI-Bereiche 50 niedriger als die Oberseiten der dielektrischen Streifenteile 124 sind, sodass die Seitenwände der dielektrischen Streifenteile 124 zumindest einige freiliegende Teile haben. Bei alternativen Ausführungsformen der vorliegenden Erfindung sind die Oberseiten der ausgesparten STI-Bereiche 50 auf gleicher Höhe mit den, höher als die oder niedriger als die Unterseiten der dielektrischen Streifenteile 124. In der gesamten Beschreibung werden die Teile der Streifen 142 und 242, die höher als die Oberseiten der STI-Bereiche 50 sind, als Finnen (oder überstehende Finnen) 156 und 256 bezeichnet. Die Kerbe 46 (8) wird mit einem nach unten überstehenden Teil 50' gefüllt, der ein Bestandteil eines der STI-Bereiche 50 ist.
  • In 10 wird ein Dummy-Gate-Stapel 58 auf den Oberseiten und den Seitenwänden der (überstehenden) Finnen 156 und 256 hergestellt. Der entsprechende Schritt ist als Schritt 316 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Es dürfte wohlverstanden sein, dass obwohl der Klarheit halber nur ein Dummy-Gate-Stapel 58 dargestellt ist, mehrere Dummy-Gate-Stapel hergestellt werden können, die zueinander parallel sind, wobei die mehreren Gate-Stapel die gleichen Finnen 156 und 256 kreuzen. Der Dummy-Gate-Stapel 58 kann ein Dummy-Gate-Dielektrikum 60 und eine Dummy-Gate-Elektrode 62 über dem Dummy-Gate-Dielektrikum 60 umfassen. Die Dummy-Gate-Elektrode 62 kann zum Beispiel aus Polysilizium bestehen, aber es können auch andere Materialien verwendet werden. Der Dummy-Gate-Stapel 58 kann außerdem eine oder mehrere Hartmaskenschichten 64 über der Dummy-Gate-Elektrode 62 aufweisen. Die Hartmaskenschicht 64 kann aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen bestehen. Der Dummy-Gate-Stapel 58 kann über nur eine oder über mehrere überstehende Finnen 156 und 256 und/oder STI-Bereiche 50 hinwegführen. Der Dummy-Gate-Stapel 58 kann außerdem eine Längsrichtung haben, die zu den Längsrichtungen der überstehenden Finnen 156 und 256 senkrecht ist.
  • In 11 wird eine Abstandshalterschicht 66 abgeschieden. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Abstandshalterschicht 66 aus einem dielektrischem Material, wie etwa Siliziumnitrid, Siliziumcarbooxidnitrid (SiCN) oder dergleichen, und sie kann eine Einschichtstruktur oder eine Mehrschichtstruktur mit mehreren dielektrischen Schichten haben. Die Herstellung erfolgt mit einem konformen Abscheidungsverfahren, wie etwa ALD oder CVD.
  • 12 zeigt die Ätzung der Abstandshalterschicht 66, sodass Gate-Abstandshalter 68 auf den Seitenwänden des Dummy-Gate-Stapels 58 entstehen. Der entsprechende Schritt ist als Schritt 318 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Die Ätzung erfolgt anisotrop, sodass die Teile der Abstandshalterschicht auf den überstehenden Finnen 156 und 256 entfernt werden. Nach der Ätzung zur Herstellung der Gate-Abstandshalter 68 liegen einige Seitenwände der dielektrischen Streifenteile 124 (11) frei. Bei einigen Ausführungsformen der vorliegenden Erfindung wird eine isotrope Ätzung durchgeführt, um die dielektrischen Streifenteile 124 zu ätzen, während die Halbleiterteile der überstehenden Finnen 156 und 256 und die Abstandshalter 68 nicht geätzt werden. Der entsprechende Schritt ist als Schritt 320 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Ätzung der dielektrischen Streifenteile 124 durch Nassätzung durchgeführt. Wenn die dielektrischen Streifenteile 124 zum Beispiel aus Siliziumoxid bestehen, kann eine HF-Lösung als Ätzmittel verwendet werden. Nach der Ätzung der dielektrischen Streifenteile 124 entstehen Spalte 70 zum Trennen der Streifenteile 127 von den darunter befindlichen Streifenteilen 122. Bei einigen Ausführungsformen der vorliegenden Erfindung bleiben nach der Herstellung der Gate-Abstandshalter 68 zumindest einige Teile der dielektrischen Streifenteile 124 bestehen, um die Finnenteile 127 von den Streifenteilen 122 zu trennen.
  • Nach der Ätzung der dielektrischen Streifenteile 124 gibt es immer noch einige Teile der dielektrischen Streifenteile 124, die direkt unter dem Dummy-Gate-Stapel 58 verblieben sind. Diese Teile der dielektrischen Streifenteile 124 werden nicht entfernt und dienen zum Abstützen der darüber befindlichen Streifenteile 127 (die nachstehend als Halbleiterfinnen 127 bezeichnet werden). Daher hängen die Teile der Finnenteile 127, die sich nicht direkt unter dem Dummy-Gate-Stapel 58 befinden, über den Spalten 70. Außerdem werden die Oberseiten der Streifenteile 122 zu den Spalten 70 freigelegt.
  • Dann werden Epitaxiebereiche 172 und 272 durch selektives Aufweisen von Halbleitermaterialien auf die überstehenden Finnen 156 bzw. 256 hergestellt, sodass die in den 13A und 13B gezeigte Struktur entsteht. Der entsprechende Schritt ist als Schritt 322 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Die Epitaxiebereiche 172 und 272 werden in unterschiedlichen Epitaxieprozesse epitaxial aufgewachsen, die das Herstellen einer Maskierungsschicht (nicht dargestellt) auf einem der Epitaxiebereiche 172 und 272 umfassen, sodass ein Epitaxiebereich auf dem jeweils anderen der Epitaxiebereiche 172 und 272 hergestellt werden kann. In Abhängigkeit davon, ob der resultierende FinFET ein p- oder ein n-FinFET sein soll, kann ein p- oder ein n-Dotierungsstoff im Verlauf der Epitaxie in situ dotiert werden. Zum Beispiel können die Epitaxiebereiche 172 aus Siliziumphosphor (SiP) oder Silizium-Kohlenstoff-Phosphor (SiCP) bestehen, und die Epitaxiebereiche 272 können aus Silizium-Germanium-Bor (SiGeB) bestehen.
  • Nach dem Epitaxieprozess können die Epitaxiebereiche 172 und die Streifenteile 127 weiter mit einem n-Dotierungsstoff implantiert werden, um Source- und Drain-Bereiche 174 für den n-FinFET herzustellen. Die Epitaxiebereiche 272 und die Streifenteile 234 können mit einem p-Dotierungsstoff implantiert werden, um Source- und Drain-Bereiche 274 für den p-FinFET herzustellen. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird die Implantation weggelassen, wenn die Epitaxiebereiche 172 und 272 mit dem p- oder dem n-Dotierungsstoff während der Epitaxie in situ dotiert werden.
  • Auf Grund der in 12 gezeigten Spalte 70 wird während der Epitaxie das Halbleitermaterial gleichzeitig von den Oberseiten der Streifenteile 122 und den Oberflächen der Streifenteile 127 aufgewachsen. Die Teile des Halbleitermaterials, die von den Oberseiten der Streifenteile 122 aufgewachsen werden, werden als Epitaxiebereiche 172A bezeichnet. Die Teile des Halbleitermaterials, die von den Streifenteile 127 aufgewachsen werden, werden als Epitaxiebereiche 172B bezeichnet, die die entsprechenden Streifenteile 127 in der Schnittansicht umschließen.
  • Die Epitaxiebereiche 172A und 172B haben die gleiche Zusammensetzung, was bedeutet, dass sie aus dem gleichen Halbleitermaterial, wie etwa Silizium, SiP, SiCP oder dergleichen, bestehen, und die Gehalte der entsprechenden Elemente (Atom-% und Masse-%) in den Epitaxiebereichen 172A und 172B sind gleichgroß. Die Epitaxiebereiche 172A und 172B können auch aus einem anderen Halbleitermaterial bestehen, das eine Gitterkonstante hat, die kleiner als die der Streifenteile 127 ist, sodass eine Zugspannung durch die Epitaxiebereiche 172A und 172B aufgebracht werden kann. Zum Beispiel können III-V-Verbindungshalbleitermaterialien mit einer kleineren Gitterkonstante als der Gitterkonstante der Streifenteile 127 verwendet werden. Andererseits haben die Streifenteile 122 und 127 unterschiedliche Oberflächenstrukturen. Zum Beispiel können die Streifenteile 122 an ihrer jeweiligen Oberseite eine (100)-Oberflächenorientierung haben, während die Streifenteile 127 an ihrer jeweiligen Oberseite eine (110)- oder (100)-R45-Oberflächenorientierung haben können. Daher haben die Epitaxiebereiche 172A und 172B unterschiedliche Oberflächenstrukturen, und die Epitaxiebereiche 172A haben die gleiche Oberflächenstruktur wie die Streifenteile 122, und die Epitaxiebereiche 172B haben die gleiche Oberflächenstruktur wie die Streifenteile 127. Die Epitaxiebereiche 172A verschmelzen schließlich mit den entsprechenden darüber befindlichen Epitaxiebereichen 172B zu Epitaxiebereichen 172. Die Grenzflächen zwischen den Epitaxiebereichen 172A und den entsprechenden Epitaxiebereichen 172B können höher als die Oberseiten der STI-Bereiche 50 sein. 13B zeigt eine Schnittansicht der Epitaxiebereiche 172A und 172B, die in 13A gezeigt sind.
  • Bei den beispielhaften Ausführungsformen, die in den 13A und 13B gezeigt sind, haben die Epitaxiebereiche 172A und 172B gerundete äußere Seitenwände. Es ist klar, dass die Formen der Epitaxiebereiche 172A und 172B von verschiedenen Faktoren beeinflusst werden, wie etwa dem Material, der Form der Streifenteile 127, der Oberflächenform der Streifenteile 122 usw. Daher können die Seitenwände der Epitaxiebereiche 172A oder 172B gerundet (durchgehend gekrümmt) oder abgeschrägt sein (mit geraden Teilen wie in der in 13B gezeigten Ebene). Außerdem kann die Grenzfläche zwischen den Epitaxiebereichen 172A und 172B unterschiedliche Formen haben und sie kann unter anderem eine gerade Grenzfläche oder eine gekrümmte Grenzfläche (die in 13B gezeigt ist) sein, oder sie kann mehrere gerade Abschnitte haben. Zum Beispiel kann der Außenumfang der Epitaxiebereiche 172B eine längliche hexagonale Form haben, wobei die vertikalen Ränder, die senkrecht zu der Oberseite des jeweiligen Wafers sind, größer als die anderen Seiten sind.
  • Wenn die Aufwachsrate der Teile der Epitaxiebereiche 172A und 172B direkt über den Mittelpunkten der Streifenteile 122 niedriger als die Aufwachsraten der entsprechenden linken und rechten Teile (wie in 13B) ist, können außerdem Hohlräume (die Vakuum- oder Luftspalte sein können) 173 entstehen. Die Hohlräume 173 können in Abhängigkeit von den unterschiedlichen Aufwachsraten unterschiedliche Formen haben.
  • Die Verschmelzung der Epitaxiebereiche 172A mit den Epitaxiebereichen 172B ist vorteilhaft. Da für unterschiedliche Arten von Bauelementen auf dem gleichen Wafer/Die so weit wie möglich der gleiche Herstellungsprozess verwendet wird, um die Herstellungskosten zu senken, kann der Prozess zur Herstellung der FinFETs auch zum Herstellen von Dioden und passiven Bauelementen, wie etwa Aufnahmebereichen von Substratbereichen, verwendet werden. Die Bereiche dieser Bauelemente, die gleichzeitig mit den Source/Drain-Bereichen 174 und 274 hergestellt werden, müssen mit einem Substrat 22 verbunden werden. Bei einigen Ausführungsformen der vorliegenden Erfindung können dadurch, dass die Streifenteile 124 entfernt werden, sodass die Epitaxiebereiche 172A und 172B verschmolzen werden können, die Dioden und passiven Bauelemente mit dem Substrat 22 verbunden werden. Daher ist eine gemeinsame Verwendung der Prozessschritte für die Herstellung der dargestellten FinFETs und für die Herstellung von anderen Bauelementen möglich, wie etwa von Dioden und passiven Bauelementen. Bei alternativen Ausführungsformen werden die dielektrischen Streifenteile 124 nicht geätzt, und die FinFETs haben einen geringeren Source-/Drain-Verlust.
  • In den 13A und 13B sind die Source/Drain-Bereiche 174 und die Source-/Drain-Bereiche 274 zwar jeweils voneinander getrennt dargestellt, aber es ist klar, dass in Abhängigkeit von der Dauer der Epitaxieprozesse die Source/Drain-Bereiche 174 miteinander verschmelzen können oder voneinander getrennt bleiben können und auch die Source/Drain-Bereiche 274 miteinander verschmelzen können oder voneinander getrennt bleiben können. Außerdem können die Formen der Epitaxiebereiche 172 und 272 den dargestellten Formen ähnlich sein, oder sie können andere Formen, wie etwa Spaten- oder Rautenformen, haben. Direkt unter den verschmolzenen Teilen der Epitaxiebereiche 172 und/oder direkt unter den verschmolzenen Teilen der Epitaxiebereiche 272 können Luftspalte entstehen.
  • 14 zeigt eine perspektivische Darstellung der Struktur, bei der eine Kontakt-Ätzstoppschicht (CESL) 76 und ein Zwischenschicht-Dielektrikum (ILD) 78 hergestellt worden sind. Der entsprechende Schritt ist als Schritt 324 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Die CESL 76 kann aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen bestehen. Die CESL 76 kann mit einem konformen Abscheidungsverfahren, wie etwa ALD, hergestellt werden. Das ILD 78 kann ein dielektrisches Material sein, das zum Beispiel durch FCVD, Schleuderbeschichtung, CVD oder mit anderen Abscheidungsverfahren abgeschieden wird. Das ILD 78 kann auch aus Tetraethylorthosilicat(TEOS)-Oxid, PECVD-Oxid (SiO2) (PECVD: plasmaunterstützte chemische Aufdampfung), Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG) oder dergleichen bestehen. Ein Planarisierungsprozess, wie etwa eine CMP oder ein mechanischer Schleifprozess, kann durchgeführt werden, um die Oberseiten des ILD 78, des Dummy-Gate-Stapels 58 und der Gate-Abstandshalter 68 auf gleiche Höhe zu bringen.
  • Dann wird der Dummy-Gate-Stapel 58, der die Hartmaskenschicht 64, die Dummy-Gate-Elektrode 62 und das Dummy-Gate-Dielektrikum 60 umfasst, durch einen Ersatz-Gate-Stapel 84 ersetzt, der metallische Gates 82 und Ersatz-Gate-Dielektrika 80 umfasst, wie in den 15A bis 15F gezeigt ist. Beim Entfernen der Dummy-Gate-Stapel 58 werden die dielektrischen Streifenteile 124 (9), die vorher unter den Dummy-Gate-Stapeln vergraben waren, freigelegt und werden auf Grund der Ähnlichkeit ihres Materials mit dem Material des Dummy-Gate-Dielektrikums zumindest seitlich ausgespart. Bei einigen Ausführungsformen der vorliegenden Erfindung wird nach dem Entfernen des Dummy-Gate-Stapels außerdem ein weiterer Ätzprozess, der ein Nassätzprozess sein kann, durchgeführt, wenn das Material der Streifenteile 124 von dem der STI-Bereiche 50 verschieden ist, sodass die Streifenteile 124 entfernt werden, ohne die STI-Bereiche 50 zu beschädigen.
  • Wenn die Gate-Stapel ersetzt werden, werden zunächst die Hartmaskenschichten 64, die Dummy-Gate-Elektroden 62 und die Dummy-Gate-Dielektrika 62 (14) in einem oder mehreren Ätzschritten entfernt, sodass ein Graben (Öffnung) zwischen den Gate-Abstandshaltern 68 entsteht. Beim Herstellen der Ersatz-Gates wird zunächst eine dielektrische Gate-Schicht 80 (15A) hergestellt, die in die Aussparung hineinreicht, die durch den entfernten Dummy-Gate-Stapel zurückbleibt, und sie kann einen Teil haben, der über dem ILD 78 verläuft. Bei einigen Ausführungsformen der vorliegenden Erfindung weist das Gate-Dielektrikum 80 eine Zwischenschicht (IL; nicht einzeln dargestellt) als dessen unteren Teil auf. Die IL kann eine Oxidschicht, wie etwa eine Siliziumoxidschicht, sein, die mit einem chemischen Oxidationsprozess oder einem Abscheidungsprozess hergestellt wird. Das Gate-Dielektrikum 80 kann außerdem eine dielektrische High-k-Schicht aufweisen, die über der IL hergestellt ist. Die dielektrische High-k-Schicht wird als eine konforme Schicht hergestellt und weist ein dielektrisches High-k-Material auf, wie etwa Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirconiumoxid oder dergleichen. Die Dielektrizitätskonstante (k-Wert) des dielektrischen High-k-Materials ist höher als 3,9 und kann höher als etwa 7,0 sein. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische High-k-Schicht in dem Gate-Dielektrikum 80 durch ALD oder CVD hergestellt.
  • Die Gate-Elektrode 82 wird über dem Gate-Dielektrikum 80 hergestellt und füllt den verbliebenen Teil der Aussparung. Die Herstellung der Gate-Elektrode 82 kann mehrere Abscheidungsprozesse zum Abscheiden von mehreren leitfähigen Schichten und das Durchführen eines Planarisierungsprozesses zum Entfernen von überschüssigen Teilen der leitfähigen Schichten über dem ILD 78 umfassen. Die Abscheidung der leitfähigen Schichten kann mit konformen Abscheidungsverfahren, wie etwa ALD oder CVD, durchgeführt werden.
  • Die Gate-Elektrode 82 kann eine Diffusionssperrschicht und eine oder mehrere Austrittsarbeitsschichten über der Diffusionssperrschicht umfassen. Die Diffusionssperrschicht kann aus Titannidrid (TiN) bestehen, das mit Silizium zu TiSiN dotiert werden kann (oder auch nicht). Die Austrittsarbeitsschicht bestimmt die Austrittsarbeit des Gates und umfasst mindestens eine oder aber mehrere Schichten, die aus unterschiedlichen Materialien bestehen. Das spezielle Material für die Austrittsarbeitsschicht wird entsprechend dem Umstand gewählt, ob der jeweilige FinFET ein n-FinFET oder ein p-FinFET ist. Zum Beispiel kann für einen n-FinFET in dem Bauelementbereich 100 die Austrittsarbeitsschicht eine TaN-Schicht und eine Titan-Aluminium(TiAl)-Schicht über der TaN-Schicht umfassen. Für einen p-FinFET in dem Bauelementbereich 200 kann die Austrittsarbeitsschicht eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht und eine TiAl-Schicht über der TiN-Schicht umfassen. Nach der Abscheidung der einen oder mehreren Austrittsarbeitsschichten wird eine weitere Sperrschicht hergestellt, die eine weitere TiN-Schicht sein kann. Die Gate-Elektrode 82 kann auch ein Füllmetall sein, das zum Beispiel aus Wolfram oder Cobalt bestehen kann. Nach der Herstellung des Ersatz-Gates 84 wird das Ersatz-Gate 84 ausgespart, und die dielektrische Hartmaske 86 wird in die Aussparung gefüllt.
  • Die 15B, 15C, 15D und 15E zeigen mehrere Schnittansichten des Ersatz-Gates des n-FinFET in dem Bauelementbereich 100, wobei die Schnittansichten von der vertikalen Ebene erhalten werden, die die Linie B - B von 15A enthält. Durch die seitliche Aussparung der dielektrischen Streifenteile 124 können die resultierenden Gates Ω-Gates und Vierfach-Gates bilden. Zum Beispiel zeigt 15B ein Ω-Gate, bei dem die oberen Teile der dielektrischen Streifenteile 124 seitlich ausgespart sind und die Seitenwände der ausgesparten Teile der dielektrischen Streifenteile 124 im Wesentlichen vertikal sind. 15C zeigt ein anderes Ω-Gate, bei dem die oberen Teile der dielektrischen Streifenteile 124 seitlich ausgespart sind und die Seitenwände der ausgesparten Teile der dielektrischen Streifenteile 124 abgeschrägt sind und im Wesentlichen gerade sein können. 15D zeigt ein Ω-Gate, bei dem alle dielektrischen Streifenteile 124 seitlich ausgespart sind und die Seitenwände der dielektrischen Streifenteile 124 im Wesentlichen vertikal sind. 15E zeigt ein Vierfach-Gate, bei dem die dielektrischen Streifenteile 124 (vgl. 15D) vollständig entfernt werden. Der resultierende Gate-Stapel 84 hat vier Teile (daher die Bezeichnung Vierfach-Gate), die die Oberseite, die Unterseite, die linke Seitenwand und die rechte Seitenwand der Finnenteile 127 kontaktieren. Mit der Herstellung des Ω-Gates oder des Vierfach-Gates wird die Kurzkanalkontrolle der FinFETs verbessert. In den 15B bis 15E bilden die Finnenteile 127 die Kanalbereiche der FinFETs.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung liegt die Höhe der dielektrischen Streifenteile 124 in dem Bereich von etwa 5 nm bis etwa 15 nm. Eine Höhe b (15B und 15C) von eingeschnürten Teilen der dielektrischen Streifenteile 124 liegt in dem Bereich von etwa 3 nm bis etwa 15 nm. Eine Tiefe c der seitlichen Aussparung ( 15B, 15C und 15D) der eingeschnürten Teile der dielektrischen Streifenteile 124 liegt in dem Bereich von etwa 1 nm bis etwa 3 nm.
  • 15F zeigt eine Schnittansicht des Ersatz-Gates des p-FinFET in dem Bauelementbereich 200. Die Finnenteile 234 bilden die Kanalbereiche des FinFET.
  • Nachdem die in 15A gezeigte Struktur hergestellt worden ist, werden das ILD 78 und die CESL 76 geätzt, um Kontaktöffnungen herzustellen. Die Ätzung kann zum Beispiel durch reaktive Ionenätzung (RIE) erfolgen. In einem nachfolgenden Schritt, der in 16 gezeigt ist, werden Source-/Drain-Kontaktstifte 88 hergestellt. Der entsprechende Schritt ist ebenfalls als Schritt 324 in dem Prozessablauf angegeben, der in 18 gezeigt ist. Bevor die Kontaktstifte 88 hergestellt werden, werden zunächst die Teile der CESL 76, die zu den Kontaktöffnungen freiliegen, geätzt, sodass die Epitaxiebereiche 172 und 272 aufgedeckt werden. Auf den Epitaxiebereichen 172 und 272 werden dann Silizidbereiche 90 hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung weisen die Kontaktstifte 88 Sperrschichten und ein metallhaltiges Material über den jeweiligen Sperrschichten auf. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der Kontaktstifte 88 das Abscheiden einer Schutz-Sperrschicht und eines metallhaltigen Materials über der Schutz-Sperrschicht und das Durchführen einer Planarisierung zum Entfernen von überschüssigen Teilen der Schutz-Sperrschicht und des metallhaltigen Materials. Die Sperrschicht kann aus einem Metallnitrid, wie etwa Titannidrid oder Tantalnitrid, bestehen. Das metallhaltige Material kann aus Wolfram, Cobalt, Kupfer oder dergleichen bestehen. Dadurch entstehen ein n-FinFET 192 und ein p-FinFET 292.
  • 17A zeigt die Elektronenbeweglichkeit als eine Funktion der Breiten (siehe zum Beispiel die Breiten W1 und W2 in 7B) der Halbleiterfinnen von n-FinFETs. Die Kurve 90A zeigt die Ergebnisse, die von dem (110)-Wafer [mit Seitenwänden der Finnen auf der (100)-Ebene] und den (100)-R45-Wafern erhalten wurden. Es wird gezeigt, dass wenn die Breiten der Finnen kleiner als etwa 3 nm sind, die Elektronenbeweglichkeit niedrig ist, und dass die Elektronenbeweglichkeit hoch ist, wenn die Breite größer als etwa 3 nm ist. Daher können die FinFETs, die auf Grund von Finnenbreiten von mehr als etwa 3 nm hergestellt werden, eine gute Leistung haben. Zum Vergleich ist bei einem (110)-Wafer [bei dem die Oberseiten und die Seitenwände der Finnen auf der (110)-Ebene sind], der durch die Kurve 90B dargestellt ist, die Elektronenbeweglichkeit viel geringer als bei der Kurve 90A, und die Elektronenbeweglichkeit nimmt erst zu, wenn die Finnenbreite auf etwa 6 nm erhöht wird. Die Ergebnisse zeigen, dass n-FinFETs, die auf (100)-R45- und (110)-Wafern hergestellt sind, eine gute Leistung haben.
  • 17B zeigt die Löcherbeweglichkeit als eine Funktion der Breiten (siehe zum Beispiel die Breiten W1 und W2 in 7B) der Halbleiterfinnen von p-FinFETs. Die Kurve 92A zeigt die Ergebnisse, die von einem Wafer mit den Oberseiten der Finnen auf der (100)-Ebene und den Seitenwänden der Finnen auf der (110)-Ebene erhalten wurden. Die Kurve 92B zeigt die Ergebnisse, die von einem Wafer mit den Oberseiten und den Seitenwandflächen der Finnen auf der (110)-Ebene erhalten wurden. Die Kurve 92C zeigt die Ergebnisse, die von einem Wafer mit den Oberseiten und den Seitenwandflächen der Finnen auf der (100)-Ebene erhalten wurden. Wie zu erkennen ist, sind die Ergebnisse bei der Kurve 92A besser als bei den Kurven 92B und 92C. Somit zeigen die Ergebnisse, die in den 17A und 17B dargestellt sind, in Kombination, dass die n-FinFETs auf den (100)-R45- oder den (110)-Oberseiten eine gute Leistung haben und die p-FinFETs auf den (100)-Oberseiten eine gute Leistung haben. Die Leistung von n-FinFETs und p-FinFETs wird also verbessert, wenn sie auf den Hybridsubstraten gemäß den Ausführungsformen der vorliegenden Erfindung hergestellt werden.
  • Die Ausführungsformen der vorliegenden Erfindung haben einige Vorzüge. Durch Herstellen von n- und p-FinFETs ausgehend von einem Hybridsubstrat wird die Leistung der n- und p-FinFETs verbessert. Durch das Entfernen des Abstandshalters, der die n- und p-Bauelementbereiche trennt, werden vorteilhafterweise Fehler eliminiert, die durch ein Zerbrechen des Abstandshalters verursacht werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren unter anderem das Ätzen eines Hybridsubstrats zum Herstellen einer Aussparung auf, die in das Hybridsubstrat hineinreicht. Das Hybridsubstrat weist Folgendes auf: eine erste Halbleiterschicht, die eine erste Oberflächenorientierung hat; eine dielektrische Schicht über der ersten Halbleiterschicht; und eine zweite Halbleiterschicht, die eine zweite Oberflächenorientierung hat, die von der ersten Oberflächenorientierung verschieden ist. Nach dem Ätzen liegt eine Oberseite der ersten Halbleiterschicht zu der Aussparung frei. Auf einer Seitenwand der Aussparung wird ein Abstandshalter hergestellt. Der Abstandshalter kontaktiert eine Seitenwand der dielektrischen Schicht und eine Seitenwand der zweiten Halbleiterschicht. Eine Epitaxie wird durchgeführt, um einen Halbleiter-Epitaxiebereich von der ersten Halbleiterschicht aufzuwachsen. Bei einer Ausführungsform wird nach dem Entfernen des Abstandshalters ein erster Strukturierungsschritt durchgeführt, bei dem die zweite Halbleiterschicht, die dielektrische Schicht und die erste Halbleiterschicht strukturiert werden, um mit dem ersten Strukturierungsschritt einen ersten Halbleiterstreifen herzustellen. Bei einer Ausführungsform wird beim Durchführen des ersten Strukturierungsschritts gleichzeitig ein zweiter Strukturierungsschritt durchgeführt, in dem der Halbleiter-Epitaxiebereich und die erste Halbleiterschicht strukturiert werden, um einen zweiten Halbleiterstreifen herzustellen. Bei einer Ausführungsform wird während des ersten Strukturierungsschritts ein Teil der ersten Halbleiterschicht direkt unter dem entfernten Abstandshalter ausgespart, sodass eine Kerbe entsteht, die von Oberseiten der ersten Halbleiterschicht nach unten verläuft, wobei die Oberseiten der ersten Halbleiterschicht zu gegenüberliegenden Seiten der Kerbe verlaufen. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen von Trennbereichen auf gegenüberliegenden Seiten des ersten Halbleiterstreifens; Aussparen der Trennbereiche, wobei ein oberer Teil des ersten Halbleiterstreifens über Oberseiten von verbliebenen Teilen der Trennbereiche übersteht, sodass eine Finne entsteht; und Herstellen eines Finnen-Feldeffekttransistors (FinFET) ausgehend von der Finne. Bei einer Ausführungsform wird das Entfernen des Abstandshalters in einem Nassätzschritt durchgeführt. Bei einer Ausführungsform wird nach dem Entfernen des Abstandshalters ein Spalt hergestellt, um den Halbleiter-Epitaxiebereich von einem übrigen Teil der dielektrischen Schicht und der zweiten Halbleiterschicht zu trennen.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren unter anderem die folgenden Schritte auf: Ätzen eines Hybridsubstrats, um eine Aussparung herzustellen, wobei die Aussparung durch eine obere Halbleiterschicht und eine dielektrische Schicht hindurchgeht, wobei eine Oberseite einer unteren Halbleiterschicht unter der dielektrischen Schicht zu der Aussparung freigelegt wird; Herstellen eines vertikalen Abstandshalters auf einer Seitenwand der Aussparung; Durchführen einer Epitaxie, um einen Halbleiter-Epitaxiebereich von der unteren Halbleiterschicht aufzuwachsen; Ätzen des vertikalen Abstandshalters so, dass der Halbleiter-Epitaxiebereich von der oberen Halbleiterschicht und der dielektrischen Schicht durch einen Spalt beabstandet wird; und Durchführen eines Strukturierungsschritts, um einen ersten Streifen und einen zweiten Streifen herzustellen, wobei der erste Streifen einen Teil der oberen Halbleiterschicht, einen Teil der dielektrischen Schritt und einen Teil der unteren Halbleiterschicht umfasst und der zweite Streifen einen Teil des Halbleiter-Epitaxiebereichs umfasst. Bei einer Ausführungsform umfasst das Verfahren nach dem Ätzen des vertikalen Abstandshalters und vor dem Strukturierungsschritt weiterhin das Abscheiden einer Siliziumschicht über der oberen Halbleiterschicht und dem Halbleiter-Epitaxiebereich. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen von Trennbereichen auf gegenüberliegenden Seiten jeweils des ersten Streifens und des zweiten Streifens; und das Aussparen der Trennbereiche, wobei obere Teile des ersten Streifens und des zweiten Streifens über Oberseiten von übrigen Teilen der Trennbereiche überstehen, um eine erste bzw. eine zweite Finne herzustellen. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Ätzen des Teils der dielektrischen Schicht in dem ersten Streifen, um den Teil der oberen Halbleiterschicht in dem ersten Streifen von dem Teil der unteren Halbleiterschicht in dem ersten Streifen zu trennen. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Durchführen einer Epitaxie, um ein weiteres Halbleitermaterial aufzuwachsen, wobei das weitere Halbleitermaterial Folgendes umfasst: einen ersten Teil, der von dem Teil der oberen Halbleiterschicht in dem ersten Streifen aufgewachsen ist; und einen zweiten Teil, der von dem Teil der unteren Halbleiterschicht in dem ersten Streifen aufgewachsen ist, wobei der erste Teil und der zweite Teil des weiteren Halbleitermaterials an ihrer jeweiligen Oberseite unterschiedliche Oberflächenorientierungen haben und miteinander verschmolzen sind. Bei einer weiteren Ausführungsform führt der Strukturierungsschritt zu einem Spalt, der zwischen dem ersten Streifen und dem zweiten Streifen entsteht, wobei eine Oberseite der unteren Halbleiterschicht direkt unter der Aussparung ist und zu dieser freigelegt wird und eine Kerbe entsteht, die von der Oberseite der unteren Halbleiterschicht nach unten in die untere Halbleiterschicht verläuft. Bei einer Ausführungsform befindet sich die Kerbe an einer Position direkt unter dem geätzten vertikalen Abstandshalter.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Bauelement unter anderem Folgendes auf: eine Volumenhalbleiterschicht, die an ihrer Oberseite eine erste Oberflächenorientierung hat; einen ersten Halbleiterstreifen und einen zweiten Halbleiterstreifen, die über der Volumenhalbleiterschicht angeordnet sind und mit dieser verbunden sind, wobei der erste Halbleiterstreifen und der zweite Halbleiterstreifen an ihrer jeweiligen Oberseite unterschiedliche Oberflächenorientierungen haben; einen Trennbereich zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen, wobei der Trennbereich einer überstehenden Teil aufweist, der von Unterseiten des Trennbereichs nach unten übersteht, wobei sich die Unterseiten auf gegenüberliegenden Seiten des überstehenden Teils des Trennbereichs befinden; einen ersten Source-/Drain-Bereich, der den ersten Halbleiterstreifen überdeckt, wobei der erste Source-/Drain-Bereich ein Teil eines n-FinFET ist; und einen zweiten Source-/Drain-Bereich, der den zweiten Halbleiterstreifen überdeckt, wobei der zweite Source-/Drain-Bereich ein Teil eines p-FinFET ist. Bei einer Ausführungsform hat der zweite Source-/Drain-Bereich an seiner Oberseite die erste Oberflächenorientierung, und der erste Source-/Drain-Bereich hat an seiner Oberseite eine zweite Oberflächenorientierung, die von der ersten Oberflächenorientierung verschieden ist. Bei einer Ausführungsform hat der erste Source-/Drain-Bereich an seiner Oberseite eine (110)-Oberflächenorientierung, und der zweite Source-/Drain-Bereich hat an seiner Oberseite eine (100)-Oberflächenorientierung. Bei einer Ausführungsform hat der erste Source-/Drain-Bereich an seiner Oberseite eine (100)-R45-Oberflächenorientierung, und der zweite Source-/Drain-Bereich hat an seiner Oberseite eine (100)-Oberflächenorientierung. Bei einer Ausführungsform weist der erste Source-/Drain-Bereich einen oberen Teil und einen unteren Teil auf, wobei der obere Teil und der untere Teil an ihrer jeweiligen Oberseite unterschiedliche Oberflächenorientierungen haben und eine Verbindungsstelle des oberen und des unteren Teils höher als eine Oberseite des Trennbereichs ist. Bei einer Ausführungsform befindet sich der überstehende Teil des Trennbereichs in der Mitte zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren unter anderem die folgenden Schritte auf: Herstellen eines vertikalen Abstandshalters zum Trennen eines ersten Halbleiterbereichs und eines zweiten Halbleiterbereichs; Ätzen des vertikalen Abstandshalters, um einen Spalt zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich herzustellen; Herstellen einer ersten Maske und einer zweiten Maske, die den ersten Halbleiterbereich bzw. den zweiten Halbleiterbereich überdecken; und Verwenden der ersten Maske und der zweiten Maske als eine Ätzmaske zum Ätzen des ersten Halbleiterbereichs und des zweiten Halbleiterbereichs, wobei verbliebene Teile des ersten Halbleiterbereichs und des zweiten Halbleiterbereichs Teile eines ersten Streifens bzw. eines zweiten Streifens bilden, wobei der erste Streifen und der zweite Streifen durch eine Aussparung beabstandet sind und eine Kerbe entsteht, die von der Aussparung nach unten in eine darunter befindliche Halbleiterschicht verläuft. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen des ersten Halbleiterbereichs, das das Durchführen einer Epitaxie an einem Hybridsubstrat umfasst, wobei das Hybridsubstrat eine erste Halbleiterschicht, eine dielektrische Schicht über der ersten Halbleiterschicht und eine zweite Halbleiterschicht über der dielektrischen Schicht aufweist, wobei bei der Epitaxie eine weitere Halbleiterschicht von der ersten Halbleiterschicht aufgewachsen wird. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen des zweiten Halbleiterbereichs, das das Ätzen einer Halbleiterschicht und einer dielektrischen Schicht unter der Halbleiterschicht zum Herstellen einer Aussparung; und das epitaxiale Aufwachsen des zweiten Halbleiterbereichs von der Aussparung umfasst. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen eines n-FinFET und eines p-FinFET ausgehend von dem ersten Streifen bzw. dem zweiten Streifen.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Bauelement unter anderem Folgendes auf: einen n-FinFET mit einem ersten Halbleitermaterial, das einen ersten Kanal des n-FinFET bildet, und einem ersten Halbleiterstreifen, der von dem ersten Halbleitermaterial überdeckt wird; einen p-FinFET mit einem zweiten Halbleitermaterial, das einen zweiten Kanal des p-FinFET bildet, wobei das erste und das zweite Halbleitermaterial an ihrer jeweiligen Oberseite unterschiedliche Oberflächenorientierungen haben, und einem zweiten Halbleiterstreifen, der von dem zweiten Halbleitermaterial überdeckt wird; und einen STI-Bereich, der zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen angeordnet ist und diese kontaktiert, wobei der STI-Bereich einen überstehenden Teil in der Mitte zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen aufweist und der überstehende Teil tiefer als gegenüberliegende Unterseiten des STI-Bereichs verläuft. Bei einer Ausführungsform haben der erste Halbleiterstreifen und der zweite Halbleiterstreifen an ihrer jeweiligen Oberseite die gleiche Oberflächenorientierung wie das zweite Halbleitermaterial. Bei einer Ausführungsform haben der erste Halbleiterstreifen und der zweite Halbleiterstreifen an ihrer jeweiligen Oberseite eine andere Oberflächenorientierung als das erste Halbleitermaterial.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Bauelement unter anderem Folgendes auf: einen n-FinFET mit einem ersten Halbleiterstreifen, einer ersten Halbleiterfinne, die den ersten Halbleiterstreifen überdeckt, und einem ersten Gate-Stapel, der einen Teil der ersten Halbleiterfinne überdeckt; einen p-FinFET mit einem zweiten Halbleiterstreifen, einer zweiten Halbleiterfinne, die den zweiten Halbleiterstreifen überdeckt, und einem zweiten Gate-Stapel, der einen Teil der ersten Halbleiterfinne überdeckt; und einen STI-Bereich zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen, wobei der STI-Bereich einen überstehenden Teil aufweist, der von einem massiven Teil des STI-Bereichs nach unten übersteht und in einer Draufsicht des Bauelements eine Längsrichtung hat, die parallel zu den Längsrichtungen des ersten und des zweiten Halbleiterstreifens ist. Bei einer Ausführungsform haben der erste Halbleiterstreifen und der zweite Halbleiterstreifen an ihrer jeweiligen Oberseite die gleiche Oberflächenorientierung wie die zweite Halbleiterfinne, und der erste Halbleiterstreifen und der zweite Halbleiterstreifen haben an ihrer jeweiligen Oberseite eine andere Oberflächenorientierung als die erste Halbleiterfinne. Bei einer Ausführungsform hat der überstehende Teil eine Höhe von etwa 5 nm bis etwa 40 nm.

Claims (18)

  1. Verfahren (300) mit den folgenden Schritten: Ätzen (304) eines Hybridsubstrats (20) zum Herstellen einer Aussparung (35), die in das Hybridsubstrat (20) hineinreicht, wobei das Hybridsubstrat (20) Folgendes aufweist: eine erste Halbleiterschicht (22), die eine erste Oberflächenorientierung hat, eine dielektrische Schicht (24) über der ersten Halbleiterschicht (22), und eine zweite Halbleiterschicht (26, 28), die eine zweite Oberflächenorientierung hat, die von der ersten Oberflächenorientierung verschieden ist, wobei nach dem Ätzen eine Oberseite der ersten Halbleiterschicht (22) zu der Aussparung (35) freiliegt; Herstellen (306) eines Abstandshalters (32) auf einer Seitenwand der Aussparung (35), wobei der Abstandshalter (32) eine Seitenwand der dielektrischen Schicht (24) und eine Seitenwand der zweiten Halbleiterschicht (26) kontaktiert; Durchführen einer Epitaxie (308), um einen Halbleiter-Epitaxiebereich (34) von der ersten Halbleiterschicht (22) aufzuwachsen; danach Entfernen (310) des Abstandshalters (32); Durchführen eines ersten Strukturierungsschritts nach dem Entfernen des Abstandshalters (32), in dem die zweite Halbleiterschicht (26), die dielektrische Schicht (24) und die erste Halbleiterschicht (22) strukturiert werden, um mit dem ersten Strukturierungsschritt einen ersten Halbleiterstreifen (142) herzustellen, wobei der erste Halbleiterstreifen (142) einen Teil (122) der ersten Halbleiterschicht (22), einen Teil (124) der dielektrischen Schicht (24) und einen Teil (127) der zweiten Halbleiterschicht (26) umfasst; und Herstellen von Epitaxiebereichen (172, 172A, 172B) für Source- und Drain-Bereiche (174) auf dem Teil (122) der ersten Halbleiterschicht (22) und dem Teil (127) der zweiten Halbleiterschicht (26) des ersten Halbleiterstreifens (142).
  2. Verfahren (300) nach Anspruch 1, das weiterhin Folgendes umfasst: beim Durchführen des ersten Strukturierungsschritts gleichzeitiges Durchführen eines zweiten Strukturierungsschritts, in dem der Halbleiter-Epitaxiebereich (34) und die erste Halbleiterschicht (22) strukturiert werden, um einen zweiten Halbleiterstreifen (242) herzustellen.
  3. Verfahren (300) nach Anspruch 1 oder 2, wobei während des ersten Strukturierungsschritts ein Teil der ersten Halbleiterschicht (22) direkt unter dem entfernten Abstandshalter (32) ausgespart wird, sodass eine Kerbe (46) entsteht, die von Oberseiten der ersten Halbleiterschicht (22) nach unten verläuft, und die Oberseiten der ersten Halbleiterschicht (22) zu entgegengesetzten Seiten der Kerbe (46) verlaufen.
  4. Verfahren (300) nach einem der Ansprüche 1 bis 3, das weiterhin Folgendes umfasst: Herstellen (314) von Trennbereichen (50) auf entgegengesetzten Seiten des ersten Halbleiterstreifens (142); Aussparen (314) der Trennbereiche (50), wobei ein oberer Teil des ersten Halbleiterstreifens (142) über Oberseiten von verbliebenen Teilen der Trennbereiche (50) übersteht, sodass eine Finne (156) entsteht; und Herstellen eines Finnen-Feldeffekttransistors (FinFET) ausgehend von der Finne (142).
  5. Verfahren (300) nach einem der vorhergehenden Ansprüche, wobei das Entfernen (310) des Abstandshalters (32) in einem Nassätzschritt durchgeführt wird.
  6. Verfahren (300) nach einem der vorhergehenden Ansprüche, wobei nach dem Entfernen (310) des Abstandshalters (32) ein Spalt (36) entsteht, der den Halbleiter-Epitaxiebereich (34) von einem übrigen Teil der dielektrischen Schicht (24) und der zweiten Halbleiterschicht (26) trennt.
  7. Verfahren (300) mit den folgenden Schritten: Ätzen (304) eines Hybridsubstrats (20), um eine Aussparung (35) herzustellen, wobei die Aussparung (35) durch eine obere Halbleiterschicht (26) und eine dielektrische Schicht (24) unter der oberen Halbleiterschicht (26) hindurchgeht, wobei eine Oberseite einer unteren Halbleiterschicht (22) unter der dielektrischen Schicht (24) zu der Aussparung (35) freigelegt wird, wobei die untere Halbleiterschicht (22) eine erste Oberflächenorientierung hat und die obere Halbleiterschicht (26) eine zweite Oberflächenorientierung hat, die von der ersten Oberflächenorientierung verschieden ist; Herstellen (306) eines vertikalen Abstandshalters (32) auf einer Seitenwand der Aussparung (35); Durchführen einer Epitaxie (308), um einen Halbleiter-Epitaxiebereich (34) von der unteren Halbleiterschicht (22) aufzuwachsen; Ätzen (310) des vertikalen Abstandshalters (32) so, dass der Halbleiter-Epitaxiebereich (34) von der oberen Halbleiterschicht (26) und der dielektrischen Schicht (24) durch einen Spalt (36) beabstandet wird; danach Durchführen eines Strukturierungsschritts (312), um einen ersten Streifen (142) und einen zweiten Streifen (242) herzustellen, wobei der erste Streifen (142) einen Teil (127) der oberen Halbleiterschicht (26), einen Teil (124) der dielektrischen Schicht (24) und einen Teil (122) der unteren Halbleiterschicht (22) umfasst und der zweite Streifen (242) einen Teil (234) des Halbleiter-Epitaxiebereichs (34) umfasst; und Herstellen von Epitaxiebereichen (172, 172A, 172B) für Source- und Drain-Bereiche (174) auf dem Teil (127) der oberen Halbleiterschicht (26) und dem Teil (122) der unteren Halbleiterschicht (22) des ersten Streifens (142).
  8. Verfahren (300) nach Anspruch 7, das nach dem Ätzen (310) des vertikalen Abstandshalters (32) und vor dem Strukturierungsschritt (312) weiterhin das Abscheiden einer Siliziumschicht (38) über der oberen Halbleiterschicht (26) und dem Halbleiter-Epitaxiebereich (34) umfasst.
  9. Verfahren (300) nach Anspruch 7 oder 8, das weiterhin Folgendes umfasst: Herstellen (314) von Trennbereichen (50) auf entgegengesetzten Seiten jeweils des ersten Streifens (142) und des zweiten Streifens (242); und Aussparen (314) der Trennbereiche (50), wobei obere Teile des ersten Streifens (142) und des zweiten Streifens (242) über Oberseiten von verbliebenen Teilen der Trennbereiche (50) überstehen, um eine erste (156) bzw. eine zweite Finne (256) herzustellen.
  10. Verfahren (300) nach einem der Ansprüche 7 bis 9, das weiterhin Folgendes umfasst: Ätzen (320) des Teils (124) der dielektrischen Schicht (24) in dem ersten Streifen (142), um den Teil (127) der oberen Halbleiterschicht (26) in dem ersten Streifen (142) von dem Teil (122) der unteren Halbleiterschicht (22) in dem ersten Streifen (142) zu trennen.
  11. Verfahren (300) nach einem der Ansprüche 7 bis 10, wobei das Herstellen der Epitaxiebereiche (172, 172A, 172B) das Durchführen einer Epitaxie (322) zum Aufwachsen eines weiteren Halbleitermaterials (172) umfasst, wobei das weitere Halbleitermaterial (172) Folgendes aufweist: einen ersten Teil (172B), der von dem Teil (127) der oberen Halbleiterschicht (122) in dem ersten Streifen (142) aufgewachsen ist; und einen zweiten Teil (172A), der von dem Teil (122) der unteren Halbleiterschicht (22) in dem ersten Streifen (142) aufgewachsen ist, wobei der erste Teil (172B) und der zweite Teil (172A) des weiteren Halbleitermaterials (172) an ihrer jeweiligen Oberseite unterschiedliche Oberflächenorientierungen haben und miteinander verschmolzen sind.
  12. Verfahren (300) nach einem der Ansprüche 7 bis 11, wobei der Strukturierungsschritt (312) zu einer Aussparung (44) führt, die zwischen dem ersten Streifen (142) und dem zweiten Streifen (242) entsteht, wobei eine Oberseite der unteren Halbleiterschicht (22) direkt unter der Aussparung (44) ist und zu dieser freigelegt wird und eine Kerbe (46) entsteht, die von der Oberseite der unteren Halbleiterschicht (22) nach unten in die untere Halbleiterschicht (22) verläuft.
  13. Verfahren (300) nach Anspruch 12, wobei sich die Kerbe (46) an einer Position direkt unter dem geätzten vertikalen Abstandshalter (32) befindet.
  14. Vorrichtung mit: einer Volumenhalbleiterschicht (22), die an ihrer Oberseite eine erste Oberflächenorientierung hat; einem ersten Halbleiterstreifen (142) und einem zweiten Halbleiterstreifen (242), die über der Volumenhalbleiterschicht (22) angeordnet sind und mit dieser verbunden sind, wobei der erste Halbleiterstreifen (142) und der zweite Halbleiterstreifen (242) an ihrer jeweiligen Oberseite unterschiedliche Oberflächenorientierungen haben; einem Trennbereich (50) zwischen dem ersten Halbleiterstreifen (142) und dem zweiten Halbleiterstreifen (242), wobei der Trennbereich (50) einen überstehenden Teil (50') aufweist, der von Unterseiten des Trennbereichs (50) nach unten übersteht, wobei sich die Unterseiten auf entgegengesetzten Seiten des überstehenden Teils (50') des Trennbereichs (50) befinden; einem ersten Source-/Drain-Bereich (174), der den ersten Halbleiterstreifen (142) überdeckt, wobei der erste Source-/Drain-Bereich (174) ein Teil eines n-Finnen-Feldeffekttransistors (n-FinFET) ist und einen oberen Teil (172B) und einen unteren Teil (172A) aufweist, wobei der obere Teil (172B) und der untere Teil (172A) an ihrer jeweiligen Oberseite unterschiedliche Oberflächenorientierungen haben und eine Verbindungsstelle des oberen (172B) und des unteren Teils (172A) höher als eine Oberseite des Trennbereichs (50) ist; und einem zweiten Source-/Drain-Bereich (274), der den zweiten Halbleiterstreifen (242) überdeckt, wobei der zweite Source-/Drain-Bereich (274) ein Teil eines p-FinFET ist.
  15. Vorrichtung nach Anspruch 14, wobei der zweite Source-/Drain-Bereich (274) an seiner Oberseite die erste Oberflächenorientierung hat und der obere Teil (172B) des ersten Source-/Drain-Bereichs (174) an seiner Oberseite eine zweite Oberflächenorientierung hat, die von der ersten Oberflächenorientierung verschieden ist.
  16. Vorrichtung nach Anspruch 14 oder 15, wobei der obere Teil (172B) des ersten Source-/Drain-Bereichs (174) an seiner Oberseite eine (110)-Oberflächenorientierung hat und der zweite Source-/Drain-Bereich (274) an seiner Oberseite eine (100)-Oberflächenorientierung hat.
  17. Vorrichtung nach Anspruch 14 oder 15, wobei der obere Teil (172B) des ersten Source-/Drain-Bereichs (174) an seiner Oberseite eine (100)-R45-Oberflächenorientierung hat und der zweite Source-/Drain-Bereich (274) an seiner Oberseite eine (100)-Oberflächenorientierung hat.
  18. Vorrichtung nach einem der Ansprüche 14 bis 17, wobei sich der überstehende Teil (50') des Trennbereichs (50) in der Mitte zwischen dem ersten Halbleiterstreifen (142) und dem zweiten Halbleiterstreifen (242) befindet.
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