DE102017124663A1 - Hybridschema für verbesserte leistung bei p- und n-finfets - Google Patents
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract
Ein Verfahren umfasst das Ätzen eines Hybridsubstrats, um eine Aussparung herzustellen, die in das Hybridsubstrat hineinreicht. Das Hybridsubstrat weist eine erste Halbleiterschicht mit einer ersten Oberflächenorientierung; eine dielektrische Schicht über der ersten Halbleiterschicht; und eine zweite Halbleiterschicht auf, die eine zweite Oberflächenorientierung hat, die von der ersten Oberflächenorientierung verschieden ist. Nach dem Ätzen liegt eine Oberseite der ersten Halbleiterschicht zu der Aussparung frei. Auf einer Seitenwand der Aussparung wird ein Abstandshalter hergestellt. Der Abstandshalter kontaktiert eine Seitenwand der dielektrischen Schicht und eine Seitenwand der zweiten Halbleiterschicht. Eine Epitaxie wird durchgeführt, um einen Halbleiter-Epitaxiebereich von der ersten Halbleiterschicht aufzuwachsen. Anschließend wird der Abstandshalter entfernt.
Description
- Hintergrund
- Mit der zunehmenden Verkleinerung von integrierten Schaltkreisen und den immer höheren Anforderungen an die Geschwindigkeit von integrierten Schaltkreisen müssen Transistoren höhere Ansteuerströme bei immer kleineren Abmessungen haben. Daher wurden Finnen-Feldeffekttransistoren (FinFETs) entwickelt. Bei herkömmlichen FinFET-Herstellungsprozessen können die Halbleiterfinnen dadurch hergestellt werden, dass Gräben in einem Siliziumsubstrat erzeugt werden, die Gräben mit dielektrischen Materialien gefüllt werden, um STI-Bereiche (STI: flache Grabenisolation) herzustellen, und anschließend die oberen Teile der STI-Bereiche ausgespart werden. Die Siliziumsubstratteile zwischen den ausgesparten Teilen der STI-Bereiche bilden somit Halbleiterfinnen, auf denen die FinFETs hergestellt werden.
- Figurenliste
- Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
- Die
1 bis16 zeigen Schnittansichten und perspektivische Darstellungen von Zwischenstufen bei der Herstellung von Finnen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen. -
17A zeigt die Beweglichkeit von Elektronen als eine Funktion der Finnenbreite gemäß einigen Ausführungsformen. -
17B zeigt die Beweglichkeit von Löchern als eine Funktion der Finnenbreite gemäß einigen Ausführungsformen. -
18 zeigt einen Prozessablauf zur Herstellung von FinFETs gemäß einigen Ausführungsformen. - Detaillierte Beschreibung
- Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
- Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
- Es werden ein Verfahren zur Herstellung von Finnen-Feldeffekttransistoren (FinFETs) auf einem Hybridsubstrat und die resultierenden Strukturen gemäß verschiedenen beispielhaften Ausführungsformen zur Verfügung gestellt. Es werden die Zwischenstufen der Herstellung des Hybridsubstrats und der FinFETs gemäß einigen Ausführungsformen erläutert. Außerdem werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet.
- Die
1 bis16 zeigen Schnittansichten und perspektivische Darstellungen von Zwischenstufen bei der Herstellung des Hybridsubstrats und der FinFETs gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die in den1 bis16 gezeigten Schritte sind auch in dem Prozessablauf300 , der in18 gezeigt ist, schematisch wiedergegeben. - In
1 wird ein Hybridsubstrat20 bereitgestellt. Das Hybridsubstrat20 weist eine kristalline Siliziumschicht22 , eine dielektrische Schicht24 über der Siliziumschicht22 und eine kristalline Siliziumschicht26 über der dielektrischen Schicht24 auf. Die dielektrische Schicht24 kann aus Siliziumoxid oder anderen dielektrischen Materialien, wie etwa Siliziumnitrid, Siliziumcarbid usw., bestehen. Die Dicke der dielektrischen Schicht24 kann in dem Bereich von etwa 5 nm bis etwa 15 nm liegen, aber es können auch andere Dicken verwendet werden. Ein Durchschnittsfachmann dürfte erkennen, dass die in der gesamten Beschreibung angegebenen Abmessungen lediglich Beispiele sind und andere Werte annehmen können. Die Siliziumschicht26 wird an die dielektrische Schicht24 gebondet. Das Hybridsubstrat20 umfasst einen ersten Teil in einem n-Bauelementbereich 100 und einen zweiten Teil in einem p-Bauelementbereich200 . - Die Siliziumschicht
22 ist ein (100 )-Substrat mit einer (100 )-Oberflächenorientierung, wobei die Oberseite der Siliziumschicht22 in der (100 )-Ebene von Silizium liegt. Bei einigen Ausführungsformen ist das Siliziumsubstrat26 ein (100 )-Substrat, das eine (110 )-Oberflächenorientierung hat, wobei die Oberseite der Siliziumschicht in der (110 )-Ebene von Silizium liegt. Bei alternativen Ausführungsformen der vorliegenden Erfindung ist das Siliziumsubstrat26 eine (100 )-R45-Schicht, die durch Drehen eines (100 )-Substrats um 45 Grad vor dem Schneiden und Bonden an die dielektrische Schicht24 hergestellt wird. Dadurch hat die Oberseite der (100 )-R45-Schicht eine (100 )-R45-Oberflächenorientierung, und auch die Seitenwände der resultierenden Finnen (die unter Bezugnahme auf7B erörtert werden) sind auf der (100 )-Ebene von Silizium. - In
2 wird eine Epitaxie durchgeführt, um eine Siliziumschicht28 auf die Siliziumschicht26 aufzuwachsen. Der entsprechende Schritt ist als Schritt302 in dem Prozessablauf angegeben, der in18 gezeigt ist. In Abhängigkeit von der Orientierung der Siliziumschicht26 kann die Siliziumschicht28 eine (no)-Schicht mit der Oberseite auf der (110 )-Ebene von Silizium oder eine (100 )-R45-Schicht sein. Die Siliziumschicht28 kann frei von Germanium sein. Außerdem kann die Siliziumschicht28 eigenleitend sein, wobei bei der Epitaxie keine p- und n-Dotierungsstoffe dotiert werden. Bei alternativen Ausführungsformen wird die Siliziumschicht28 während der Epitaxie mit einem p-Dotierungsstoff in situ dotiert. Die Dicke der Siliziumschicht28 kann dicht an der Finnenhöhe der resultierenden FinFETs liegen. -
3 zeigt das Aussparen der Siliziumschicht28 und des Hybridsubstrats20 in dem p-Bauelementbereich200 , während in dem n-Bauelementbereich100 keine Aussparung erfolgt. Der entsprechende Schritt ist als Schritt304 in dem Prozessablauf angegeben, der in18 gezeigt ist. Dadurch entsteht eine Aussparung35 . Bei einigen Ausführungsformen der vorliegenden Erfindung wird zum Durchführen der Aussparung zunächst eine Verkappungsschicht30 als eine planare Schutzschicht zum Beispiel durch thermische Oxidation oder Abscheidung hergestellt. Die Verkappungsschicht30 kann aus Siliziumoxid oder anderen dielektrischen Materialien, wie etwa Siliziumnitrid, Siliziumcarbid oder Siliziumoxidnitrid, bestehen. Dann wird die Aussparung durchgeführt. Während des Aussparens werden die Verkappungsschicht30 , die Siliziumschicht28 und die Siliziumschicht26 durchgeätzt, sodass die Oberseite der darunter befindlichen dielektrischen Schicht24 freigelegt wird, die dann geätzt wird. Dadurch wird die Siliziumschicht22 freigelegt, die die Ebene mit der (100 )-Oberflächenorientierung hat. - Dann wird eine Abstandshalterschicht abgeschieden, und anschließend wird eine anisotrope Ätzung durchgeführt, um die horizontalen Teile der Abstandshalterschicht zu entfernen, sodass ein Abstandshalter
32 entsteht. Der entsprechende Schritt ist als Schritt306 in dem Prozessablauf angegeben, der in18 gezeigt ist. Die Abstandshalterschicht besteht aus einem Material, das von dem Material der Verkappungsschicht30 verschieden ist. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht der Abstandshalter32 aus einem dielektrischen Material, wie etwa Aluminiumoxid (Al2O3), Siliziumnitrid oder dergleichen. Auf Grund der unterschiedlichen Materialien für die Herstellung der Verkappungsschicht30 und des Abstandshalters32 bleibt die Verkappungsschicht30 nach der Herstellung des Abstandshalters32 bestehen. Dadurch sind die Seitenwände und die Oberseite der Siliziumschichten26 und28 maskiert. -
4 zeigt die selektive Epitaxie einer Halbleiterschicht34 . Der entsprechende Schritt ist als Schritt308 in dem Prozessablauf angegeben, der in18 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Halbleiterschicht34 aus einem Halbleitermaterial mit hoher Elektronenbeweglichkeit, wie etwa Siliziumgermanium, Germanium (ohne Silizium); einem III-V-Verbindungshalbleiter, wie etwa GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP oder GaP; Kombinationen davon; oder Mehrfachschichten davon. Bei der selektiven Epitaxie wird ein Ätzgas, wie etwa HCl, in die Prozessgase eingemischt, sodass die Halbleiterschicht34 von der Oberseite der Siliziumschicht22 statt von dielektrischen Materialien, wie etwa der Verkappungsschicht30 und dem Abstandshalter32 , aufgewachsen wird. Der Abstandshalter32 maskiert die Seitenwände der Siliziumschichten26 und28 , sodass die Epitaxie von einer einzelnen Oberfläche (der Oberfläche der Siliziumschicht22 ) her erreicht wird und somit Defekte, die durch Aufwachsen von anderen Oberflächen her verursacht werden, vermieden werden. Da die Halbleiterschicht34 epitaxial von der Siliziumschicht22 aufgewachsen wird, hat sie die gleiche Oberflächenorientierung wie die Siliziumschicht22 , nämlich die (100 )-Oberflächenorientierung. - Nach der selektiven Epitaxie der Halbleiterschicht
34 wird ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) oder ein mechanischer Schleifprozess, durchgeführt um die Oberseite der Halbleiterschicht34 zu ebnen. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Planarisierung unter Verwendung der Siliziumschicht28 als eine Ätzstoppschicht durchgeführt. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird die Planarisierung unter Verwendung der Verkappungsschicht30 als eine Ätzstoppschicht durchgeführt, und anschließend wird ein Ätzprozess zum Entfernen der Verkappungsschicht30 durchgeführt. - Nach der Planarisierung wird der in
4 gezeigte Abstandshalter32 entfernt, und die resultierende Struktur ist in den5A und5B gezeigt. Der entsprechende Schritt ist als Schritt310 in dem Prozessablauf angegeben, der in18 gezeigt ist.5A zeigt eine perspektivische Darstellung der Struktur, und5B zeigt eine Schnittansicht der Struktur. Wie in den5A und5B gezeigt ist, entsteht durch das Entfernen der Abstandshalterschicht32 eine Aussparung (Spalt)36 , die die Halbleiterschichten26 und28 von der Halbleiterschicht34 trennt. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der Abstandshalter32 durch einen Nassätzprozess entfernt. Wenn der Abstandshalter32 zum Beispiel aus Siliziumnitrid besteht, kann die Ätzung unter Verwendung von Phosphorsäure durchgeführt werden. - In
6 wird eine Schutzschicht38 hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Schutzschicht38 aus Silizium, und sie wird auf der Oberseite der in5A gezeigten Struktur abgeschieden. Die Schutzschicht38 ist außerdem frei von Germanium. Die Abscheidung kann mit einem Epitaxieprozess erfolgen, sodass die Siliziumschicht eine kristalline Schicht ist. Bei alternativen Ausführungsformen der vorliegenden Erfindung ist die Siliziumschicht38 eine Polysiliziumschicht. Die Schutzschicht38 kann eine Brücke über die Aussparung36 bilden, wobei etwas abgeschiedenes Material der Schutzschicht38 in die Aussparung36 fallen kann. - Die folgenden Schritte, die in
6 und den7A und7B gezeigt sind, stellen die Herstellung von Halbleiterstreifen dar. Die Streifen können mit einem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Streifen mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierung oder Mehrfachstrukturierung, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- und Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, sodass Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden Abstandshalter mit einem selbstjustierten Prozess hergestellt. Dann wird die Opferschicht entfernt, und die verbliebenen Abstandshalter oder Dorne können anschließend zum Strukturieren der Streifen verwendet werden. - Bei einigen beispielhaften Ausführungsformen, die in
6 gezeigt sind, werden eine oder mehrere Maskierungsschichten über der Schutzschicht38 abgeschieden und anschließend zu Masken40 strukturiert, die als Ätzmasken zum Herstellen von Halbleiterstreifen verwendet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung weisen die Masken40 mehrere Schichten auf, die aus unterschiedlichen Materialien bestehen. Zum Beispiel können die Masken40 Schichten40A aus Siliziumoxid und Schichten40B über den jeweiligen Schichten40A aufweisen, wobei die Schichten40B aus Siliziumnitrid bestehen. Bei der Herstellung der Masken40 schützt die Schutzschicht38 die darunter befindliche Halbleiterschicht34 vor einer Oxidation z. B. auf Grund der erhöhten Temperatur, die bei der Abscheidung der Maskenschichten verwendet wird. Siliziumgermanium ist oxidationsanfällig und hat außerdem eine Oxidationsgeschwindigkeit, die wesentlich höher als die von Silizium ist. Daher wird die Halbleiterschicht34 durch Herstellen der Schutzschicht38 vor einer unerwünschten Oxidation geschützt. - In den
7A und7B wird ein Ätzprozess durchgeführt, um das Substrat und die Halbleiterschichten zu ätzen, sodass Streifen142 und242 in dem n-Bauelementbereich100 bzw. dem p-Bauelementbereich200 entstehen. Der entsprechende Schritt ist als Schritt312 in dem Prozessablauf angegeben, der in18 gezeigt ist. Zum Trennen der Streifen142 und242 werden Aussparungen44 hergestellt. Die Streifen142 umfassen Teile122 ,124 und127 . Die Streifenteile122 sind die verbliebenen Teile der strukturierten Siliziumschicht22 . Die Streifenteile124 sind die verbliebenen Teile der dielektrischen Schicht24 (6 ). Die Streifenteile127 sind die verbliebenen Teile der Siliziumschichten26 und28 (6 ). Bei einigen Ausführungsformen der vorliegenden Erfindung haben die Siliziumschichten26 und28 (6 ) die (110 )-Oberflächenorientierung. Daher haben auch die Streifenteile127 die (110 )-Oberflächenorientierung. Bei einigen Ausführungsformen der vorliegenden Erfindung sind die Siliziumschichten26 und28 (100 )-R45-Schichten. Daher haben die Oberseite und die Seitenwände der Streifen142 (100 )-Oberflächenorientierungen. Die Streifen242 umfassen Teile222 und234 . Die Streifenteile222 sind die verbliebenen Teile der strukturierten Siliziumschicht22 . Die Streifenteile234 sind die verbliebenen Teile der Halbleiterschicht34 (6 ). Daher haben auch die Streifenteile234 eine (100 )-Oberflächenorientierung. -
7A zeigt eine perspektivische Darstellung der Struktur nach der Streifenherstellung.7B zeigt eine Schnittansicht der in7A gezeigten Struktur. In7B kann die dargestellte Oberseite der Streifenteile127 auf einer (100 )-Oberflächenebene sein, und die linke und die rechte Seitenwand der Streifenteile127 sind auf den (100 )-Oberflächenebenen. Die dargestellte Oberseite der Streifenteile234 kann auf einer (100 )-Oberflächenebene sein, und die linke und die rechte Seitenwand der Streifenteile234 sind auf den (100 )-Ebenen. - Wie in den
7A und7B gezeigt ist, werden beim Strukturieren zur Herstellung der Streifen142 und242 die Teile der Siliziumschicht22 direkt unter der Aussparung36 (6 ) ebenfalls geätzt, sodass eine Kerbe46 entsteht, die in die Siliziumschicht22 hineinreicht. Da die Ätzung der Siliziumschicht22 durch die tiefe und schmale Aussparung36 langsam ist, hat die Kerbe eine TiefeD1 , die kleiner als die Dicke der Halbleiterschicht34 (6 ) ist. Bei einigen Ausführungsformen liegt die TiefeD1 (7B) in dem Bereich von etwa 5 nm bis etwa 40 nm. Eine obere BreiteW1 der Kerbe46 kann in dem Bereich von etwa 3 nm bis etwa 10 nm liegen. Eine BreiteW2 der Streifen142 und242 kann in dem Bereich von etwa 4 nm bis etwa 6 nm liegen. In der Draufsicht der7A und7B betrachtet, sind die Kerbe46 und die Streifen142 und242 alle längliche Streifen, deren Längsrichtungen zueinander parallel sind. - Die Kerbe
46 kann ein Seitenverhältnis haben, das größer als etwa 0,5 ist und bei einigen Ausführungsformen in dem Bereich von etwa 0,5 bis 5,0 liegen kann. Das Seitenverhältnis wird von der Tiefe und der Breite der Aussparung36 beeinflusst. Es ist klar, dass die Seitenwände und die Unterseite der Kerbe46 rundlich sein können, obwohl die7A und7B die Kerbe46 mit geraden Seitenwänden und einer planaren Unterseite zeigen. Zum Beispiel können die Seitenwände der Kerbe46 durchgehend gekrümmt sein und mit einer gekrümmten Unterseite verbunden sein. Die Seitenwände der Kerbe46 können auch im Wesentlichen gerade sein und mit einer gekrümmten Unterseite verbunden sein. Die Kerbe46 kann auch abgeschrägt sein und eine U-förmige Schnittansicht mit geraden Kanten und einer planaren Unterseite haben. Die Kerbe46 kann auch abgeschrägt sein, sodass eine V-förmige Schnittansicht entsteht. Andere Formen werden ebenfalls in Betracht gezogen. - Wenn, wie in den
4 bis7A und7B gezeigt ist, der Abstandshalter32 (4 ) vor der Herstellung der Schutzschicht und der Masken nicht entfernt wird und bei dem in den7A und7B gezeigten Strukturierungsprozess bestehen bleibt, schützt er auch den darunter befindlichen Teil der Siliziumschicht22 , sodass ein schmaler und hoher Streifen entsteht, der den Abstandshalter32 und den darunter befindlichen Teil der Siliziumschicht22 umfasst. Dieser Streifen kann in dem nachfolgenden Prozess, wie etwa bei der Herstellung von STI-Bereichen50 (STI: flache Grabenisolation) (9 ), zerbrechen und kann daher Fehler verursachen. Bei einigen Ausführungsformen der vorliegenden Erfindung wird durch Entfernen des Abstandshalters die Entstehung von Fehlern vermieden. Daher wird in dem Grenzbereich zwischen dem n-Bauelementbereich100 und dem p-Bauelementbereich 200 die Kerbe46 hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung befindet sich die Kerbe46 in der Mitte der Streifen142 und242 , wobei zum Beispiel AbständeS1 undS2 eine Differenz haben, die kleiner als etwa 20 % oder kleiner als etwa 10 % der AbständeS1 bzw.S2 ist. Wenn sich die Kerbe46 in der Mitte der Streifen142 und242 befindet, können die AbständeS1 undS2 minimal gehalten werden, wobei immer noch ein ausreichender Zwischenraum zwischen p- und n-FinFETs bleibt, und dadurch kann die Dichte der resultierenden FinFETs maximiert werden. -
8 zeigt die Herstellung einer ersten Deckschicht48 , die zum Schützen der Seitenwände der Streifenteile234 vor Oxidation verwendet wird. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Deckschicht48 aus Silizium und ist frei oder im Wesentlichen frei von Germanium (zum Beispiel mit weniger als etwa 5 Atom-% Germanium). Außerdem kann die Deckschicht48 frei von Sauerstoff und Stickstoff sein, und sie weist somit kein Siliziumoxid und Siliziumnitrid auf. Die Herstellung der Deckschicht48 kann mit einem konformen Abscheidungsverfahren erfolgen, wie etwa Atomlagenabscheidung (ALD) oder chemische Aufdampfung (CVD). Die Deckschicht48 reicht daher in die Aussparungen44 und die Kerbe46 hinein. Außerdem füllt die Deckschicht48 teilweise die Kerbe46 und sie lässt einen Teil der Kerbe46 ungefüllt zurück. -
9 zeigt die Herstellung der STI-Bereiche50 , die dielektrische Deckschichten52 und dielektrische Bereiche54 über den dielektrischen Deckschichten52 umfassen. Der entsprechende Schritt ist als Schritt314 in dem Prozessablauf angegeben, der in18 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird ein konformes Abscheidungsverfahren zum Abscheiden einer konformen dielektrischen Schicht52 auf den freiliegenden Oberflächen der in8 gezeigten Struktur verwendet. Die dielektrische Schicht52 kann zum Beispiel durch ALD oder CVD hergestellt werden. Dann werden die verbliebenen Teile der Aussparungen44 (8 ) mit einem dielektrischen Material54 gefüllt. Das dielektrische Material54 kann durch fließfähige chemische Aufdampfung (FCVD), Schleuderbeschichtung oder dergleichen abgeschieden werden. Bei einigen Ausführungsformen, bei denen FCVD verwendet wird, kommt ein silizium- und stickstoffhaltiger Vorläufer, zum Beispiel Trisilylamin (TSA) oder Disilylamin (DSA), zum Einsatz, und daher ist das resultierende dielektrische Material fließfähig (gelartig). Bei alternativen Ausführungsformen der vorliegenden Erfindung wird das fließfähige dielektrische Material unter Verwendung eines Vorläufers auf der Basis von Alkylaminosilan hergestellt. Während der Abscheidung wird Plasma eingeschaltet, um die gasförmigen Vorläufer zum Bilden des fließfähigen Oxids zu aktivieren. - Bei der Herstellung der dielektrischen Schichten
52 und der dielektrischen Bereiche54 kann die Temperatur des Herstellungsprozesses erhöht sein, was leicht zu einer Oxidation der Streifenteile234 führen kann, wenn diese freiliegen. Die Deckschicht48 (8 ) schützt daher die Streifenteile234 vor der Oxidation. Dadurch kann die Deckschicht48 (oder zumindest die Teile der Deckschicht48 , die die Streifenteile124 ,127 und234 kontaktieren) während der Herstellung der dielektrischen Deckschichten52 und der dielektrischen Bereiche54 oxidiert werden, und somit wird sie in eine Siliziumoxidschicht umgewandelt. - Dann wird eine Planarisierung, wie etwa eine CMP oder ein mechanischer Schleifprozess, an den dielektrischen Bereichen
54 und den dielektrischen Deckschichten52 durchgeführt. Die Planarisierung kann unter Verwendung der Masken40 (8 ) als eine Ätzstoppschicht durchgeführt werden. Dann werden die Masken40 entfernt, und anschließend werden die dielektrischen Bereiche54 und die dielektrischen Schichten52 ausgespart. Der entsprechende Schritt ist ebenfalls als Schritt314 in dem Prozessablauf angegeben, der in18 gezeigt ist. Die resultierende Struktur ist in9 gezeigt. Die verbliebenen Teile der dielektrischen Bereiche54 und der dielektrischen Deckschichten52 werden als STI-Bereiche50 bezeichnet. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Aussparung so lange durchgeführt, bis die Oberseiten der ausgesparten STI-Bereiche50 niedriger als die Oberseiten der dielektrischen Streifenteile124 sind, sodass die Seitenwände der dielektrischen Streifenteile124 zumindest einige freiliegende Teile haben. Bei alternativen Ausführungsformen der vorliegenden Erfindung sind die Oberseiten der ausgesparten STI-Bereiche50 auf gleicher Höhe mit den, höher als die oder niedriger als die Unterseiten der dielektrischen Streifenteile124 . In der gesamten Beschreibung werden die Teile der Streifen142 und242 , die höher als die Oberseiten der STI-Bereiche50 sind, als Finnen (oder überstehende Finnen)156 und256 bezeichnet. Die Kerbe46 (8 ) wird mit einem nach unten überstehenden Teil50' gefüllt, der ein Bestandteil eines der STI-Bereiche50 ist. - In
10 wird ein Dummy-Gate-Stapel58 auf den Oberseiten und den Seitenwänden der (überstehenden) Finnen156 und256 hergestellt. Der entsprechende Schritt ist als Schritt316 in dem Prozessablauf angegeben, der in18 gezeigt ist. Es dürfte wohlverstanden sein, dass obwohl der Klarheit halber nur ein Dummy-Gate-Stapel58 dargestellt ist, mehrere Dummy-Gate-Stapel hergestellt werden können, die zueinander parallel sind, wobei die mehreren Gate-Stapel die gleichen Finnen156 und256 kreuzen. Der Dummy-Gate-Stapel58 kann ein Dummy-Gate-Dielektrikum60 und eine Dummy-Gate-Elektrode62 über dem Dummy-Gate-Dielektrikum60 umfassen. Die Dummy-Gate-Elektrode62 kann zum Beispiel aus Polysilizium bestehen, aber es können auch andere Materialien verwendet werden. Der Dummy-Gate-Stapel58 kann außerdem eine oder mehrere Hartmaskenschichten64 über der Dummy-Gate-Elektrode62 aufweisen. Die Hartmaskenschicht64 kann aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen bestehen. Der Dummy-Gate-Stapel58 kann über nur eine oder über mehrere überstehende Finnen156 und256 und/oder STI-Bereiche50 hinwegführen. Der Dummy-Gate-Stapel58 kann außerdem eine Längsrichtung haben, die zu den Längsrichtungen der überstehenden Finnen156 und256 senkrecht ist. - In
11 wird eine Abstandshalterschicht66 abgeschieden. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Abstandshalterschicht66 aus einem dielektrischem Material, wie etwa Siliziumnitrid, Siliziumcarbooxidnitrid (SiCN) oder dergleichen, und sie kann eine Einschichtstruktur oder eine Mehrschichtstruktur mit mehreren dielektrischen Schichten haben. Die Herstellung erfolgt mit einem konformen Abscheidungsverfahren, wie etwa ALD oder CVD. -
12 zeigt die Ätzung der Abstandshalterschicht66 , sodass Gate-Abstandshalter68 auf den Seitenwänden des Dummy-Gate-Stapels58 entstehen. Der entsprechende Schritt ist als Schritt318 in dem Prozessablauf angegeben, der in18 gezeigt ist. Die Ätzung erfolgt anisotrop, sodass die Teile der Abstandshalterschicht auf den überstehenden Finnen156 und256 entfernt werden. Nach der Ätzung zur Herstellung der Gate-Abstandshalter68 liegen einige Seitenwände der dielektrischen Streifenteile124 (11 ) frei. Bei einigen Ausführungsformen der vorliegenden Erfindung wird eine isotrope Ätzung durchgeführt, um die dielektrischen Streifenteile124 zu ätzen, während die Halbleiterteile der überstehenden Finnen156 und256 und die Abstandshalter68 nicht geätzt werden. Der entsprechende Schritt ist als Schritt320 in dem Prozessablauf angegeben, der in18 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Ätzung der dielektrischen Streifenteile124 durch Nassätzung durchgeführt. Wenn die dielektrischen Streifenteile124 zum Beispiel aus Siliziumoxid bestehen, kann eine HF-Lösung als Ätzmittel verwendet werden. Nach der Ätzung der dielektrischen Streifenteile124 entstehen Spalte70 zum Trennen der Streifenteile127 von den darunter befindlichen Streifenteilen122 . Bei einigen Ausführungsformen der vorliegenden Erfindung bleiben nach der Herstellung der Gate-Abstandshalter68 zumindest einige Teile der dielektrischen Streifenteile124 bestehen, um die Finnenteile127 von den Streifenteilen122 zu trennen. - Nach der Ätzung der dielektrischen Streifenteile
124 gibt es immer noch einige Teile der dielektrischen Streifenteile124 , die direkt unter dem Dummy-Gate-Stapel58 verblieben sind. Diese Teile der dielektrischen Streifenteile124 werden nicht entfernt und dienen zum Abstützen der darüber befindlichen Streifenteile127 (die nachstehend als Halbleiterfinnen127 bezeichnet werden). Daher hängen die Teile der Finnenteile127 , die sich nicht direkt unter dem Dummy-Gate-Stapel58 befinden, über den Spalten70 . Außerdem werden die Oberseiten der Streifenteile122 zu den Spalten70 freigelegt. - Dann werden Epitaxiebereiche
172 und272 durch selektives Aufweisen von Halbleitermaterialien auf die überstehenden Finnen156 bzw.256 hergestellt, sodass die in den13A und13B gezeigte Struktur entsteht. Der entsprechende Schritt ist als Schritt322 in dem Prozessablauf angegeben, der in18 gezeigt ist. Die Epitaxiebereiche172 und272 werden in unterschiedlichen Epitaxieprozesse epitaxial aufgewachsen, die das Herstellen einer Maskierungsschicht (nicht dargestellt) auf einem der Epitaxiebereiche172 und272 umfassen, sodass ein Epitaxiebereich auf dem jeweils anderen der Epitaxiebereiche172 und272 hergestellt werden kann. In Abhängigkeit davon, ob der resultierende FinFET ein p- oder ein n-FinFET sein soll, kann ein p- oder ein n-Dotierungsstoff im Verlauf der Epitaxie in situ dotiert werden. Zum Beispiel können die Epitaxiebereiche172 aus Siliziumphosphor (SiP) oder Silizium-Kohlenstoff-Phosphor (SiCP) bestehen, und die Epitaxiebereiche272 können aus Silizium-Germanium-Bor (SiGeB) bestehen. - Nach dem Epitaxieprozess können die Epitaxiebereiche
172 und die Streifenteile127 weiter mit einem n-Dotierungsstoff implantiert werden, um Source- und Drain-Bereiche174 für den n-FinFET herzustellen. Die Epitaxiebereiche272 und die Streifenteile234 können mit einem p-Dotierungsstoff implantiert werden, um Source- und Drain-Bereiche274 für den p-FinFET herzustellen. Bei alternativen Ausführungsformen der vorliegenden Erfindung wird die Implantation weggelassen, wenn die Epitaxiebereiche172 und272 mit dem p- oder dem n-Dotierungsstoff während der Epitaxie in situ dotiert werden. - Auf Grund der in
12 gezeigten Spalte70 wird während der Epitaxie das Halbleitermaterial gleichzeitig von den Oberseiten der Streifenteile122 und den Oberseiten der Streifenteile127 aufgewachsen. Die Teile des Halbleitermaterials, die von den Oberseiten der Streifenteile122 aufgewachsen werden, werden als Epitaxiebereiche172A bezeichnet. Die Teile des Halbleitermaterials, die von den Oberseiten der Streifenteile127 aufgewachsen werden, werden als Epitaxiebereiche172B bezeichnet, die entsprechenden Streifenteile127 in der Schnittansicht umschließen. - Die Epitaxiebereiche
172A und172B haben die gleiche Zusammensetzung, was bedeutet, dass sie aus dem gleichen Halbleitermaterial, wie etwa Silizium, SiP, SiCP oder dergleichen, bestehen, und die Gehalte der entsprechenden Elemente (Atom-% und Masse-%) in den Epitaxiebereichen172A und172B sind gleichgroß. Die Epitaxiebereiche172A und172B können auch aus einem anderen Halbleitermaterial bestehen, das eine Gitterkonstante hat, die kleiner als die der Streifenteile127 ist, sodass eine Zugspannung durch die Epitaxiebereiche172A und172B aufgebracht werden kann. Zum Beispiel können III-V-Verbindungshalbleitermaterialien mit einer kleineren Gitterkonstante als der Gitterkonstante der Streifenteile127 verwendet werden. Andererseits haben die Streifenteile122 und127 unterschiedliche Oberflächenstrukturen. Zum Beispiel können die Streifenteile122 eine (100 )-Oberflächenorientierung haben, während die Streifenteile127 eine (110)- oder (100 )-R45-Oberflächenorientierung haben können. Daher haben die Epitaxiebereiche172A und172B unterschiedliche Oberflächenstrukturen, und die Epitaxiebereiche172A haben die gleiche Oberflächenstruktur wie die Streifenteile122 , und die Epitaxiebereiche172B haben die gleiche Oberflächenstruktur wie die Streifenteile127 . Die Epitaxiebereiche172A verschmelzen schließlich mit den entsprechenden darüber befindlichen Epitaxiebereichen172B zu Epitaxiebereichen172 . Die Grenzflächen zwischen den Epitaxiebereichen172A und den entsprechenden Epitaxiebereichen172B können höher als die Oberseiten der STI-Bereiche50 sein.13B zeigt eine Schnittansicht der Epitaxiebereiche172A und172B , die in13A gezeigt sind. - Bei den beispielhaften Ausführungsformen, die in den
13A und13B gezeigt sind, haben die Epitaxiebereiche172A und172B gerundete äußere Seitenwände. Es ist klar, dass die Formen der Epitaxiebereiche172A und172B von verschiedenen Faktoren beeinflusst werden, wie etwa dem Material, der Form der Streifenteile127 , der Oberflächenform der Streifenteile122 usw. Daher können die Seitenwände der Epitaxiebereiche172A oder172B gerundet (durchgehend gekrümmt) oder abgeschrägt sein (mit geraden Teilen wie in der in13B gezeigten Ebene). Außerdem kann die Grenzfläche zwischen den Epitaxiebereichen172A und172B unterschiedliche Formen haben und sie kann unter anderem eine gerade Grenzfläche oder eine gekrümmte Grenzfläche (die in13B gezeigt ist) sein, oder sie kann mehrere gerade Abschnitte haben. Zum Beispiel kann der Außenumfang der Epitaxiebereiche172B eine längliche hexagonale Form haben, wobei die vertikalen Ränder, die senkrecht zu der Oberseite des jeweiligen Wafers sind, größer als die anderen Seiten sind. - Wenn die Aufwachsrate der Teile der Epitaxiebereiche
172A und172B direkt über den Mittelpunkten der Streifenteile122 niedriger als die Aufwachsraten der entsprechenden linken und rechten Teile (wie in13B) ist, können außerdem Hohlräume (die Vakuum- oder Luftspalte sein können)173 entstehen. Die Hohlräume173 können in Abhängigkeit von den unterschiedlichen Aufwachsraten unterschiedliche Formen haben. - Die Verschmelzung der Epitaxiebereiche
172A mit den Epitaxiebereichen172B ist vorteilhaft. Da für unterschiedliche Arten von Bauelementen auf dem gleichen Wafer/Die so weit wie möglich der gleiche Herstellungsprozess verwendet wird, um die Herstellungskosten zu senken, kann der Prozess zur Herstellung der FinFETs auch zum Herstellen von Dioden und passiven Bauelementen, wie etwa Aufnahmebereichen von Substratbereichen, verwendet werden. Die Bereiche dieser Bauelemente, die gleichzeitig mit den Source/Drain-Bereichen174 und274 hergestellt werden, müssen mit einem Substrat22 verbunden werden. Bei einigen Ausführungsformen der vorliegenden Erfindung können dadurch, dass die Streifenteile124 entfernt werden, sodass die Epitaxiebereiche172A und172B verschmolzen werden können, die Dioden und passiven Bauelemente mit dem Substrat22 verbunden werden. Daher ist eine gemeinsame Verwendung der Prozessschritte für die Herstellung der dargestellten FinFETs und für die Herstellung von anderen Bauelementen möglich, wie etwa von Dioden und passiven Bauelementen. Bei alternativen Ausführungsformen werden die dielektrischen Streifenteile124 nicht geätzt, und die FinFETs haben einen geringeren Source-/Drain-Verlust. - In den
13A und13B sind die Source/Drain-Bereiche174 und die Source-/Drain-Bereiche274 zwar jeweils voneinander getrennt dargestellt, aber es ist klar, dass in Abhängigkeit von der Dauer der Epitaxieprozesse die Source/Drain-Bereiche174 miteinander verschmelzen können oder voneinander getrennt bleiben können und auch die Source/Drain-Bereiche274 miteinander verschmelzen können oder voneinander getrennt bleiben können. Außerdem können die Formen der Epitaxiebereiche172 und272 den dargestellten Formen ähnlich sein, oder sie können andere Formen, wie etwa Spaten- oder Rautenformen, haben. Direkt unter den verschmolzenen Teilen der Epitaxiebereiche172 und/oder direkt unter den verschmolzenen Teilen der Epitaxiebereiche272 können Luftspalte entstehen. -
14 zeigt eine perspektivische Darstellung der Struktur, bei der eine Kontakt-Ätzstoppschicht (CESL)76 und ein Zwischenschicht-Dielektrikum (ILD)78 hergestellt worden sind. Der entsprechende Schritt ist als Schritt324 in dem Prozessablauf angegeben, der in18 gezeigt ist. Die CESL76 kann aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen bestehen. Die CESL76 kann mit einem konformen Abscheidungsverfahren, wie etwa ALD, hergestellt werden. Das ILD78 kann ein dielektrisches Material sein, das zum Beispiel durch FCVD, Schleuderbeschichtung, CVD oder mit anderen Abscheidungsverfahren abgeschieden wird. Das ILD78 kann auch aus Tetraethylorthosilicat(TEOS)-Oxid, PECVD-Oxid (SiO2) (PECVD: plasmaunterstützte chemische Aufdampfung), Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG) oder dergleichen bestehen. Ein Planarisierungsprozess, wie etwa eine CMP oder ein mechanischer Schleifprozess, kann durchgeführt werden, um die Oberseiten des ILD78 , des Dummy-Gate-Stapels58 und der Gate-Abstandshalter68 auf gleiche Höhe zu bringen. - Dann wird der Dummy-Gate-Stapel
58 , der die Hartmaskenschicht64 , die Dummy-Gate-Elektrode62 und das Dummy-Gate-Dielektrikum60 umfasst, durch einen Ersatz-Gate-Stapel84 ersetzt, der metallische Gates82 und Ersatz-Gate-Dielektrika80 umfasst, wie in den15A bis15F gezeigt ist. Beim Entfernen der Dummy-Gate-Stapel58 werden die dielektrischen Streifenteile124 (9 ), die vorher unter den Dummy-Gate-Stapeln vergraben waren, freigelegt und werden auf Grund der Ähnlichkeit ihres Materials mit dem Material des Dummy-Gate-Dielektrikums zumindest seitlich ausgespart. Bei einigen Ausführungsformen der vorliegenden Erfindung wird nach dem Entfernen des Dummy-Gate-Stapels außerdem ein weiterer Ätzprozess, der ein Nassätzprozess sein kann, durchgeführt, wenn das Material der Streifenteile124 von dem der STI-Bereiche50 verschieden ist, sodass die Streifenteile124 entfernt werden, ohne die STI-Bereiche50 zu beschädigen. - Wenn die Gate-Stapel ersetzt werden, werden zunächst die Hartmaskenschichten
64 , die Dummy-Gate-Elektroden62 und die Dummy-Gate-Dielektrika62 (14 ) in einem oder mehreren Ätzschritten entfernt, sodass ein Graben (Öffnung) zwischen den Gate-Abstandshaltern68 entsteht. Beim Herstellen der Ersatz-Gates wird zunächst eine dielektrische Gate-Schicht80 (15A) hergestellt, die in die Aussparung hineinreicht, die durch den entfernten Dummy-Gate-Stapel zurückbleibt, und sie kann einen Teil haben, der über dem ILD78 verläuft. Bei einigen Ausführungsformen der vorliegenden Erfindung weist das Gate-Dielektrikum80 eine Zwischenschicht (IL; nicht einzeln dargestellt) als dessen unteren Teil auf. Die IL kann eine Oxidschicht, wie etwa eine Siliziumoxidschicht, sein, die mit einem chemischen Oxidationsprozess oder einem Abscheidungsprozess hergestellt wird. Das Gate-Dielektrikum80 kann außerdem eine dielektrische High-k-Schicht aufweisen, die über der IL hergestellt ist. Die dielektrische High-k-Schicht wird als eine konforme Schicht hergestellt und weist ein dielektrisches High-k-Material auf, wie etwa Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirconiumoxid oder dergleichen. Die Dielektrizitätskonstante (k-Wert) des dielektrischen High-k-Materials ist höher als 3,9 und kann höher als etwa 7,0 sein. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische High-k-Schicht in dem Gate-Dielektrikum80 durch ALD oder CVD hergestellt. - Die Gate-Elektrode
82 wird über dem Gate-Dielektrikum80 hergestellt und füllt den verbliebenen Teil der Aussparung. Die Herstellung der Gate-Elektrode82 kann mehrere Abscheidungsprozesse zum Abscheiden von mehreren leitfähigen Schichten und das Durchführen eines Planarisierungsprozesses zum Entfernen von überschüssigen Teilen der leitfähigen Schichten über dem ILD78 umfassen. Die Abscheidung der leitfähigen Schichten kann mit konformen Abscheidungsverfahren, wie etwa ALD oder CVD, durchgeführt werden. - Die Gate-Elektrode
82 kann eine Diffusionssperrschicht und eine oder mehrere Austrittsarbeitsschichten über der Diffusionssperrschicht umfassen. Die Diffusionssperrschicht kann aus Titannidrid (TiN) bestehen, das mit Silizium zu TiSiN dotiert werden kann (oder auch nicht). Die Austrittsarbeitsschicht bestimmt die Austrittsarbeit des Gates und umfasst mindestens eine oder aber mehrere Schichten, die aus unterschiedlichen Materialien bestehen. Das spezielle Material für die Austrittsarbeitsschicht wird entsprechend dem Umstand gewählt, ob der jeweilige FinFET ein n-FinFET oder ein p-FinFET ist. Zum Beispiel kann für einen n-FinFET in dem Bauelementbereich100 die Austrittsarbeitsschicht eine TaN-Schicht und eine Titan-Aluminium(TiAl)-Schicht über der TaN-Schicht umfassen. Für einen p-FinFET in dem Bauelementbereich200 kann die Austrittsarbeitsschicht eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht und eine TiAl-Schicht über der TiN-Schicht umfassen. Nach der Abscheidung der einen oder mehreren Austrittsarbeitsschichten wird eine weitere Sperrschicht hergestellt, die eine weitere TiN-Schicht sein kann. Die Gate-Elektrode82 kann auch ein Füllmetall sein, das zum Beispiel aus Wolfram oder Cobalt bestehen kann. Nach der Herstellung des Ersatz-Gates84 wird das Ersatz-Gate84 ausgespart, und die dielektrische Hartmaske86 wird in die Aussparung gefüllt. - Die
15B ,15C ,15D und15E zeigen mehrere Schnittansichten des Ersatz-Gates des n-FinFET in dem Bauelementbereich100 , wobei die Schnittansichten von der vertikalen Ebene erhalten werden, die die Linie B - B von15A enthält. Durch die seitliche Aussparung der dielektrischen Streifenteile124 können die resultierenden Gates Ω-Gates und Vierfach-Gates bilden. Zum Beispiel zeigt15B ein Ω-Gate, bei dem die oberen Teile der dielektrischen Streifenteile124 seitlich ausgespart sind und die Seitenwände der ausgesparten Teile der dielektrischen Streifenteile124 im Wesentlichen vertikal sind.15C zeigt ein anderes Ω-Gate, bei dem die oberen Teile der dielektrischen Streifenteile124 seitlich ausgespart sind und die Seitenwände der ausgesparten Teile der dielektrischen Streifenteile124 abgeschrägt sind und im Wesentlichen gerade sein können.15D zeigt ein Ω-Gate, bei dem alle dielektrischen Streifenteile124 seitlich ausgespart sind und die Seitenwände der dielektrischen Streifenteile124 im Wesentlichen vertikal sind.15E zeigt ein Vierfach-Gate, bei dem die dielektrischen Streifenteile124 (vgl.15D) vollständig entfernt werden. Der resultierende Gate-Stapel84 hat vier Teile (daher die Bezeichnung Vierfach-Gate), die die Oberseite, die Unterseite, die linke Seitenwand und die rechte Seitenwand der Finnenteile127 kontaktieren. Mit der Herstellung des Ω-Gates oder des Vierfach-Gates wird die Kurzkanalkontrolle der FinFETs verbessert. In den15B bis15E bilden die Finnenteile127 die Kanalbereiche der FinFETs. - Bei einigen Ausführungsformen der vorliegenden Erfindung liegt die Höhe der dielektrischen Streifenteile
124 in dem Bereich von etwa 5 nm bis etwa 15 nm. Eine Höhe b (15B und15C) von eingeschnürten Teilen der dielektrischen Streifenteile124 liegt in dem Bereich von etwa 3 nm bis etwa 15 nm. Eine Tiefe c der seitlichen Aussparung (15B ,15C und15D) der eingeschnürten Teile der dielektrischen Streifenteile124 liegt in dem Bereich von etwa 1 nm bis etwa 3 nm. -
15F zeigt eine Schnittansicht des Ersatz-Gates des p-FinFET in dem Bauelementbereich200 . Die Finnenteile234 bilden die Kanalbereiche des FinFET. - Nachdem die in
15A gezeigte Struktur hergestellt worden ist, werden das ILD78 und die CESL76 geätzt, um Kontaktöffnungen herzustellen. Die Ätzung kann zum Beispiel durch reaktive Ionenätzung (RIE) erfolgen. In einem nachfolgenden Schritt, der in16 gezeigt ist, werden Source-/Drain-Kontaktstifte88 hergestellt. Der entsprechende Schritt ist ebenfalls als Schritt324 in dem Prozessablauf angegeben, der in18 gezeigt ist. Bevor die Kontaktstifte88 hergestellt werden, werden zunächst die Teile der CESL76 , die zu den Kontaktöffnungen freiliegen, geätzt, sodass die Epitaxiebereiche172 und272 aufgedeckt werden. Auf den Epitaxiebereichen172 und272 werden dann Silizidbereiche90 hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung weisen die Kontaktstifte88 Sperrschichten und ein metallhaltiges Material über den jeweiligen Sperrschichten auf. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der Kontaktstifte88 das Abscheiden einer Schutz-Sperrschicht und eines metallhaltigen Materials über der Schutz-Sperrschicht und das Durchführen einer Planarisierung zum Entfernen von überschüssigen Teilen der Schutz-Sperrschicht und des metallhaltigen Materials. Die Sperrschicht kann aus einem Metallnitrid, wie etwa Titannidrid oder Tantalnitrid, bestehen. Das metallhaltige Material kann aus Wolfram, Cobalt, Kupfer oder dergleichen bestehen. Dadurch entstehen ein n-FinFET 192 und ein p-FinFET 292. -
17A zeigt die Elektronenbeweglichkeit als eine Funktion der Breiten (siehe zum Beispiel die BreitenW1 undW2 in7B) der Halbleiterfinnen von n-FinFETs. Die Kurve90A zeigt die Ergebnisse, die von dem (110 )-Wafer [mit Seitenwänden der Finnen auf der (100 )-Ebene] und den (100 )-R45-Wafern erhalten wurden. Es wird gezeigt, dass wenn die Breiten der Finnen kleiner als etwa 3 nm sind, die Elektronenbeweglichkeit niedrig ist, und dass die Elektronenbeweglichkeit hoch ist, wenn die Breite größer als etwa 3 nm ist. Daher können die FinFETs, die auf Grund von Finnenbreiten von mehr als etwa 3 nm hergestellt werden, eine gute Leistung haben. Zum Vergleich ist bei einem (no)-Wafer [bei dem die Oberseiten und die Seitenwände der Finnen auf der (110 )-Ebene sind], der durch die Kurve90B dargestellt ist, die Elektronenbeweglichkeit viel geringer als bei der Kurve90A , und die Elektronenbeweglichkeit nimmt erst zu, wenn die Finnenbreite auf etwa 6 nm erhöht wird. Die Ergebnisse zeigen, dass n-FinFETs, die auf (100 )-R45- und (110 )-Wafern hergestellt sind, eine gute Leistung haben. -
17B zeigt die Löcherbeweglichkeit als eine Funktion der Breiten (siehe zum Beispiel die BreitenW1 undW2 in7B) der Halbleiterfinnen von p-FinFETs. Die Kurve92A zeigt die Ergebnisse, die von einem Wafer mit den Oberseiten der Finnen auf der (100 )-Ebene und den Seitenwänden der Finnen auf der (110 )-Ebene erhalten wurden. Die Kurve92B zeigt die Ergebnisse, die von einem Wafer mit den Oberseiten und den Seitenwandflächen der Finnen auf der (110 )-Ebene erhalten wurden. Die Kurve92C zeigt die Ergebnisse, die von einem Wafer mit den Oberseiten und den Seitenwandflächen der Finnen auf der (100)-Ebene erhalten wurden. Wie zu erkennen ist, sind die Ergebnisse bei der Kurve92A besser als bei den Kurven92B und92C . Somit zeigen die Ergebnisse, die in den17A und17B dargestellt sind, in Kombination, dass die n-FinFETs auf den (100 )-R45- oder den (100 )-Oberseiten eine gute Leistung haben und die p-FinFETs auf den (100 )-Oberseiten eine gute Leistung haben. Die Leistung von n-FinFETs und p-FinFETs wird also verbessert, wenn sie auf den Hybridsubstraten gemäß den Ausführungsformen der vorliegenden Erfindung hergestellt werden. - Die Ausführungsformen der vorliegenden Erfindung haben einige Vorzüge. Durch Herstellen von n- und p-FinFETs ausgehend von einem Hybridsubstrat wird die Leistung der n- und p-FinFETs verbessert. Durch das Entfernen des Abstandshalters, der die n- und p-Bauelementbereiche trennt, werden vorteilhafterweise Fehler eliminiert, die durch ein Zerbrechen des Abstandshalters verursacht werden.
- Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren das Ätzen eines Hybridsubstrats zum Herstellen einer Aussparung auf, die in das Hybridsubstrat hineinreicht. Das Hybridsubstrat weist Folgendes auf: eine erste Halbleiterschicht, die eine erste Oberflächenorientierung hat; eine dielektrische Schicht über der ersten Halbleiterschicht; und eine zweite Halbleiterschicht, die eine zweite Oberflächenorientierung hat, die von der ersten Oberflächenorientierung verschieden ist. Nach dem Ätzen liegt eine Oberseite der ersten Halbleiterschicht zu der Aussparung frei. Auf einer Seitenwand der Aussparung wird ein Abstandshalter hergestellt. Der Abstandshalter kontaktiert eine Seitenwand der dielektrischen Schicht und eine Seitenwand der zweiten Halbleiterschicht. Eine Epitaxie wird durchgeführt, um einen Halbleiter-Epitaxiebereich von der ersten Halbleiterschicht aufzuwachsen. Bei einer Ausführungsform wird nach dem Entfernen des Abstandshalters ein erster Strukturierungsschritt durchgeführt, bei dem die zweite Halbleiterschicht, die dielektrische Schicht und die erste Halbleiterschicht strukturiert werden, um mit dem ersten Strukturierungsschritt einen ersten Halbleiterstreifen herzustellen. Bei einer Ausführungsform wird beim Durchführen des ersten Strukturierungsschritts gleichzeitig ein zweiter Strukturierungsschritt durchgeführt, in dem der Halbleiter-Epitaxiebereich und die erste Halbleiterschicht strukturiert werden, um einen zweiten Halbleiterstreifen herzustellen. Bei einer Ausführungsform wird während des ersten Strukturierungsschritts ein Teil der ersten Halbleiterschicht direkt unter dem entfernten Abstandshalter ausgespart, sodass eine Kerbe entsteht, die von Oberseiten der ersten Halbleiterschicht nach unten verläuft, wobei die Oberseiten der ersten Halbleiterschicht zu gegenüberliegenden Seiten der Kerbe verlaufen. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen von Trennbereichen auf gegenüberliegenden Seiten des ersten Halbleiterstreifens; Aussparen der Trennbereiche, wobei ein oberer Teil des ersten Halbleiterstreifens über Oberseiten von verbliebenen Teilen der Trennbereiche übersteht, sodass eine Finne entsteht; und Herstellen eines Finnen-Feldeffekttransistors (FinFET) ausgehend von der Finne. Bei einer Ausführungsform wird das Entfernen des Abstandshalters in einem Nassätzschritt durchgeführt. Bei einer Ausführungsform wird nach dem Entfernen des Abstandshalters ein Spalt hergestellt, um den Halbleiter-Epitaxiebereich von einem übrigen Teil der dielektrischen Schicht und der zweiten Halbleiterschicht zu trennen.
- Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Ätzen eines Hybridsubstrats, um eine Aussparung herzustellen, wobei die Aussparung durch eine obere Halbleiterschicht und eine dielektrische Schicht hindurchgeht, wobei eine Oberseite einer unteren Halbleiterschicht unter der dielektrischen Schicht zu der Aussparung freigelegt wird; Herstellen eines vertikalen Abstandshalters auf einer Seitenwand der Aussparung; Durchführen einer Epitaxie, um einen Halbleiter-Epitaxiebereich von der unteren Halbleiterschicht aufzuwachsen; Ätzen des vertikalen Abstandshalters so, dass der Halbleiter-Epitaxiebereich von der oberen Halbleiterschicht und der dielektrischen Schicht durch einen Spalt beabstandet wird; und Durchführen eines Strukturierungsschritts, um einen ersten Streifen und einen zweiten Streifen herzustellen, wobei der erste Streifen einen Teil der oberen Halbleiterschicht, einen Teil der dielektrischen Schritt und einen Teil der unteren Halbleiterschicht umfasst und der zweite Streifen einen Teil des Halbleiter-Epitaxiebereichs umfasst. Bei einer Ausführungsform umfasst das Verfahren nach dem Ätzen des vertikalen Abstandshalters und vor dem Strukturierungsschritt weiterhin das Abscheiden einer Siliziumschicht über der oberen Halbleiterschicht und dem Halbleiter-Epitaxiebereich. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen von Trennbereichen auf gegenüberliegenden Seiten jeweils des ersten Streifens und des zweiten Streifens; und das Aussparen der Trennbereiche, wobei obere Teile des ersten Streifens und des zweiten Streifens über Oberseiten von übrigen Teilen der Trennbereiche überstehen, um eine erste bzw. eine zweite Finne herzustellen. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Ätzen des Teils der dielektrischen Schicht in dem ersten Streifen, um den Teil der oberen Halbleiterschicht in dem ersten Streifen von dem Teil der unteren Halbleiterschicht in dem ersten Streifen zu trennen. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Durchführen einer Epitaxie, um ein weiteres Halbleitermaterial aufzuwachsen, wobei das weitere Halbleitermaterial Folgendes umfasst: einen ersten Teil, der von dem Teil der oberen Halbleiterschicht in dem ersten Streifen aufgewachsen ist; und einen zweiten Teil, der von dem Teil der unteren Halbleiterschicht in dem ersten Streifen aufgewachsen ist, wobei der erste Teil und der zweite Teil des weiteren Halbleitermaterials unterschiedliche Oberflächenorientierungen haben und miteinander verschmolzen sind. Bei einer weiteren Ausführungsform führt der Strukturierungsschritt zu einem Spalt, der zwischen dem ersten Streifen und dem zweiten Streifen entsteht, wobei eine Oberseite der unteren Halbleiterschicht direkt unter der Aussparung ist und zu dieser freigelegt wird und eine Kerbe entsteht, die von der Oberseite der unteren Halbleiterschicht nach unten in die untere Halbleiterschicht verläuft. Bei einer Ausführungsform befindet sich die Kerbe an einer Position direkt unter dem geätzten vertikalen Abstandshalter.
- Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Bauelement Folgendes auf: eine Volumenhalbleiterschicht, die eine erste Oberflächenorientierung hat; einen ersten Halbleiterstreifen und einen zweiten Halbleiterstreifen, die über der Volumenhalbleiterschicht angeordnet sind und mit dieser verbunden sind, wobei der erste Halbleiterstreifen und der zweite Halbleiterstreifen unterschiedliche Oberflächenorientierungen haben; einen Trennbereich zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen, wobei der Trennbereich einer überstehenden Teil aufweist, der von Unterseiten des Trennbereichs nach unten übersteht, wobei sich die Unterseiten auf gegenüberliegenden Seiten des überstehenden Teils des Trennbereichs befinden; einen ersten Source-/Drain-Bereich, der den ersten Halbleiterstreifen überdeckt, wobei der erste Source-/Drain-Bereich ein Teil eines n-FinFET ist; und einen zweiten Source-/Drain-Bereich, der den zweiten Halbleiterstreifen überdeckt, wobei der zweite Source-/Drain-Bereich ein Teil eines p-FinFET ist. Bei einer Ausführungsform hat der zweite Source-/Drain-Bereich die erste Oberflächenorientierung, und der erste Source-/Drain-Bereich hat eine zweite Oberflächenorientierung, die von der ersten Oberflächenorientierung verschieden ist. Bei einer Ausführungsform hat der erste Source-/Drain-Bereich eine (
110 )-Oberflächenorientierung, und der zweite Source-/Drain-Bereich hat eine (100 )-Oberflächenorientierung. Bei einer Ausführungsform hat der erste Source-/Drain-Bereich eine (100 )-R45-Oberflächenorientierung, und der zweite Source-/Drain-Bereich hat eine (100 )-Oberflächenorientierung. Bei einer Ausführungsform weist der erste Source-/Drain-Bereich einen oberen Teil und einen unteren Teil auf, wobei der obere Teil und der untere Teil unterschiedliche Oberflächenorientierungen haben und eine Verbindungsstelle des oberen und des unteren Teils höher als eine Oberseite des Trennbereichs ist. Bei einer Ausführungsform befindet sich der überstehende Teil des Trennbereichs in der Mitte zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen. - Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen eines vertikalen Abstandshalters zum Trennen eines ersten Halbleiterbereichs und eines zweiten Halbleiterbereichs; Ätzen des vertikalen Abstandshalters, um einen Spalt zwischen dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich herzustellen; Herstellen einer ersten Maske und einer zweiten Maske, die den ersten Halbleiterbereich bzw. den zweiten Halbleiterbereich überdecken; und Verwenden der ersten Maske und der zweiten Maske als eine Ätzmaske zum Ätzen des ersten Halbleiterbereichs und des zweiten Halbleiterbereichs, wobei verbliebene Teile des ersten Halbleiterbereichs und des zweiten Halbleiterbereichs Teile eines ersten Streifens bzw. eines zweiten Streifens bilden, wobei der erste Streifen und der zweite Streifen durch eine Aussparung beabstandet sind und eine Kerbe entsteht, die von der Aussparung nach unten in eine darunter befindliche Halbleiterschicht verläuft. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen des ersten Halbleiterbereichs, das das Durchführen einer Epitaxie an einem Hybridsubstrat umfasst, wobei das Hybridsubstrat eine erste Halbleiterschicht, eine dielektrische Schicht über der ersten Halbleiterschicht und eine zweite Halbleiterschicht über der dielektrischen Schicht aufweist, wobei bei der Epitaxie eine weitere Halbleiterschicht von der ersten Halbleiterschicht aufgewachsen wird. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen des zweiten Halbleiterbereichs, das das Ätzen einer Halbleiterschicht und einer dielektrischen Schicht unter der Halbleiterschicht zum Herstellen einer Aussparung; und das epitaxiale Aufwachsen des zweiten Halbleiterbereichs von der Aussparung umfasst. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen eines n-FinFET und eines p-FinFET ausgehend von dem ersten Streifen bzw. dem zweiten Streifen.
- Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Bauelement Folgendes auf: einen n-FinFET mit einem ersten Halbleitermaterial, das einen ersten Kanal des n-FinFET bildet, und einem ersten Halbleiterstreifen, der von dem ersten Halbleitermaterial überdeckt wird; einen p-FinFET mit einem zweiten Halbleitermaterial, das einen zweiten Kanal des p-FinFET bildet, wobei das erste und das zweite Halbleitermaterial unterschiedliche Oberflächenorientierungen haben, und einem zweiten Halbleiterstreifen, der von dem zweiten Halbleitermaterial überdeckt wird; und einen STI-Bereich, der zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen angeordnet ist und diese kontaktiert, wobei der STI-Bereich einen überstehenden Teil in der Mitte zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen aufweist und der überstehende Teil tiefer als gegenüberliegende Unterseiten des STI-Bereichs verläuft. Bei einer Ausführungsform haben der erste Halbleiterstreifen und der zweite Halbleiterstreifen die gleiche Oberflächenorientierung wie das zweite Halbleitermaterial. Bei einer Ausführungsform haben der erste Halbleiterstreifen und der zweite Halbleiterstreifen eine andere Oberflächenorientierung als das erste Halbleitermaterial.
- Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Bauelement Folgendes auf: einen n-FinFET mit einem ersten Halbleiterstreifen, einer ersten Halbleiterfinne, die den ersten Halbleiterstreifen überdeckt, und einem ersten Gate-Stapel, der einen Teil der ersten Halbleiterfinne überdeckt; einen p-FinFET mit einem zweiten Halbleiterstreifen, einer zweiten Halbleiterfinne, die den zweiten Halbleiterstreifen überdeckt, und einem zweiten Gate-Stapel, der einen Teil der ersten Halbleiterfinne überdeckt; und einen STI-Bereich zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen, wobei der STI-Bereich einen überstehenden Teil aufweist, der von einem massiven Teil des STI-Bereichs nach unten übersteht und in einer Draufsicht des Bauelements eine Längsrichtung hat, die parallel zu den Längsrichtungen des ersten und des zweiten Halbleiterstreifens ist. Bei einer Ausführungsform haben der erste Halbleiterstreifen und der zweite Halbleiterstreifen die gleiche Oberflächenorientierung wie die zweite Halbleiterfinne, und der erste Halbleiterstreifen und der zweite Halbleiterstreifen haben eine andere Oberflächenorientierung als die erste Halbleiterfinne. Bei einer Ausführungsform hat der überstehende Teil eine Höhe von etwa 5 nm bis etwa 40 nm.
- Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
Claims (20)
- Verfahren mit den folgenden Schritten: Ätzen eines Hybridsubstrats zum Herstellen einer Aussparung, die in das Hybridsubstrat hineinreicht, wobei das Hybridsubstrat Folgendes aufweist: eine erste Halbleiterschicht, die eine erste Oberflächenorientierung hat, eine dielektrische Schicht über der ersten Halbleiterschicht, und eine zweite Halbleiterschicht, die eine zweite Oberflächenorientierung hat, die von der ersten Oberflächenorientierung verschieden ist, wobei nach dem Ätzen eine Oberseite der ersten Halbleiterschicht zu der Aussparung freiliegt; Herstellen eines Abstandshalters auf einer Seitenwand der Aussparung, wobei der Abstandshalter eine Seitenwand der dielektrischen Schicht und eine Seitenwand der zweiten Halbleiterschicht kontaktiert; Durchführen einer Epitaxie, um einen Halbleiter-Epitaxiebereich von der ersten Halbleiterschicht aufzuwachsen; und Entfernen des Abstandshalters.
- Verfahren nach
Anspruch 1 , das nach dem Entfernen des Abstandshalters weiterhin das Durchführen eines ersten Strukturierungsschritts umfasst, in dem die zweite Halbleiterschicht, die dielektrische Schicht und die erste Halbleiterschicht strukturiert werden, um mit dem ersten Strukturierungsschritt einen ersten Halbleiterstreifen herzustellen. - Verfahren nach
Anspruch 2 , das weiterhin Folgendes umfasst: beim Durchführen des ersten Strukturierungsschritts gleichzeitiges Durchführen eines zweiten Strukturierungsschritts, in dem der Halbleiter-Epitaxiebereich und die erste Halbleiterschicht strukturiert werden, um einen zweiten Halbleiterstreifen herzustellen. - Verfahren nach
Anspruch 2 oder3 , wobei während des ersten Strukturierungsschritts ein Teil der ersten Halbleiterschicht direkt unter dem entfernten Abstandshalter ausgespart wird, sodass eine Kerbe entsteht, die von Oberseiten der ersten Halbleiterschicht nach unten verläuft, und die Oberseiten der ersten Halbleiterschicht zu entgegengesetzten Seiten der Kerbe verlaufen. - Verfahren nach einem der
Ansprüche 2 bis4 , das weiterhin Folgendes umfasst: Herstellen von Trennbereichen auf entgegengesetzten Seiten des ersten Halbleiterstreifens; Aussparen der Trennbereiche, wobei ein oberer Teil des ersten Halbleiterstreifens über Oberseiten von verbliebenen Teilen der Trennbereiche übersteht, sodass eine Finne entsteht; und Herstellen eines Finnen-Feldeffekttransistors (FinFET) ausgehend von der Finne. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des Abstandshalters in einem Nassätzschritt durchgeführt wird.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Entfernen des Abstandshalters ein Spalt entsteht, der den Halbleiter-Epitaxiebereich von einem übrigen Teil der dielektrischen Schicht und der zweiten Halbleiterschicht trennt.
- Verfahren mit den folgenden Schritten: Ätzen eines Hybridsubstrats, um eine Aussparung herzustellen, wobei die Aussparung durch eine obere Halbleiterschicht und eine dielektrische Schicht hindurchgeht, wobei eine Oberseite einer unteren Halbleiterschicht unter der dielektrischen Schicht zu der Aussparung freigelegt wird; Herstellen eines vertikalen Abstandshalters auf einer Seitenwand der Aussparung; Durchführen einer Epitaxie, um einen Halbleiter-Epitaxiebereich von der unteren Halbleiterschicht aufzuwachsen; Ätzen des vertikalen Abstandshalters so, dass der Halbleiter-Epitaxiebereich von der oberen Halbleiterschicht und der dielektrischen Schicht durch einen Spalt beabstandet wird; und Durchführen eines Strukturierungsschritts, um einen ersten Streifen und einen zweiten Streifen herzustellen, wobei der erste Streifen einen Teil der oberen Halbleiterschicht, einen Teil der dielektrischen Schritt und einen Teil der unteren Halbleiterschicht umfasst und der zweite Streifen einen Teil des Halbleiter-Epitaxiebereichs umfasst.
- Verfahren nach
Anspruch 8 , das nach dem Ätzen des vertikalen Abstandshalters und vor dem Strukturierungsschritt weiterhin das Abscheiden einer Siliziumschicht über der oberen Halbleiterschicht und dem Halbleiter-Epitaxiebereich umfasst. - Verfahren nach
Anspruch 8 oder9 , das weiterhin Folgendes umfasst: Herstellen von Trennbereichen auf entgegengesetzten Seiten jeweils des ersten Streifens und des zweiten Streifens; und Aussparen der Trennbereiche, wobei obere Teile des ersten Streifens und des zweiten Streifens über Oberseiten von verbliebenen Teilen der Trennbereiche überstehen, um eine erste bzw. eine zweite Finne herzustellen. - Verfahren nach einem der
Ansprüche 8 bis10 , das weiterhin Folgendes umfasst: Ätzen des Teils der dielektrischen Schicht in dem ersten Streifen, um den Teil der oberen Halbleiterschicht in dem ersten Streifen von dem Teil der unteren Halbleiterschicht in dem ersten Streifen zu trennen. - Verfahren nach einem der
Ansprüche 8 bis11 , das weiterhin das Durchführen einer Epitaxie zum Aufwachsen eines weiteren Halbleitermaterials umfasst, wobei das weitere Halbleitermaterial Folgendes aufweist: einen ersten Teil, der von dem Teil der oberen Halbleiterschicht in dem ersten Streifen aufgewachsen ist; und einen zweiten Teil, der von dem Teil der unteren Halbleiterschicht in dem ersten Streifen aufgewachsen ist, wobei der erste Teil und der zweite Teil des weiteren Halbleitermaterials unterschiedliche Oberflächenorientierungen haben und miteinander verschmolzen sind. - Verfahren nach einem der
Ansprüche 8 bis12 , wobei der Strukturierungsschritt zu einem Spalt führt, der zwischen dem ersten Streifen und dem zweiten Streifen entsteht, wobei eine Oberseite der unteren Halbleiterschicht direkt unter der Aussparung ist und zu dieser freigelegt wird und eine Kerbe entsteht, die von der Oberseite der unteren Halbleiterschicht nach unten in die untere Halbleiterschicht verläuft. - Verfahren nach
Anspruch 13 , wobei sich die Kerbe an einer Position direkt unter dem geätzten vertikalen Abstandshalter befindet. - Vorrichtung mit: einer Volumenhalbleiterschicht, die eine erste Oberflächenorientierung hat; einem ersten Halbleiterstreifen und einem zweiten Halbleiterstreifen, die über der Volumenhalbleiterschicht angeordnet sind und mit dieser verbunden sind, wobei der erste Halbleiterstreifen und der zweite Halbleiterstreifen unterschiedliche Oberflächenorientierungen haben; einem Trennbereich zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen, wobei der Trennbereich einer überstehenden Teil aufweist, der von Unterseiten des Trennbereichs nach unten übersteht, wobei sich die Unterseiten auf entgegengesetzten Seiten des überstehenden Teils des Trennbereichs befinden; einem ersten Source-/Drain-Bereich, der den ersten Halbleiterstreifen überdeckt, wobei der erste Source-/Drain-Bereich ein Teil eines n-Finnen-Feldeffekttransistors (n-FinFET) ist; und einem zweiten Source-/Drain-Bereich, der den zweiten Halbleiterstreifen überdeckt, wobei der zweite Source-/Drain-Bereich ein Teil eines p-FinFET ist.
- Vorrichtung nach
Anspruch 15 , wobei der zweite Source-/Drain-Bereich die erste Oberflächenorientierung hat und der erste Source-/Drain-Bereich eine zweite Oberflächenorientierung hat, die von der ersten Oberflächenorientierung verschieden ist. - Vorrichtung nach
Anspruch 15 oder16 , wobei der erste Source-/Drain-Bereich eine (110)-Oberflächenorientierung hat und der zweite Source-/Drain-Bereich hat eine (100)-Oberflächenorientierung hat. - Vorrichtung nach
Anspruch 15 oder16 , wobei der erste Source-/Drain-Bereich eine (100)-R45-Oberflächenorientierung hat und der zweite Source-/Drain-Bereich hat eine (100)-Oberflächenorientierung hat. - Vorrichtung nach einem der
Ansprüche 15 bis18 , wobei der erste Source-/Drain-Bereich einen oberen Teil und einen unteren Teil aufweist, wobei der obere Teil und der untere Teil unterschiedliche Oberflächenorientierungen haben und eine Verbindungsstelle des oberen und des unteren Teils höher als eine Oberseite des Trennbereichs ist. - Vorrichtung nach einem der
Ansprüche 15 bis19 , wobei sich der überstehende Teil des Trennbereichs in der Mitte zwischen dem ersten Halbleiterstreifen und dem zweiten Halbleiterstreifen befindet.
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