KR20210022814A - 반도체 소자 - Google Patents

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KR20210022814A
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이두현
신헌종
곽민찬
박현호
정성헌
정용식
지상원
황인찬
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    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

본 발명의 실시예에 따른 반도체 소자는 제 1 활성 영역 및 제 2 활성 영역을 포함하는 기판, 상기 제 1 활성 영역 상의 제 1 소오스/드레인 패턴, 상기 제 2 활성 영역 상의 제 2 소오스/드레인 패턴, 상기 제 1 소오스/드레인 패턴과 상기 제 2 소오스/드레인 패턴 사이의 상기 기판 상의 분리 절연 패턴 및 상기 제 1 소오스/드레인 패턴 상의 제 1 콘택 패턴을 포함하되, 상기 제 1 콘택 패턴은, 제 1 금속 패턴, 상기 제 1 금속 패턴과 상기 제 1 소오스/드레인 패턴 사이의 제 1 베리어 패턴 및 상기 제 1 베리어 패턴과 상기 제 1 소오스/드레인 패턴 사이의 제 2 베리어 패턴을 포함하되, 상기 제 1 베리어 패턴은 상기 분리 절연 패턴과 상기 제 1 금속 패턴의 측벽 사이로 연장하며, 상기 분리 절연 패턴과 접촉할 수 있다.

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 개선된 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 이러한 반도체 소자의 고집적화에 따라 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있으며, 이로 인해 반도체 소자의 동작 특성이 저하될 수 있다. 따라서, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 소자를 제공하는데 있다.
본 발명의 실시예에 따른 반도체 소자는 제 1 활성 영역 및 제 2 활성 영역을 포함하는 기판, 상기 제 1 활성 영역 상의 제 1 소오스/드레인 패턴, 상기 제 2 활성 영역 상의 제 2 소오스/드레인 패턴, 상기 제 1 소오스/드레인 패턴과 상기 제 2 소오스/드레인 패턴 사이의 상기 기판 상의 분리 절연 패턴 및 상기 제 1 소오스/드레인 패턴 상의 제 1 콘택 패턴을 포함하되, 상기 제 1 콘택 패턴은, 제 1 금속 패턴, 상기 제 1 금속 패턴과 상기 제 1 소오스/드레인 패턴 사이의 제 1 베리어 패턴 및 상기 제 1 베리어 패턴과 상기 제 1 소오스/드레인 패턴 사이의 제 2 베리어 패턴을 포함하되, 상기 제 1 베리어 패턴은 상기 분리 절연 패턴과 상기 제 1 금속 패턴의 측벽 사이로 연장하며, 상기 분리 절연 패턴과 접촉할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 기판의 상면으로부터 수직 방향으로 돌출하는 제 1 활성 핀, 상기 제 1 활성 핀 상의 제 1 소오스/드레인 패턴, 상기 기판 상에서 상기 제 1 소오스/드레인 패턴을 덮는 층간 절연막 및 상기 층간 절연막 내에 배치되고, 상기 제 1 소오스/드레인 패턴과 접촉하는 제 1 콘택 패턴을 포함하되, 상기 제 1 콘택 패턴은, 제 1 금속 패턴, 상기 제 1 금속 패턴과 상기 제 1 소오스/드레인 패턴 사이의 제 1 베리어 패턴 및 상기 제 1 베리어 패턴과 상기 제 1 금속 패턴 사이의 제 2 베리어 패턴을 포함하되, 상기 제 2 베리어 패턴은 상기 제 1 금속 패턴의 측벽들 상으로 연장하고, 상기 제 1 베리어 패턴은 상기 제 2 베리어 패턴의 측벽들 중 적어도 하나를 노출시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자는 기판의 상면으로부터 돌출되고 서로 인접하는 활성 핀들, 상기 활성 핀들은 제 1 방향으로 연장하고, 상기 활성 핀들을 상기 제 1 방향에 교차하는 제 2 방향으로 가로지르는 게이트 패턴, 상기 게이트 패턴의 제 1 측의 상기 활성 핀들 상의 제 1 소오스/드레인 패턴 및 상기 제 1 소오스/드레인 패턴 상의 제 1 콘택 패턴을 포함하되, 상기 제 1 콘택 패턴은, 제 1 금속 패턴 및 상기 제 1 금속 패턴의 제 1 측벽 및 제 2 측벽을 덮는 제 1 베리어 패턴을 포함하되, 상기 제 1 베리어 패턴은 상기 제 1 금속 패턴의 상기 제 1 측벽을 덮는 제 1 부분과 상기 제 1 금속 패턴의 상기 제 2 측벽을 덮는 제 2 부분을 포함하고, 상기 제 1 부분은 단일막이고, 상기 제 2 부분은 다층막을 포함할 수 있다.
본 발명의 실시예에 따르면, 제 1 소오스/드레인 패턴 및 제 2 소오스/드레인 패턴 상에 베리어 패턴들로 형성하기 위해 수행된 층간 절연막의 리프트 오프(Lift Off) 공정 및 베리어 금속막에 대한 스트립 공정을 생략할 수 있다. 이에 따라, 리프트 오프 공정 및 스트립 공정으로 인해 베리어 패턴과 반도체 물질을 포함하는 계면 패턴 사이의 저항을 증가시키는 불필요한 막이 형성되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 2c는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 4a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 4c는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 6a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 6c는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 4의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 8a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 7의 Ⅳ-Ⅳ'선 방향으로 자른 단면도이다.
도 8b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 7의 Ⅴ-Ⅴ' 방향으로 자른 단면도이다.
도 9a 내지 도 15a, 도 16, 도 17a 및 도 18a는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 9b 내지 도 15b, 도 17b 및 도 18b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 9c 내지 도 15c, 도 17c 및 도 18c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 19a 및 도 19b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도들이다. 도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 2a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 2b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 2c는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다. 도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 소자 분리막(101)이 기판(100) 내에 배치될 수 있다. 소자 분리막(101)은 기판(100)의 활성 영역들(100a, 100b)을 정의할 수 있다. 활성 영역들(100a, 100b)은 제 1 활성 영역(100a) 및 제 2 활성 영역(100b)을 포함할 수 있다. 제 1 및 제 2 활성 영역들(100a, 100b)은 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 이격 배치될 수 있다. 일 예로, 제 1 활성 영역(100a)은 NMOS 영역일 수 있고, 제 2 활성 영역(100b)은 PMOS 영역일 수 있다. 다른 예로, 제 1 활성 영역(100a) 및 제 2 활성 영역(100b)은 NMOS 영역일 수 있다. 다른 예로, 제 1 활성 영역(100a) 및 제 2 활성 영역(100b)은 PMOS 영역일 수 있다. 소자 분리막(101)은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다. 활성 핀들(AF1, AF2)이 기판(100)의 상면으로부터 수직 방향(예를 들어, 제 3 방향(Z))으로 돌출될 수 있다. 활성 핀들(AF1, AF2)은 제 3 방향(Z)에 교차하는 제 1 방향(X)으로 연장할 수 있고, 제 2 방향(Y)으로 배열될 수 있다. 활성 핀들(AF1, AF2)은 제 1 활성 핀들(AF1) 및 제 2 활성 핀들(AF2)을 포함할 수 있다. 제 1 활성 핀들(AF1)은 기판(100)의 제 1 활성 영역(100a) 상에 배치될 수 있고, 제 2 활성 핀들(AF2)은 기판(100)의 제 2 활성 영역(100b) 상에 배치될 수 있다.
게이트 패턴들(GP)이 제 1 및 제 2 활성 핀들(AF1, AF2)을 제 2 방향(Y)으로 가로지를 수 있다. 게이트 패턴들(GP)은 제 1 방향(X)으로 일정 간격 이격되어 배치될 수 있다. 게이트 패턴들(GP)은 소자 분리막(101)에 의해 노출된 제 1 및 제 2 활성 핀들(AF1, AF2)의 상면들 및 측벽들을 덮을 수 있다. 게이트 패턴들(GP)은 금속 물질(예를 들어, 텅스텐, 구리, 알루미늄) 또는 금속 질화물(예를 들어, 티타늄 질화막, 탄탈륨 질화막)을 포함할 수 있다.
스페이서들(103)이 게이트 패턴들(GP) 각각의 측벽들 상에 배치될 수 있다. 스페이서들(103)은 게이트 패턴들(GP)의 측벽들을 덮을 수 있다. 스페이서들(103)은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다. 게이트 절연막(105)이 게이트 패턴들(GP) 각각과 제 1 및 제 2 활성 핀들(AF1, AF2) 사이에 배치될 수 있다. 게이트 절연막(105)은 게이트 패턴(GP)과 제 1 및 제 2 활성 핀들(AF1, AF2) 각각 사이에서 소자 분리막(101)의 상면과 게이트 패턴(GP) 사이로 연장할 수 있다. 게이트 절연막(105)은 게이트 패턴(GP)과 스페이서들(103) 사이로 개재될 수 있다. 게이트 절연막(105)은 예를 들어, 실리콘 산화막 또는 열 산화막을 포함할 수 있다.
캡핑 패턴(107)이 게이트 패턴들(GP) 각각 상에 배치될 수 있다. 예를 들어, 캡핑 패턴(107)은 게이트 패턴(GP)의 상면, 게이트 절연막(105)의 상면, 및 스페이서들(103)의 상면들 상에 배치될 수 있다. 캡핑 패턴(107)의 하면은 기판(100)의 상면으로 볼록한 면일 수 있고, 캡핑 패턴(107)의 상면은 기판(100)의 상면과 평행할 수 있다. 캡핑 패턴(107)은 절연 물질(예를 들어, 실리콘 질화막, 실리콘 산화질화막)을 포함할 수 있다.
제 1 소오스/드레인 패턴들(SDP1)이 게이트 패턴들(GP) 사이의 제 1 활성 핀들(AF1) 상에 배치될 수 있다. 게이트 패턴들(GP) 사이의 제 1 활성 핀들(AF1)의 상면들은 게이트 패턴들(GP) 아래에 배치된 제 1 활성 핀들(AF1)의 상면들보다 낮은 레벨에 위치할 수 있다. 제 1 소오스/드레인 패턴들(SDP1)의 상면들은 게이트 패턴(GP) 아래에 배치된 제 1 활성 핀들(AF1)의 상면들보다 높은 레벨에 위치할 수 있다. 이와 달리, 도 3에 도시된 것과 같이, 제 1 소오스/드레인 패턴들(SDP1)의 상면들은 게이트 패턴(GP) 아래에 배치된 제 1 활성 핀들(AF1)의 상면들과 공면을 이룰 수 있다. 제 1 소오스/드레인 패턴(SDP1)은 제 2 방향(Y)으로 인접하는 제 1 활성 핀들(AF1) 상에 배치된 복수 개의 에피택시얼 패턴들이 서로 합쳐져(merged) 하나의 패턴으로 구성된 것일 수 있다. 제 1 소오스/드레인 패턴들(SDP1)은 예를 들어, 오각형의 복수 개의 패턴들이 서로 합쳐진 형태일 수 있다. 제 1 소오스/드레인 패턴들(SDP1)의 상면들은 지그재그 형태를 가질 수 있다. 제 1 소오스/드레인 패턴들(SDP1)에는 N형 도전형 또는 P형 도전형의 불순물이 도핑될 수 있다.
제 2 소오스/드레인 패턴들(SDP2)이 게이트 패턴들(GP) 사이의 제 2 활성 핀들(AF2) 상에 배치될 수 있다. 게이트 패턴들(GP) 사이의 제 2 활성 핀들(AF2)의 상면들은 게이트 패턴들(GP) 아래에 배치된 제 2 활성 핀들(AF2)의 상면들보다 낮은 레벨에 위치할 수 있다. 제 2 소오스/드레인 패턴들(SDP2)은 제 2 방향(Y)으로 인접하는 제 2 활성 핀들(AF2) 상에 배치된 복수 개의 에피택시얼 패턴들이 서로 합쳐져(merged) 하나의 패턴으로 구성된 것일 수 있다. 제 2 소오스/드레인 패턴들(SDP2)은 예를 들어, 오각형의 복수 개의 에피택시얼 패턴들이 서로 합쳐진 형태일 수 있다. 제 2 소오스/드레인 패턴들(SDP2)의 상면들은 지그재그 형태를 가질 수 있다. 제 2 소오스/드레인 패턴들(SDP2)은 N형 도전형 또는 P형 도전형의 불순물이 도핑될 수 있다.
제 1 층간 절연막(ILD1)이 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2) 상에 배치될 수 있다. 제 1 층간 절연막(ILD1)은 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)의 상면들 및 스페이서들(103)의 측벽들을 덮을 수 있다. 제 1 층간 절연막(ILD1)의 상면들은 캡핑 패턴들(107)의 상면들과 공면을 가질 수 있다. 제 1 층간 절연막(ILD1)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다. 제 2 층간 절연막(ILD2)이 제 1 층간 절연막(ILD1) 상에 배치될 수 있다. 제 2 층간 절연막(ILD2)은 제 1 층간 절연막(ILD1)의 상면 및 캡핑 패턴들(107)의 상면들을 덮을 수 있다. 제 2 층간 절연막(ILD2)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
제 1 콘택 패턴(CP1)이 기판(100)의 제 1 활성 영역(100a) 상에 배치될 수 있다. 제 1 콘택 패턴(CP1)은 제 1 방향(X)으로 인접하는 게이트 패턴들(GP) 사이의 제 1 소오스/드레인 패턴(SDP1) 상에 배치될 수 있다. 제 1 콘택 패턴(CP1)은 제 1 소오스/드레인 패턴(SDP1)의 상면과 접촉할 수 있다. 제 1 콘택 패턴(CP1)은 제 1 활성 핀들(AF1)을 제 2 방향(Y)으로 가로지를 수 있다. 제 2 콘택 패턴(CP2)이 기판(100)의 제 2 활성 영역(100b) 상에 배치될 수 있다. 제 2 콘택 패턴(CP2)은 제 1 방향(X)으로 인접하는 게이트 패턴들(GP) 사이의 제 2 소오스/드레인 패턴(SDP2) 상에 배치될 수 있다. 제 2 콘택 패턴(CP2)은 제 2 소오스/드레인 패턴(SDP2)의 상면과 접촉할 수 있다. 제 2 콘택 패턴(CP2)은 제 2 활성 핀들(AF2)을 제 2 방향(Y)으로 가로지를 수 있다. 제 1 콘택 패턴(CP1) 및 제 2 콘택 패턴(CP2)은 제 2 방향(Y)으로 이격 배치될 수 있다.
분리 절연 패턴(SP)이 제 1 콘택 패턴(CP1)과 제 2 콘택 패턴(CP2) 사이에 배치될 수 있다. 분리 절연 패턴(SP)은 제 2 층간 절연막(ILD2), 제 1 콘택 패턴(CP1)과 제 2 콘택 패턴(CP2) 사이, 및 제 1 층간 절연막(ILD1)을 관통할 수 있고, 소자 분리막(101)의 상부 내에 배치될 수 있다. 분리 절연 패턴(SP)은 제 1 콘택 패턴(CP1)과 제 2 콘택 패턴(CP2) 사이를 물리적으로 분리시킬 수 있다. 분리 절연 패턴(SP)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
제 1 및 제 2 콘택 패턴들(CP1, CP2) 각각은 제 1 베리어 패턴(120), 제 2 베리어 패턴(122), 금속 패턴(124), 및 계면 패턴(126)을 포함할 수 있다. 금속 패턴(124)은 제 2 층간 절연막들(ILD2)을 관통할 수 있고, 제 1 층간 절연막(ILD1) 내에 배치될 수 있다. 금속 패턴(124)은 분리 절연 패턴(SP)과 이격될 수 있다. 금속 패턴(124)은 텅스텐(W), 코발트(Co) 및 루테늄(Ru) 중 적어도 하나를 포함할 수 있다. 제 1 및 제 2 콘택 패턴들(CP1, CP2) 각각의 금속 패턴(124)은 제 1 측벽(SW1), 제 2 측벽(SW2), 제 3 측벽(SW3), 및 제 4 측벽(SW4)을 가질 수 있다. 제 1 측벽(SW1) 및 제 2 측벽(SW2)은 제 1 방향(X)으로 이격 배치되고, 제 2 방향(Y)으로 평행할 수 있다. 제 3 측벽(SW3) 및 제 4 측벽(SW4)은 제 2 방향(Y)으로 이격 배치되고, 제 1 방향(X)으로 평행할 수 있다. 금속 패턴(124)의 제 4 측벽(SW4)은 분리 절연 패턴(SP)에 인접할 수 있다.
제 2 베리어 패턴(122)이 금속 패턴(124)의 측벽들 상에 배치될 수 있다. 제 1 콘택 패턴(CP1)의 제 2 베리어 패턴(122)은 금속 패턴(124)과 제 1 소오스/드레인 패턴(SDP1) 사이에 개재될 수 있고, 제 2 콘택 패턴(CP2)의 제 2 베리어 패턴(122)은 금속 패턴(124)과 제 2 소오스/드레인 패턴(SDP2) 사이에 개재될 수 있다. 제 2 베리어 패턴(122)은 금속 패턴(124)의 측벽들을 완전히 감쌀 수 있다. 예를 들어, 평면적 관점에서, 제 2 베리어 패턴(122)은 금속 패턴(124)의 제 1 내지 제 4 측벽들(SW1, SW2, SW3, SW4)을 감쌀 수 있다. 제 2 베리어 패턴(122)은 분리 절연 패턴(SP)의 일측벽과 접촉할 수 있다. 예를 들어, 제 2 베리어 패턴(122)은 분리 절연 패턴(SP)의 일측벽과 금속 패턴(124)의 제 4 측벽(SW4) 사이에 배치될 수 있다. 제 2 베리어 패턴(122)의 상면은 금속 패턴(124)의 상면 및 분리 절연 패턴(SP)의 상면과 공면을 이룰 수 있다. 평면적 관점에서, 제 2 베리어 패턴(122)은 사각형의 링 형상을 가질 수 있다. 제 2 베리어 패턴(122)은 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
제 1 베리어 패턴(120)은 제 2 베리어 패턴(122)의 측벽들 상에 배치될 수 있다. 제 1 콘택 패턴(CP1)의 제 1 베리어 패턴(120)은 제 2 베리어 패턴(122)과 제 1 소오스/드레인 패턴(SDP1) 사이에 개재될 수 있고, 제 2 콘택 패턴(CP2)의 제 1 베리어 패턴(120)은 제 2 베리어 패턴(122)과 제 2 소오스/드레인 패턴(SDP2) 사이에 개재될 수 있다. 평면적 관점에서, 제 1 베리어 패턴(120)은 적어도 하나 이상의 제 2 베리어 패턴(122)의 측벽들을 덮되, 적어도 하나의 제 2 베리어 패턴(122)의 측벽을 노출시킬 수 있다. 예를 들어, 제 1 베리어 패턴(120)은 금속 패턴(124)의 제 1 내지 제 3 측벽들(SW1, SW2, SW3)을 덮는 제 2 베리어 패턴(122)의 일부분들의 측벽들을 덮을 수 있다. 제 1 베리어 패턴(120)은 금속 패턴(124)의 제 4 측벽(SW4)을 덮는 제 1 베리어 패턴(122)의 일부분의 측벽을 노출시킬 수 있다.
일 예에 있어서, 제 2 방향(Y)으로 인접하는 제 1 콘택 패턴(CP1)의 제 1 베리어 패턴(120)과 제 2 콘택 패턴(CP2)의 제 1 베리어 패턴(120) 사이의 제 2 거리(W2)는 제 2 방향(Y)으로 인접하는 제 1 콘택 패턴(CP1)의 제 2 베리어 패턴(122)과 제 2 콘택 패턴(CP2)의 제 2 베리어 패턴(122) 사이의 제 1 거리(W1)와 실질적으로 동일할 수 있다(W1=W2). 제 2 거리(W2)는 제 2 방향(Y)으로 인접하는 제 1 콘택 패턴(CP1)의 제 1 베리어 패턴(120)과 제 2 콘택 패턴(CP2)의 제 1 베리어 패턴(120) 사이의 분리 절연 패턴(SP)의 두께에 해당할 수 있다. 제 1 거리(W1)는 제 2 방향(Y)으로 인접하는 제 1 콘택 패턴(CP1)의 제 2 베리어 패턴(122)과 제 2 콘택 패턴(CP2)의 제 2 베리어 패턴(122) 사이의 분리 절연 패턴(SP)의 두께에 해당할 수 있다. 분리 절연 패턴(SP)과 접촉하는 제 1 베리어 패턴(120)의 측벽(S1)은 분리 절연 패턴(SP)과 접촉하는 제 2 베리어 패턴(122)의 측벽(S2)과 정렬될 수 있다.
평면적 관점에서, 제 1 베리어 패턴(120)은 제 1 부분들(P1) 및 제 2 부분(P2)을 포함할 수 있다. 제 1 부분들(P1)은 제 2 방향(Y)으로 평행할 수 있고, 제 1 방향(X)으로 서로 이격 배치될 수 있다. 제 2 부분(P2)은 제 1 부분들(P1)의 제 1 단부들과 접촉할 수 있고, 제 1 단부들 사이를 연결할 수 있다. 제 1 베리어 패턴(120)의 제 1 단부들은 분리 절연 패턴(SP)과 이격 배치될 수 있고, 제 1 베리어 패턴(120)의 제 1 단부들과 대향하는 제 2 단부들은 분리 절연 패턴(SP)과 인접하게 배치될 수 있고, 분리 절연 패턴(SP)과 접촉할 수 있다. 평면적 관점에서, 제 1 베리어 패턴(120)은 U자 형상을 가질 수 있다. 제 1 베리어 패턴(120)은 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
일 예에 있어서, 제 1 및 제 2 콘택 패턴들(CP1, CP2) 각각의 금속 패턴(124)의 제 1 내지 제 3 측벽들(SW1, SW2, SW3) 상에 배치된 베리어 패턴의 일부분들은 다층막을 포함할 수 있다. 베리어 패턴은 제 1 부분(PA1), 제 2 부분(PA2), 제 3 부분(PA3), 및 제 4 부분(PA4)을 포함할 수 있다. 제 1 부분(PA1)은 금속 패턴(124)의 제 1 측벽(SW1) 상에 배치된 베리어 패턴의 일부분일 수 있다. 제 2 부분(PA2)은 금속 패턴(124)의 제 2 측벽(SW2) 상에 배치된 베리어 패턴의 일부분일 수 있다. 제 3 부분(PA3)은 금속 패턴(124)의 제 3 측벽(SW3) 상에 배치된 베리어 패턴의 일부분일 수 있다. 제 4 부분(PA4)은 금속 패턴(124)의 제 4 측벽(SW4) 상에 배치된 베리어 패턴의 일부분일 수 있다. 예를 들어, 베리어 패턴의 제 1 부분(PA1), 제 2 부분(PA2), 및 제 3 부분(PA3)은 제 1 베리어 패턴(120) 및 제 2 베리어 패턴(122)을 포함할 수 있다. 즉, 제 1 내지 제 3 부분들(PA1, PA2, PA3)은 다층막을 포함할 수 있다. 베리어 패턴의 제 4 부분(PA4)은 단층막일 수 있다. 예를 들어, 베리어 패턴의 제 4 부분(PA4)은 제 2 베리어 패턴(122)일 수 있다. 베리어 패턴의 제 1 내지 제 3 부분들(PA1, PA2, PA3)의 두께들은 베리어 패턴의 제 4 부분(PA4)의 두께보다 두꺼울 수 있다.
계면 패턴들(126)이 제 1 소오스/드레인 패턴(SDP1)과 제 1 베리어 패턴(120) 사이 및 제 2 소오스/드레인 패턴(SDP2)과 제 1 베리어 패턴(120) 사이에 배치될 수 있다. 계면 패턴들(126)은 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)의 상면들을 덮을 수 있다. 계면 패턴들(126)은 반도체 물질 및 금속 물질을 포함할 수 잇다. 계면 패턴들(126)은 예를 들어, TiSi2을 포함할 수 있다.
제 3 콘택 패턴(CP3)이 인접하는 게이트 패턴들(GP) 사이의 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2) 상에 배치될 수 있다. 제 3 콘택 패턴(CP3)은 기판(100)의 제 1 활성 영역(100a) 및 제 2 활성 영역(100b) 상에 배치될 수 있고, 제 1 활성 핀들(AF1)과 제 2 활성 핀들(AF2)을 제 2 방향(Y)으로 가로지를 수 있다. 제 3 콘택 패턴(CP3)은 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)과 접촉할 수 있다. 제 3 콘택 패턴(CP3)은 제 1 및 제 2 콘택 패턴들(CP1, CP2)과 제 1 방향(X)으로 이격 배치될 수 있다. 제 3 콘택 패턴(CP3)은 제 1 베리어 패턴(130), 제 2 베리어 패턴(132), 금속 패턴(134), 및 계면 패턴(136)을 포함할 수 있다. 금속 패턴(134)은 제 2 층간 절연막(ILD2)을 관통하며 제 1 층간 절연막(ILD1) 내에 배치될 수 있다. 금속 패턴(134)은 텅스텐(W), 코발트(Co) 및 루테늄(Ru) 중 적어도 하나를 포함할 수 있다. 금속 패턴(134)은 제 5 측벽(SW5), 제 6 측벽(SW6), 제 7 측벽(SW7), 및 제 8 측벽(SW8)을 가질 수 있다. 제 5 측벽(SW5) 및 제 6 측벽(SW6)은 제 1 방향(X)으로 이격 배치되고, 제 2 방향(Y)으로 평행할 수 있다. 제 5 측벽(SW5) 및 제 6 측벽(SW6)은 금속 패턴(124)의 제 1 및 제 2 측벽들(SW1, SW2)과 평행할 수 있다. 제 7 측벽(SW7) 및 제 8 측벽(SW8)은 제 2 방향(Y)으로 이격 배치되고, 제 1 방향(X)으로 평행할 수 있다. 제 7 측벽(SW7) 및 제 8 측벽(SW8)은 금속 패턴(124)의 제 3 및 제 4 측벽들(SW3, SW4)과 평행할 수 있다. 금속 패턴(134)의 제 8 측벽(SW8)은 분리 절연 패턴(SP)에 인접할 수 있다.
제 2 베리어 패턴(132)은 제 1 금속 패턴(134)의 측벽들을 덮을 수 있고, 금속 패턴(134)과 제 1 소오스/드레인 패턴(SDP1) 사이 및 금속 패턴(134)과 제 2 소오스/드레인 패턴(SDP2) 사이에 개재될 수 있다. 제 2 베리어 패턴(132)은 금속 패턴(134)의 측벽들을 감쌀 수 있다. 예를 들어, 제 2 베리어 패턴(132)은 금속 패턴(134)의 제 5 내지 제 8 측벽들(SW5, SW6, SW7, SW8)을 완전히 감쌀 수 있다. 평면적 관점에서, 제 2 베리어 패턴(132)은 사각형의 링 형상을 가질 수 있다. 제 2 베리어 패턴(132)은 예를 들어, 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 제 1 베리어 패턴(130)은 제 2 베리어 패턴(132)의 측벽들을 덮을 수 있고, 제 2 베리어 패턴(132)과 제 1 소오스/드레인 패턴(SDP1) 사이 및 제 2 베리어 패턴(132)과 제 2 소오스/드레인 패턴(SDP2) 사이에 개재될 수 있다. 제 1 베리어 패턴(130)은 제 2 베리어 패턴(132)의 측벽들을 완전히 감쌀 수 있다. 평면적 관점에서, 제 1 베리어 패턴(130)은 사각형의 링 형상을 가질 수 있다. 제 1 베리어 패턴(130)은 예를 들어 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 제 3 콘택 패턴(CP3)의 계면 패턴(136)이 제 1 베리어 패턴(130)과 제 1 소오스/드레인 패턴(SDP1) 사이 및 제 1 베리어 패턴(130)과 제 2 소오스/드레인 패턴(SDP2) 사이에 배치될 수 있다. 계면 패턴(136)은 반도체 물질 및 금속 물질을 포함할 수 있다. 예를 들어, 계면 패턴(136)은 예를 들어, TiSi2을 포함할 수 있다.
일 예에 있어서, 제 3 콘택 패턴(CP3)의 금속 패턴(134)의 제 5 내지 제 7 측벽들(SW5, SW6, SW7) 상에 배치된 베리어 패턴은 다층막을 포함할 수 있다. 베리어 패턴은 제 5 부분(PA5), 제 6 부분(PA6), 제 7 부분(PA7), 및 제 8 부분(PA8)을 포함할 수 있다. 제 5 부분(PA5)은 금속 패턴(134)의 제 5 측벽(SW5) 상에 배치된 베리어 패턴의 일부분일 수 있다. 제 6 부분(PA6)은 금속 패턴(134)의 제 6 측벽(SW6) 상에 배치된 베리어 패턴의 일부분일 수 있다. 제 7 부분(PA7)은 금속 패턴(134)의 제 7 측벽(SW7) 상에 배치된 베리어 패턴의 일부분일 수 있다. 제 8 부분(PA8)은 금속 패턴(134)의 제 8 측벽(SW8) 상에 배치된 베리어 패턴의 일부분일 수 있다. 예를 들어, 베리어 패턴의 제 5 부분(PA5), 제 6 부분(PA6), 제 7 부분(PA7), 및 제 8 부분(PA8)은 제 1 베리어 패턴(130) 및 제 2 베리어 패턴(132)을 포함할 수 있다. 즉, 제 5 내지 제 8 부분들(PA5, PA6, PA7, PA8)은 다층막을 포함할 수 있다. 제 5 내지 제 8 부분들(PA5, PA6, PA7, PA8)의 두께들은 서로 동일할 수 있다.
도 4a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 4b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 4c는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 4a, 도 4b, 및 도 4c를 참조하면, 일 예에 있어서, 제 2 방향(Y)으로 인접하는 제 1 콘택 패턴(CP1)의 제 1 베리어 패턴(120)과 제 2 콘택 패턴(CP2)의 제 1 베리어 패턴(120) 사이의 제 2 거리(W2)는 제 2 방향(Y)으로 인접하는 제 1 콘택 패턴(CP1)의 제 2 베리어 패턴(122)과 제 2 콘택 패턴(CP2)의 제 2 베리어 패턴(122) 사이의 제 1 거리(W1)와 다를 수 있다. 예를 들어, 제 2 거리(W2)는 제 1 거리(W1) 보다 작을 수 있다(W2<W1). 분리 절연 패턴(SP)과 접촉하는 제 1 베리어 패턴(120)의 측벽(S1)은 분리 절연 패턴(SP)과 접촉하는 제 2 베리어 패턴(122)의 측벽(S2)과 오정렬(misaligned)될 수 있다. 제 1 베리어 패턴(120)의 상면 일부분은 제 2 베리어 패턴(122)에 의해 노출될 수 있고, 분리 절연 패턴(SP)에 의해 덮일 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 6a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 6b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 6c는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 4의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 5, 도 6a, 도 6b, 및 도 6c를 참조하면, 기판(100)의 제 1 활성 영역(100a) 상의 제 1 활성 핀(AF1) 및 기판(100)의 제 2 활성 영역(100b) 상의 제 2 활성 핀(AF2)이 배치될 수 있다. 제 1 활성 핀(AF1) 및 제 2 활성 핀(AF2)은 기판(100)의 상면으로부터 제 3 방향(Z)으로 돌출될 수 있다. 제 1 활성 패턴들(AP1)이 제 1 활성 핀(AF1) 상에서 제 3 방향(Z)으로 서로 이격 배치될 수 있고, 제 2 활성 패턴들(AP2)이 제 2 활성 핀(AF2) 상에서 제 3 방향(Z)으로 서로 이격 배치될 수 있다. 게이트 패턴(GP)은 제 2 방향(Y)으로 연장하며 제 1 활성 핀(AF1) 및 제 2 활성 핀(AF2)을 가로지를 수 있다. 게이트 패턴(GP)은 제 1 활성 핀(AF1)과 최하층의 제 1 활성 패턴(AP1) 사이, 제 3 방향(Z)으로 인접하는 제 1 활성 패턴들(AP1) 사이, 제 2 활성 핀(AF2)과 최하층의 제 2 활성 패턴(AP2) 사이, 및 제 3 방향(Z)으로 인접하는 제 2 활성 패턴들(AP2) 사이의 공간들을 채울 수 있다. 게이트 패턴(GP)은 최상층의 제 1 활성 패턴(AP1)과 최상층의 제 2 활성 패턴(AP2) 상에 배치될 수 있다. 게이트 패턴(GP)은 제 1 활성 패턴들(AP1) 및 제 2 활성 패턴들(AP2)을 둘러쌀 수 있다. 게이트 절연 패턴들(105a)이 게이트 패턴(GP)과 제 1 활성 핀(AF1) 사이, 게이트 패턴(GP)과 제 2 활성 핀(AF2) 사이, 제 1 활성 패턴들(AP1)과 게이트 패턴(GP) 사이, 및 제 2 활성 패턴들(AP2)과 게이트 패턴(GP) 사이에 개재될 수 있다. 게이트 절연 패턴들(105a)은 소자 분리막(101)과 게이트 패턴(GP) 사이로 연장할 수 있다.
스페이서 패턴들(260)이 제 1 활성 핀(AF1)과 최하층 제 1 활성 패턴(AP1) 사이, 제 3 방향(Z)으로 인접하는 제 1 활성 패턴들(AP1) 사이, 제 2 활성 핀(AF2)과 최하층 제 2 활성 패턴(AP2) 사이, 및 제 3 방향(Z)으로 인접하는 제 2 활성 패턴들(AP2) 사이에 배치된 게이트 패턴(GP)의 일부분들의 측벽들과 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)의 측벽들 사이에 배치될 수 있다. 스페이서 패턴들(260)은 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)의 측벽들과 접촉할 수 있다. 스페이서 패턴들(260)은 절연 물질(예를 들어, 실리콘 질화막, 실리콘 산화질화막)을 포함할 수 있다. 게이트 절연 패턴들(105a)은 제 1 활성 핀(AF1)과 최하층 제 1 활성 패턴(AP1) 사이, 제 3 방향(Z)으로 인접하는 제 1 활성 패턴들(AP1) 사이, 제 2 활성 핀(AF2)과 최하층 제 2 활성 패턴(AP2) 사이, 및 제 3 방향(Z)으로 인접하는 제 2 활성 패턴들(AP2) 사이에 배치된 게이트 패턴(GP)의 일부분들의 측벽들과 스페이서 패턴들(260)의 측벽들 사이로 연장할 수 있다.
스페이서들(103)은 최상층 제 1 활성 패턴(AP1) 및 제 2 활성 패턴(AP2) 각각 상에서 게이트 패턴(GP)의 측벽들을 덮을 수 있다. 스페이서들(103)은 게이트 패턴(GP)과 제 1 층간 절연막(ILD1) 사이에 배치될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 8a는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 7의 Ⅳ-Ⅳ'선 방향으로 자른 단면도이다. 도 8b는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 7의 Ⅴ-Ⅴ'선 방향으로 자른 단면도이다.
도 7, 도 8a, 및 도 8b를 참조하면, 기판(100)은 소자 분리막(101)에 의해 정의된 제 1 활성 영역(100a) 및 제 2 활성 영역(100b)을 포함할 수 있다. 제 1 활성 영역(100a) 및 제 2 활성 영역(100b)은 제 2 방향(Y)으로 이격 배치될 수 있다. 제 1 활성 영역(100a) 및 제 2 활성 영역(100b) 상에 게이트 패턴(GP)이 배치될 수 있다. 게이트 패턴(GP)은 제 2 방향(Y)으로 연장하며 제 1 및 제 2 활성 영역들(100a, 100b)을 가로지를 수 있다. 게이트 절연막(105)이 게이트 패턴(GP)과 제 1 및 제 2 활성 영역들(100a, 100b) 사이에 배치될 수 있다. 캡핑 패턴(107)이 게이트 패턴(GP)의 상면 상에 배치될 수 있다. 스페이서들(103)이 게이트 패턴(GP)의 측벽들, 게이트 절연막(105)의 측벽들, 및 캡핑 패턴(107)의 측벽들을 덮을 수 있다.
제 1 소오스/드레인부(SDP1)가 게이트 패턴(GP)에 의해 노출된 제 1 활성 영역(100a) 내에 또는 상에 배치될 수 있다. 제 1 소오스/드레인부(SDP1)은 기판(100)을 씨드로 사용하여 형성된 에피택시얼 패턴일 수 있다. 제 1 소오스/드레인부(SDP1)은 기판(100)의 불순물을 도핑하여 형성된 불순물 영역일 수 있다. 제 2 소오스/드레인부(SDP2)가 게이트 패턴(GP)에 의해 노출된 제 2 활성 영역(100b) 내에 또는 상에 배치될 수 있다. 제 2 소오스/드레이부(SDP2)는 기판(100)을 씨드로 사용하여 형성된 에피택시얼 패턴일 수 있다. 제 2 소오스/드레인부(SDP2)은 기판(100)의 불순물을 도핑하여 형성된 불순물 영역일 수 있다.
제 1 층간 절연막(ILD1)이 기판(100) 상에 배치될 수 있다. 제 1 층간 절연막(ILD1)은 제 1 및 제 2 소오스/드레이부들(SDP1, SDP2)의 상면들, 소자 분리막(101)의 상면, 및 스페이서들(103)의 측벽들을 덮을 수 있다. 제 1 층간 절연막(ILD1)의 상면은 캡핑 패턴(107)의 상면과 공면을 이룰 수 있다. 제 2 층간 절연막(ILD2)이 캡핑 패턴(107)의 상면 및 제 1 층간 절연막(ILD1)의 상면을 덮을 수 있다.
제 1 콘택 패턴(CP1)이 제 1 및 제 2 층간 절연막들(ILD1, ILD2)을 관통하며 제 1 소오스/드레인부(SDP1)의 상면과 접촉할 수 있다. 제 2 콘택 패턴(CP2)이 제 1 및 제 2 층간 절연막들(ILD1, ILD2)을 관통하며 제 2 소오스/드레인부(SDP2)의 상면과 접촉할 수 있다. 제 1 콘택 패턴(CP1) 및 제 2 콘택 패턴(CP2)은 제 2 방향(Y)으로 서로 이격 배치될 수 잇다. 제 1 및 제 2 콘택 패턴들(CP1, CP2) 각각은 제 1 베리어 패턴(120), 제 2 베리어 패턴(122), 금속 패턴(124), 및 계면 패턴(126)을 포함할 수 있다. 분리 절연 패턴(SP)이 제 1 콘택 패턴(CP1)과 제 2 콘택 패턴 사이에 배치될 수 있다. 제 1 콘택 패턴(CP1), 제 2 콘택 패턴(CP2), 및 분리 절연 패턴(SP)에 대한 설명은 도 1, 도 2a, 도 2b, 및 도 2c를 참조하여 설명한 내용과 동일하므로 생략하도록 한다.
도 9a 내지 도 15a, 도 16, 도 17a 및 도 18a는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 9b 내지 도 15b, 도 17b 및 도 18b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다. 도 9c 내지 도 15c, 도 17c 및 도 18c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅲ-Ⅲ'선 방향으로 자른 단면도들이다.
도 9a, 도 9b, 및 도 9c를 참조하면, 소자 분리막(101)이 기판(100) 내에 형성될 수 있다. 소자 분리막(101)은 기판(100)의 상부를 식각하여 트렌치를 형성하고, 트렌치 내에 절연 물질(예를 들어, 실리콘 산화물)을 채워 형성할 수 있다. 소자 분리막(101)은 기판(100)의 제 1 활성 영역(100a) 및 제 2 활성 영역(100b)을 정의할 수 있다. 제 1 활성 영역(100a) 및 제 2 활성 영역(100b)은 제 2 방향(Y)으로 이격 배치될 수 있다. 제 1 활성 핀들(AF1)이 제 1 활성 영역(100a) 상에 형성될 수 있고, 제 2 활성 핀들(AF2)이 제 2 활성 영역(100b) 상에 형성될 수 있다. 제 1 활성 핀들(AF1) 및 제 2 활성 핀들(AF2)은 기판(100)의 상면으로부터 제 3 방향(Z)으로 돌출될 수 있다. 제 1 및 제 2 활성 핀들(AF1, AF2)의 상부들의 측벽들 및 상면들은 소자 분리막(101)에 의해 노출될 수 있다.
희생 절연막(SL)이 소자 분리막(101)에 의해 노출된 제 1 및 제 2 활성 핀들(AF1, AF2)의 상면들 및 측벽들을 덮을 수 있다. 희생 절연막(SL1)은 제 1 및 제 2 활성 핀들(AF1, AF2)의 상면들 및 측벽들을 컨포말하게 덮을 수 있다. 희생 절연막(SL)은 산화막 또는 질화막을 포함할 수 있다.
희생 게이트막(CG)이 희생 절연막(SL) 상에 형성될 수 있다. 희생 게이트막(CG)은 희생 절연막(SL)의 상면을 덮을 수 있다. 희생 게이트막(CG)은 인접하는 제 1 활성 핀들(AF1) 및 제 2 활성 핀들(AF2) 사이를 채울 수 있다. 희생 게이트막(CG)은 희생 절연막(SL)에 대한 식각 선택성을 갖는 적어도 하나의 막을 포함할 수 있다. 희생 게이트막(CG)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
제 1 마스크 패턴들(210)이 희생 게이트막(CG) 상에 형성될 수 있다. 제 1 마스크 패턴들(210)은 희생 게이트막(CG) 상에서 제 1 방향(X)으로 이격 배치될 수 있고, 제 2 방향(Y)으로 연장할 수 있다. 제 1 마스크 패턴들(210)은 도 1를 참조하여 설명한 게이트 패턴들(GP)이 배치되는 부분들일 수 있다. 제 1 마스크 패턴들(210)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하면, 제 1 마스크 패턴들(210)을 식각 마스크로 사용하여 희생 게이트막(CG) 및 희생 절연막(SL)을 차례로 패터닝할 수 있다. 이에 따라, 희생 절연 패턴들(SLa), 희생 게이트 패턴들(CGa), 및 제 1 마스크 패턴들(210)이 기판(100) 상에 차례로 형성할 수 있다. 패터닝 공정은 습식 식각 공정 또는 건식 식각 공정이 수행될 수 있다. 희생 절연 패턴들(Sla), 희생 게이트 패턴들(CGa) 및 제 1 마스크 패턴들(210)은 기판(100) 상에서 제 1 방향(X)으로 배열될 수 있고, 제 2 방향(Y)으로 연장할 수 있다. 제 1 마스크 패턴들(210) 사이에 배치된 제 1 및 제 2 활성 핀들(AF1, AF2)의 일부분들 및 소자 분리막(101)의 상면들은 희생 절연 패턴들(SLa), 희생 게이트 패턴들(CGa), 및 제 1 마스크 패턴들(210)에 의해 노출될 수 있다.
스페이서들(103)이 희생 절연 패턴들(SLa), 희생 게이트 패턴들(CGa), 및 제 1 마스크 패턴들(210)의 측벽들 상에 형성될 수 있다. 스페이서들(103)은 제 1 마스크 패턴들(210)의 상면들, 희생 절연 패턴들(SLa)의 측벽들, 희생 게이트 패턴들(CGa)의 측벽들, 및 제 1 마스크 패턴들(210)의 측벽들을 컨포말하게 덮는 절연막(미도시)을 형성하고, 절연막에 식각 공정을 수행하여 형성될 수 있다. 스페이서들(103)은 제 1 마스크 패턴들(210)의 상면들을 노출시킬 수 있다. 스페이서들(103)은 절연 물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 희생 절연 패턴들(SLa), 희생 게이트 패턴들(CGa), 제 1 마스크 패턴들(210), 및 스페이서들(103)에 의해 노출된 제 1 및 제 2 활성 핀들(AF1, AF2)의 일부분들을 식각할 수 있다. 이에 따라, 제 1 마스크 패턴들(210) 사이에 배치된 제 1 및 제 2 활성 핀들(AF1, AF2)의 상면들은 희생 절연 패턴들(SLa) 아래에 배치된 제 1 및 제 2 활성 핀들(AF1, AF2)의 상면들로부터 리세스될 수 있다. 식각 공정은 건식 식각 공정이 수행될 수 있다.
도 12a, 도 12b, 및 도 12c를 참조하면, 제 1 마스크 패턴들(210)에 의해 노출된 제 1 활성 핀들(AF1) 상에 제 1 소오스/드레인 패턴(SDP1)이 형성될 수 있고, 제 1 마스크 패턴들(210)에 의해 노출된 제 2 활성 핀들(AF2) 상에 제 2 소오스/드레인 패턴(SDP2)이 형성될 수 있다. 제 1 소오스/드레인 패턴(SDP1)은 제 1 활성 영역(100a) 상에서 소자 분리막(101) 및 제 1 마스크 패턴들(210)에 의해 노출된 제 1 활성 핀들(AF1)의 일부분들을 씨드로 사용하여 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 즉, 제 1 소오스/드레인 패턴(SDP1)은 제 1 활성 핀들(AF1)의 일부분들로부터 성장된 에피택시얼 막일 수 있다. 제 1 소오스/드레인 패턴(SDP1)은 제 1 활성 영역(100a) 상에서 소자 분리막(101) 및 제 1 마스크 패턴들(210)에 의해 노출된 제 1 활성 핀들(AF1)의 일부분들 상에 형성된 에피택시얼 패턴들이 서로 합쳐져(merged) 하나의 패턴으로 구성될 수 있다. 에피택시얼 패턴들은 오각형 형상을 가질 수 있고, 제 1 소오스/드레인 패턴(SDP1)은 오각형 형상의 에피택시얼 패턴들이 제 2 방향(Y)으로 서로 합쳐진 형태일 수 있다. 일 예로, 제 1 소오스/드레인 패턴(SDP1)의 상면은 희생 절연 패턴들(SLa)의 아래에 배치된 제 1 활성 핀들(AF1)의 상면들보다 높은 레벨에 위치할 수 있다. 다른 예로, 도 3에 도시된 것과 같이, 제 1 소오스/드레인 패턴(SDP1)의 상면은 희생 절연 패턴들(SLa)의 아래에 배치된 제 1 활성 핀들(AF1)의 상면들보다 공면을 가질 수 있다. 제 1 소오스/드레인 패턴(SDP1)은 기판(100)의 제 1 활성 영역(100a) 상에서 제 1 마스크 패턴들(210) 사이에 배치된 기판(100)의 리세스 영역들을 채울 수 있다.
제 2 소오스/드레인 패턴(SDP2)은 기판(100)의 제 2 활성 영역(100b) 상에서 소자 분리막(101) 및 제 1 마스크 패턴들(210)에 의해 노출된 제 2 활성 핀들(AF2)의 일부분들을 씨드로 사용하여 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 즉, 제 2 소오스/드레인 패턴(SDP2)은 제 2 활성 핀들(AF2)의 일부분들로부터 성장된 에피택시얼 막일 수 있다. 제 2 소오스/드레인 패턴(SDP2)은 소자 분리막(101) 및 제 1 마스크 패턴들(210) 에 의해 노출된 제 2 활성 핀들(AF2)의 일부분들 상에 형성된 에피택시얼 패턴들이 서로 합쳐져(merged) 하나의 패턴으로 구성될 수 있다. 에피택시얼 패턴들은 오각형 형상을 가질 수 있고, 제 2 소오스/드레인 패턴(SDP2)은 오각형 형상의 에피택시얼 패턴들이 제 2 방향(Y)으로 서로 합쳐진 형태일 수 있다. 일 예로, 제 2 소오스/드레인 패턴(SDP2)의 상면은 희생 절연 패턴들(SLa)의 아래에 배치된 제 2 활성 핀들(AF2)의 상면들보다 높은 레벨에 위치할 수 있다. 다른 예로, 제 2 소오스/드레인 패턴(SDP2)의 상면은 희생 절연 패턴들(SLa)의 아래에 배치된 제 2 활성 핀들(AF2)의 상면들과 공면을 가질 수 있다. 제 2 소오스/드레인 패턴(SDP2)은 제 2 활성 영역(100b) 상에서 제 1 마스크 패턴들(210) 사이에 배치된 기판(100)의 리세스 영역들을 채울 수 있다. 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)은 동시에 형성될 수 있다.
제 1 층간 절연막(ILD1)이 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2) 상에 형성될 수 있다. 제 1 층간 절연막(ILD1)은 제 1 마스크 패턴들(210) 사이의 공간들을 채울 수 있고 제 1 마스크 패턴들(210)의 상면들을 덮도록 형성될 수 있다. 제 1 층간 절연막(ILD1)은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다.
희생 게이트 패턴들(CGa)의 상면들이 노출될까지 제 1 층간 절연막(ILD1) 및 제 1 마스크 패턴들(210)을 식각할 수 있다. 이에 따라, 희생 게이트 패턴들(CGa)의 상면들 및 스페이서들(103)의 상면들이 노출될 수 있다. 희생 게이트 패턴들(CGa)의 상면들은 스페이서들(103)의 상면들 및 제 1 층간 절연막(ILD1)의 상면과 공면을 가질 수 있다. 식각 공정은 화학적 기계적 연마 공정(Chemical Mechanical Polishing; CMP)일 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 제 1 층간 절연막(ILD1)에 의해 노출된 희생 절연 패턴들(SLa) 및 희생 게이트 패턴들(CGa)을 제거하여 게이트 리세스 영역들(GRR)을 형성할 수 있다. 게이트 리세스 영역들(GRR)에 의해 제 1 방향(X)으로 인접하는 제 1 소오스/드레인 패턴들(SDP1) 사이의 제 1 활성 핀들(AF1)의 일부분들 및 제 2 소오스/드레인 패턴들(SDP2) 사이의 제 2 활성 핀들(AF2)의 일부분들이 노출될 수 있다. 게이트 리세스 영역들(GRR)에 의해 스페이서들(103)의 내측벽들이 노출될 수 있다. 희생 절연 패턴들(SLa) 및 희생 게이트 패턴들(CGa)은 스페이서들(103) 및 기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 선택적으로 제거될 수 있다.
게이트 절연막(105)이 게이트 리세스 영역들(GRR)에 의해 노출된 제 1 활성 핀들(AF1)의 상면들과 측벽들, 제 2 활성 핀들(AF2)의 상면들과 측벽들, 및 스페이서들(103)의 내측벽들을 컨포말하게 덮을 수 있다. 게이트 절연막(105)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, HfLaO, TaO2)을 포함할 수 있다.
게이트 패턴들(GP)이 게이트 절연막(105)이 형성된 게이트 리세스 영역들(GRR) 내에 형성될 수 있다. 게이트 패턴들(GP)은 게이트 리세스 영역들(GRR)을 채우고 제 1 층간 절연막(ILD1)의 상면을 덮는 금속막(미도시)을 형성하고, 게이트 패턴들(GP)의 상면들이 제 1 층간 절연막(ILD1)의 상면으로부터 리세스될 때까지 식각 공정을 수행하여 형성될 수 있다. 게이트 패턴들(GP)이 식각될 때 스페이서들(103)의 상부들 및 게이트 절연막(105)의 상부가 같이 식각될 수 있다. 식각 공정은 건식 식각 공정 또는 습식 식각 공정이 수행될 수 있다. 게이트 패턴들(GP)은 금속 질화물(예를 들어, TiN, TaN, AlN, WN, MoN), 금속 물질(예를 들어, W, Al, Cu), 및 반도체 물질(예를 들어, Si) 중 적어도 하나를 포함할 수 있다.
캡핑 패턴들(107)이 게이트 패턴들(GP)의 상면들, 스페이서들(103)의 상면들, 및 게이트 절연막(105)의 상면들 상에 배치될 수 있다. 캡핑 패턴들(107)은 게이트 리세스 영역들(GRR)의 상부들 내에 채울 수 있다. 캡핑 패턴들(107)은 게이트 리세스 영역들(GRR)의 상부들을 채우고 제 1 층간 절연막(ILD1)의 상면을 덮는 절연막을 형성하고, 제 1 층간 절연막(ILD1)의 상면이 노출될 때까지 식각 공정을 수행하여 형성될 수 있다. 캡핑 패턴들(107)을 형성하기 위한 식각 공정은 화학적 기계적 연마 공정 또는 건식 식각 공정이 수행될 수 있다. 캡핑 패턴들(107)은 절연 물질(예를 들어, 실리콘 질화막 또는 실리콘 산화막)을 포함할 수 있다.
제 2 층간 절연막(ILD2)이 캡핑 패턴들(107) 상에 형성될 수 있다. 제 2 층간 절연막(ILD2)은 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)의 상면들 상에 형성된 제 1 층간 절연막(ILD1)의 상면을 노출시키도록 형성될 수 있다. 제 2 층간 절연막(ILD2)은 캡핑 패턴들(107)의 상면 상에서 제 2 방향(Y)으로 연장하며 형성될 수 있다. 제 2 층간 절연막(ILD2)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 제 2 층간 절연막(ILD2)을 식각 마스크로 사용하여 제 1 층간 절연막(ILD1)을 식각할 수 있다. 이에 따라, 캡핑 패턴들(107) 사이에 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)의 상면들을 노출시키는 콘택 리세스 영역들(CRR)이 형성될 수 있다. 식각 공정은 캡핑 패턴들(107) 및 스페이서들(103)에 대해 식각 선택성을 갖는 식각 레서피를 사용할 수 있다. 예를 들어, 캡핑 패턴들(107) 및 스페이서들(103)은 제 1 층간 절연막(ILD1)이 식각될 때 식각되지 않을 수 있다. 이에 따라, 콘택 리세스 영역들(CRR)은 제 1 방향(X)으로 인접하는 스페이서들(103) 사이 및 제 1 방향(X)으로 인접하는 캡핑 패턴들(107) 사이의 제 1 층간 절연막(ILD1)이 캡핑 패턴들(107) 및 스페이서들(103)로부터 선택적으로 식각되어 형성될 수 있다. 콘택 리세스 영역들(CRR)에 대한 식각 공정은 건식 식각 공정이 수행될 수 있다. 일 예에 있어서, 식각 공정에 의해 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)의 상부들이 식각되지 않을 수 있다. 다른 예에 있어서, 식각 공정에 의해 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)의 상부들이 식각될 수 있다.
제 1 금속 베리어막(241)이 콘택 리세스 영역들(CRR) 내에 형성될 수 있다. 예를 들어, 제 1 금속 베리어막(241)은 콘택 리세스 영역들(CRR)에 의해 노출된 제 1 소오스/드레인 패턴들(SDP1)의 상면들, 제 2 소오스/드레인 패턴들(SDP2)의 상면들, 콘택 리세스 영역들(CRR)의 바닥면 및 측벽들, 및 제 2 층간 절연막(ILD2)의 상면을 컨포말하게 덮을 수 있다. 제 1 금속 베리어막(241)은 제 1 및 제 2 소오스/드레인 패턴들(SDP1)의 상면들과 접촉하며 형성될 수 있다. 제 1 금속 베리어막(241)은 예를 들어, 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 희생 콘택 패턴들(243) 및 제 1 예비 베리어 패턴들(120a)이 콘택 리세스 영역들(CRR) 내에 형성될 수 있다. 희생 콘택 패턴들(243) 및 제 1 예비 베리어 패턴들(120a)을 형성하는 것은 콘택 리세스 영역들(CRR)을 채우고 제 1 금속 베리어막(241)의 상면을 덮는 희생막(미도시)을 형성하는 것, 희생막(미도시) 상에 제 2 방향(Y)으로 이격 배치된 제 2 마스크 패턴들(245)을 형성하는 것, 및 제 2 마스크 패턴들(245)을 식각 마스크로 사용하여 희생막(미도시) 및 제 1 금속 베리어막(241)을 식각하는 것을 포함할 수 있다. 식각 공정은 제 2 방향(Y)으로 인접하는 제 1 예비 베리어 패턴들(120a) 사이의 제 1 층간 절연막(ILD1)의 일부분을 같이 식각할 수 있다. 식각 공정으로 인해 제 2 방향(Y)으로 인접하는 제 1 예비 베리어 패턴들(120a) 사이 및 희생 콘택 패턴들(243) 사이에 분리 개구부(SN)가 형성될 수 있다. 분리 개구부(SN)은 기판(100)의 제 1 활성 영역(100a)과 제 2 활성 영역(100b) 사이에 형성될 수 있다. 제 1 예비 베리어 패턴들(120a) 및 희생 콘택 패턴들(243)은 기판(100)의 제 1 활성 영역(100a) 및 제 2 활성 영역(100b) 상에 형성될 수 있다. 제 2 마스크 패턴들(245)은 절연 물질(예를 들어, 실리콘 산화질화막)을 포함할 수 있다. 희생 콘택 패턴들(243)은 예를 들어, 스핀 온 하드 마스크(Spin On Hardmask; SOH)를 포함할 수 있다. 식각 공정은 이방성 식각 공정이 형성될 수 있다.
도 16을 참조하면, 분리 패턴(SP)이 분리 개구부(SN) 내에 형성될 수 있다. 분리 패턴(SP)은 분리 개구부(SN)을 채우고 제 2 마스크 패턴들(245)의 상면들을 덮는 분리 절연막(미도시)을 형성하고, 제 2 마스크 패턴들(245)의 상면들이 노출될 때까지 분리 절연막(미도시)에 대해 식각 공정을 수행하여 형성될 수 있다. 분리 패턴(SP)은 기판(100)의 제 1 활성 영역(100a)과 제 2 활성 영역(100b) 사이에 형성될 수 있다. 분리 패턴(SP)의 상면은 제 2 마스크 패턴들(245)의 상면들과 공면을 갖도록 형성될 수 있다. 분리 패턴(SP)은 절연 물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다. 분리 패턴(SP)을 형성하기 위한 식각 공정은 화학적 기계적 연마 공정, 건식 식각 공정, 또는 습식 식각 공정이 수행될 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 제 2 마스크 패턴들(245)과 희생 콘택 패턴들(243)을 선택적으로 제거하는 공정이 수행될 수 있다. 이에 따라, 제 1 예비 베리어 패턴들(120a)의 상면들이 노출될 수 있고, 분리 패턴(SP)의 측벽들이 콘택 리세스 영역들(CRR) 내에서 노출될 수 있다. 식각 공정은 스트립(strip) 공정이 수행될 수 있다. 식각 공정은 제 1 예비 베리어 패턴들(120a) 및 분리 패턴(SP)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 수행될 수 있다.
도 18a, 도 18b, 및 도 18c를 참조하면, 제 2 금속 베리어막(250)이 제 1 예비 베리어 패턴들(120a)의 상면들 및 분리 절연 패턴(SP)의 측벽들 및 상면 상에 컨포말하게 형성될 수 있다. 제 2 금속 베리어막(250)은 분리 절연 패턴(SP)의 측벽들 및 상면들을 덮도록 형성될 수 있다. 제 2 금속 베리어막(250)은 티타늄(Ti) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 금속막(251)이 제 2 금속 베리어막(250) 상에 형성될 수 있다. 금속막(251)은 제 2 금속 베리어막(250)의 상면을 덮을 수 있고 콘택 리세스 영역들(CRR) 내를 채울 수 있다. 금속막(251)은 금속 물질(예를 들어, 텅스텐(W), 코발트(Co), 또는 루테늄(Ru) 중 적어도 하나를 포함할 수 있다.
다시 도 2a, 도 2b, 및 도 2c를 참조하면, 금속막(241), 제 2 금속 베리어막(250), 제 1 예비 베리어 패턴들(120a) 및 분리 패턴(SP)에 대한 연마 공정이 수행될 수 있다. 연마 공정은 제 2 층간 절연막(ILD2)의 상면이 노출될 때까지 수행될 수 있다. 제 2 층간 절연막(ILD2)의 상면 상에 형성된 제 1 예비 베리어 패턴들(120a), 제 2 금속 베리어막(250), 및 금속막(241)이 식각되어 콘택 리세스 영역들(CRR) 내에 제 1 콘택 패턴(CP1), 제 2 콘택 패턴(CP2), 및 제 3 콘택 패턴(CP3)이 형성될 수 있다. 제 1 콘택 패턴(CP1) 및 제 2 콘택 패턴(CP2)은 제 1 방향(X)으로 인접하는 게이트 패턴들(GP) 사이에서 분리 절연 패턴(SP)을 사이에 두고 제 2 방향(Y)으로 이격 배치되어 형성될 수 있다. 제 1 콘택 패턴(CP1)은 제 1 소오스/드레인 패턴(SDP1) 상에 형성될 수 있고, 제 2 콘택 패턴(CP2)은 제 2 소오스/드레인 패턴(SDP2) 상에 형성될 수 있다. 제 1 및 제 2 콘택 패턴들(CP1, CP2) 각각은 제 1 예비 베리어 패턴(120a)이 식각되어 형성된 제 1 베리어 패턴(120), 제 2 금속 베리어막(250)이 식각되어 형성된 제 2 베리어 패턴(122), 금속막(241)이 식각되어 형성된 금속 패턴(124), 및 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2) 각각과 제 1 베리어 패턴(120) 사이의 화학적 결합에 의해 형성된 계면 패턴(126)을 포함할 수 있다. 계면 패턴(126)은 제 1 베리어 패턴(120)과 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2) 각각 사이에 형성될 수 있다.
제 3 콘택 패턴(CP3)이 제 1 방향(X)으로 인접하는 게이트 패턴들(GP) 사이의 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2) 상에 형성될 수 있다. 제 3 콘택 패턴(CP3)은 제 1 및 제 2 콘택 패턴들(CP1, CP2)로부터 제 1 방향(X)으로 이격 배치될 수 있다. 제 3 콘택 패턴(CP3)은 제 1 및 제 2 소오스/ 드레인 패턴들(SDP1, SDP2) 상에 형성될 수 있다. 제 3 콘택 패턴(CP3)은 제 1 예비 베리어 패턴(120a)이 식각되어 형성된 제 1 베리어 패턴(130), 제 2 금속 베리어막(250)이 식각되어 형성된 제 2 베리어 패턴(132), 금속막(241)이 식각되어 형성된 금속 패턴(134), 및 제 1 및 제 2 소오스/드레인 패턴들(SDP1, SDP2)과 제 1 베리어 패턴(120) 사이의 화학적 결합에 의해 형성된 계면 패턴들(136)을 포함할 수 있다.
본 발명의 실시예에 따르면, 제 1 소오스 드레인 패턴(SDP1) 상의 제 1 예비 베리어 패턴(120a)과 제 2 소오스 드레인 패턴(SDP2) 상의 제 1 예비 베리어 패턴(120a)을 서로 물리적으로 분리하는 분리 절연 패턴(SP)을 형성한 후, 제 1 베리어 패턴들(120) 상에 제 2 금속 베리어막(250)을 형성한 다음, 제 1 예비 베리어 패턴(120a) 및 제 2 금속 베리어막(250)에 대한 연마 공정을 수행하여 제 1 및 제 2 베리어 패턴들(120, 122)을 형성할 수 있다. 이에 따라, 제 1 및 제 2 소오스 드레인 패턴들(SDP1, SDP2) 상에 제 1 및 제 2 베리어 패턴들(120, 122)을 형성하기 위한 제 1 층간 절연막(ILD1)의 리프트 오프(Lift-Off) 공정 및 베리어 금속막에 대한 스트립 공정을 생략할 수 있다. 이에 따라, 리프트 오프 공정 및 스트립 공정으로 인해 제 1 베리어 패턴(120)과 반도체 물질을 포함하는 계면 패턴(126) 사이의 저항을 증가시키는 불필요한 막이 형성되는 것을 방지할 수 있다.
도 19a 및 도 19b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ' 방향으로 자른 단면도들이다.
도 15a 및 도 19a를 같이 참조하면, 분리 개구부(SN)에 대해 수평 확장(enlarge) 공정이 수행될 수 있다. 수평 확장 공정은 분리 개구부(SN)의 측벽들을 식각할 수 있다. 식각 공정은 희생 콘택 패턴들(243)을 식각하기 위한 식각 가스를 사용할 수 있다. 희생 콘택 패턴들(243)의 일부분들을 식각할 때 제 2 마스크 패턴들(245)의 일부분들이 같이 식각될 수 있다. 식각 공정은 비등방성 식각 공정일 수 있다. 제 1 예비 베리어 패턴들(120a)은 수평 확장 공정 시 식각 가스에 대한 식각 선택성을 갖기 때문에 식각되지 않을 수 있다. 이에 따라, 제 1 예비 베리어 패턴들(120a)의 상면 일부분들이 분리 개구부(SN)에 의해 노출될 수 있다. 수평 확장 공정에 의해 제 2 방향(Y)으로 인접하는 희생 콘택 패턴들(243) 간의 거리는 제 2 방향(Y)으로 인접하는 제 1 예비 베리어 패턴들(120a) 간의 거리보다 클 수 있다.
본 발명의 실시예에 있어서, 수평 확장 공정을 통해, 후속에 형성되는 제 1 및 제 2 콘택 패턴들(CP1, CP2)의 제 2 방향(Y)으로의 폭들을 조절할 수 있다. 이에 따라, 제 1 콘택 패턴(CP1)과 제 2 콘택 패턴(CP2) 간의 발생되는 캐패시턴스(capacitance)를 조절할 수 있다.
도 19b를 참조하면, 분리 개구부(SN) 내에 분리 절연 패턴(SP)이 형성될 수 있다. 분리 절연 패턴(SP)은 분리 개구부(SN)을 채워 형성될 수 있다. 분리 절연 패턴(SP)은 분리 개구부(SN)에 의해 노출된 제 1 예비 베리어 패턴들(120a)의 상면 일부분들을 덮을 수 있다.
이후의 공정은 도 17a, 도 18a, 및 도 2a를 참조하여 설명한 것과 동일하므로 생략하도록 한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 활성 영역 및 제 2 활성 영역을 포함하는 기판;
    상기 제 1 활성 영역 상의 제 1 소오스/드레인 패턴;
    상기 제 2 활성 영역 상의 제 2 소오스/드레인 패턴;
    상기 제 1 소오스/드레인 패턴과 상기 제 2 소오스/드레인 패턴 사이의 상기 기판 상의 분리 절연 패턴; 및
    상기 제 1 소오스/드레인 패턴 상의 제 1 콘택 패턴을 포함하되,
    상기 제 1 콘택 패턴은:
    제 1 금속 패턴;
    상기 제 1 금속 패턴과 상기 제 1 소오스/드레인 패턴 사이의 제 1 베리어 패턴; 및
    상기 제 1 베리어 패턴과 상기 제 1 소오스/드레인 패턴 사이의 제 2 베리어 패턴을 포함하되,
    상기 제 1 베리어 패턴은 상기 분리 절연 패턴과 상기 제 1 금속 패턴의 측벽 사이로 연장하며, 상기 분리 절연 패턴과 접촉하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 베리어 패턴은 상기 제 1 금속 패턴의 측벽들을 완전히 감싸고,
    상기 제 2 베리어 패턴은 상기 제 1 베리어 패턴의 측벽들 중 적어도 하나를 노출시키는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 베리어 패턴은 상기 제 1 금속 패턴의 측벽들을 완전히 감싸고,
    상기 제 2 베리어 패턴은 상기 제 1 베리어 패턴의 측벽들 중 적어도 하나를 노출시키는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 1 콘택 패턴의 상기 제 2 베리어 패턴과 상기 제 2 콘택 패턴의 상기 제 4 베리어 패턴 간의 거리는 상기 제 1 콘택 패턴의 상기 제 1 베리어 패턴과 상기 제 2 콘택 패턴의 상기 제 3 베리어 패턴 간의 거리와 다른 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제 1 콘택 패턴의 상기 제 2 베리어 패턴과 상기 제 2 콘택 패턴의 상기 제 4 베리어 패턴 간의 거리는 상기 제 1 콘택 패턴의 상기 제 1 베리어 패턴과 상기 제 2 콘택 패턴의 상기 제 3 베리어 패턴 간의 거리와 동일한 반도체 소자.
  6. 제 3 항에 있어서,
    상기 제 1 콘택 패턴 및 상기 제 2 콘택 패턴은 상기 분리 절연 패턴에 의해 서로 물리적으로 이격된 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제 1 콘택 패턴과 접촉하는 상기 제 1 소오스/드레인 패턴의 상면은 지그재그 형태를 갖는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제 2 베리어 패턴은 상기 제 1 소오스/드레인 패턴의 상면을 덮고,
    상기 제 1 베리어 패턴은 상기 제 2 베리어 패턴의 상면을 덮고,
    상기 제 1 금속 패턴은 상기 제 1 베리어 패턴의 상면을 덮는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 1 금속 패턴의 상면과 상기 제 1 베리어 패턴의 상면은 상기 분리 절연 패턴의 상면과 공면을 이루는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제 1 활성 영역 및 상기 제 2 활성 영역은 제 1 방향으로 이격 배치되고,
    평면적 관점에서, 상기 제 2 베리어 패턴은:
    상기 제 1 방향에 교차하는 제 2 방향으로 서로 이격 배치된 제 1 부분들; 및
    상기 제 1 부분들의 제 1 단부들을 연결하고, 상기 제 2 방향으로 평행한 제 2 부분을 포함하되,
    상기 제 2 부분은 상기 분리 절연 패턴과 이격되고,
    상기 제 1 부분들의 상기 제 1 단부들에 대향하는 제 2 단부들은 상기 분리 절연 패턴과 접촉하는 반도체 소자.
  11. 제 1 항에 있어서,
    평면적 관점에서, 상기 제 1 베리어 패턴은 사각형의 링 형상인 반도체 소자.
  12. 제 1 항에 있어서,
    상기 제 1 소오스/드레인 패턴과 상기 제 2 베리어 패턴 사이의 계면 패턴을 더 포함하되,
    상기 계면 패턴은 반도체 물질 및 금속 물질을 포함하는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 기판은 상기 제 1 활성 영역의 상면으로부터 수직으로 돌출된 제 1 활성 핀 및 상기 제 2 활성 영역의 상면으로부터 수직으로 돌출된 제 2 활성 핀을 더 포함하되,
    상기 제 1 및 제 2 활성 핀들은 제 1 방향으로 연장하고,
    상기 제 1 소오스/드레인 패턴은 상기 제 1 활성 핀의 일부분 상에 배치되고, 상기 제 2 소오스/드레인 패턴은 상기 제 2 활성 핀의 일부분 상에 배치되고,
    상기 반도체 소자는:
    상기 제 1 소오스/드레인 패턴에 의해 노출된 상기 제 1 활성 핀의 일부분의 상면 상에서 수직 방향으로 일정 간격으로 이격 배치된 제 1 활성 패턴들;
    상기 제 2 소오스/드레인 패턴에 의해 노출된 상기 제 2 활성 핀의 일부분의 상면 상에서 상기 수직 방향으로 일정 각격으로 이격 배치된 제 2 활성 패턴들; 및
    상기 제 1 및 제 2 소오스/드레인 패턴들에 의해 노출된 상기 제 1 활성 핀의 상기 일부분 및 상기 제 2 활성 핀의 상기 일부분 상에서 상기 제 1 방향에 교차하는 제 2 방향으로 연장하고, 상기 제 1 및 2 활성 패턴들을 감싸는 게이트 패턴을 더 포함하는 반도체 소자.
  14. 기판의 상면으로부터 수직 방향으로 돌출하는 제 1 활성 핀;
    상기 제 1 활성 핀 상의 제 1 소오스/드레인 패턴;
    상기 기판 상에서 상기 제 1 소오스/드레인 패턴을 덮는 층간 절연막; 및
    상기 층간 절연막 내에 배치되고, 상기 제 1 소오스/드레인 패턴과 접촉하는 제 1 콘택 패턴을 포함하되,
    상기 제 1 콘택 패턴은:
    제 1 금속 패턴;
    상기 제 1 금속 패턴과 상기 제 1 소오스/드레인 패턴 사이의 제 1 베리어 패턴; 및
    상기 제 1 베리어 패턴과 상기 제 1 금속 패턴 사이의 제 2 베리어 패턴을 포함하되,
    상기 제 2 베리어 패턴은 상기 제 1 금속 패턴의 측벽들 상으로 연장하고,
    상기 제 1 베리어 패턴은 상기 제 2 베리어 패턴의 측벽들 중 적어도 하나를 노출시키는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제 1 베리어 패턴은 상기 제 2 베리어 패턴의 상기 측벽들 중 적어도 하나를 덮는 반도체 소자.
  16. 제 14 항에 있어서,
    상기 제 1 활성 핀의 일측의 상기 기판 상에서 상기 층간 절연막을 관통하는 분리 절연 패턴을 더 포함하되,
    상기 제 2 베리어 패턴은 상기 분리 절연 패턴의 측벽과 상기 제 1 금속 패턴의 측벽 사이에 개재된 반도체 소자.
  17. 제 14 항에 있어서,
    상기 제 1 활성 핀의 일측의 상기 기판 상에서 상기 층간 절연막을 관통하는 분리 절연 패턴을 더 포함하되,
    상기 제 2 베리어 패턴의 측벽 및 상기 제 1 베리어 패턴의 측벽은 상기 분리 절연 패턴과 접촉하고,
    상기 분리 절연 패턴과 접촉하는 상기 제 1 베리어 패턴의 상기 측벽 및 상기 제 2 베리어 패턴의 상기 측벽은 정렬된 반도체 소자.
  18. 제 14 항에 있어서,
    상기 제 1 활성 핀의 일측의 상기 기판 상에서 상기 층간 절연막을 관통하는 분리 절연 패턴을 더 포함하되,
    상기 제 2 베리어 패턴의 측벽 및 상기 제 1 베리어 패턴의 측벽은 상기 분리 절연 패턴과 접촉하고,
    상기 분리 절연 패턴과 접촉하는 상기 제 2 베리어 패턴의 상기 측벽 및 상기 제 1 베리어 패턴의 상기 측벽은 오정렬된 반도체 소자.
  19. 제 14 항에 있어서,
    상기 기판의 상면으로부터 상기 수직 방향으로 돌출하고 상기 제 1 활성 핀과 인접하는 제 2 활성 핀;
    상기 제 2 활성 핀 상에 배치되고, 상기 층간 절연막에 의해 덮인 제 2 소오스/드레인 패턴; 및
    상기 층간 절연막 내에 배치되고, 상기 제 2 소오스/드레인 패턴과 접촉하는 제 2 콘택 패턴을 더 포함하되,
    상기 제 2 콘택 패턴은:
    제 2 금속 패턴;
    상기 제 2 금속 패턴과 상기 제 2 소오스/드레인 패턴 사이의 제 3 베리어 패턴; 및
    상기 제 3 베리어 패턴과 상기 제 2 금속 패턴 사이의 제 4 베리어 패턴을 포함하되,
    상기 제 1 베리어 패턴과 상기 제 3 베리어 패턴 사이의 거리는 상기 제 2 베리어 패턴과 상기 제 4 베리어 패턴 사이의 거리와 동일한 반도체 소자.
  20. 제 14 항에 있어서,
    상기 기판의 상면으로부터 상기 수직 방향으로 돌출하는 상기 제 1 활성 핀과 인접하는 제 2 활성 핀;
    상기 제 2 활성 핀 상에 배치되고, 상기 층간 절연막에 의해 덮인 제 2 소오스/드레인 패턴; 및
    상기 층간 절연막 내에 배치되고, 상기 제 2 소오스/드레인 패턴과 접촉하는 제 2 콘택 패턴을 포함하되,
    상기 제 2 콘택 패턴은:
    제 2 금속 패턴;
    상기 제 2 금속 패턴과 상기 제 2 소오스/드레인 패턴 사이의 제 3 베리어 패턴; 및
    상기 제 3 베리어 패턴과 상기 제 2 금속 패턴 사이의 제 4 베리어 패턴을 포함하되,
    상기 제 1 베리어 패턴과 상기 제 3 베리어 패턴 사이의 거리는 상기 제 2 베리어 패턴과 상기 제 4 베리어 패턴 사이의 거리보다 작은 반도체 소자.

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