KR20190024538A - 매립된 금속 트랙 및 그 형성 방법들 - Google Patents

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유-정 창
후이-종 주앙
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루-건 리우
이-시엉 린
팅-웨이 치앙
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Abstract

집적 회로는 반도체 기판, 반도체 기판 안으로 연장되고 반도체 기판의 벌크 부분 위에 놓이는 격리 영역, 격리 영역 내의 부분을 포함하는 매립된 도전성 트랙, 및 소스/드레인 영역 및 게이트 전극을 갖는 트랜지스터를 포함한다. 소스/드레인 영역 또는 게이트 전극은 매립된 도전성 트랙에 접속된다.

Description

매립된 금속 트랙 및 그 형성 방법들{BURIED METAL TRACK AND METHODS FORMING SAME}
현대 집적 회로들은 반도체 기판들 상에 형성된 트랜지스터들, 커패시터들 및 다른 디바이스들로 구성된다. 기판 상에서, 이들 디바이스들은 초기에는 서로 격리되지만, 이후에 함께 상호접속되어 기능성 회로들을 형성한다. 전형적인 상호접속 구조체들은 금속 라인들(배선들)과 같은 측방향 상호접속부들, 및 비아들 및 콘택트들과 같은 수직 상호접속부들을 포함한다. 상호접속 구조체의 품질은 제작된 회로의 성능 및 신뢰성에 영향을 미친다. 상호접속부들은 현대 집적 회로들의 성능 및 집적도의 한계를 점차 결정하고 있다.
상호접속 구조체들은 텅스텐 플러그들 및 알루미늄 라인들을 포함할 수 있다. 더 새로운 세대의 집적 회로들에서, 이중 다마신 프로세스들을 사용하여 형성된 구리 라인들 및 비아들을 포함하는 이중 다마신 구조체들이 또한 상호접속 구조체들을 형성하는데 사용되었다.
집적 회로는 반도체 기판, 반도체 기판 안으로 연장되고 반도체 기판의 벌크 부분 위에 놓이는 격리 영역, 격리 영역 내의 부분을 포함하는 매립된 도전성 트랙, 및 소스/드레인 영역 및 게이트 전극을 갖는 트랜지스터를 포함한다. 소스/드레인 영역 또는 게이트 전극은 매립된 도전성 트랙에 접속된다.
본 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 특징들이 일정한 비율로 그려지지 않는다는 것을 알 수 있다. 실제로, 다양한 피쳐들의 치수들은 설명의 명료성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시형태들에 따른 매립된 금속 트랙을 포함하는 집적 회로의 일부의 평면도를 나타낸다.
도 2a 내지 도 23c는 일부 실시형태들에 따른 다이 스택의 형성에서의 중간 스테이지들의 단면도를 나타낸다.
도 24는 일부 실시형태들에 따른 매립된 금속 트랙을 포함하는 집적 회로를 형성하기 위한 프로세스 흐름을 나타낸다.
하기 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 컴포넌트 및 배열체들의 특정 예들이 본 개시를 단순화하기 위해 아래에 설명된다. 이들은 물론 예시일뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피쳐 위 또는 상의 제1 피쳐의 형성은, 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 또한 제1 피쳐와 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가 피쳐들이 형성될 수 있는 실시형태들도 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순함 및 명료함을 목적으로 하며, 논의된 다양한 실시형태들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, 공간 상대적인 용어들, 예를 들어, "아래에 놓인(underlying)", "아래(below)", "하부(lower)", "위에 놓인(overlying)", "상부(upper)" 등은 도면들에 나타낸 바와 같이 하나의 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)과의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 도면들에 도시된 방위에 추가하여 사용 또는 작동중인 디바이스의 상이한 방위들을 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90도 회전되거나 다른 방위들에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어들은 이에 따라 유사하게 해석될 수 있다.
매립된 도전성 트랙(금속 트랙일 수 있음) 및 그 형성 방법은 다양한 예시적인 실시형태들에 따라 제공된다. 매립된 금속 트랙을 형성하는 중간 스테이지들이 일부 실시형태들에 따라 예시된다. 일부 실시형태들의 일부 변형예들이 논의된다. 다양한 도면들 및 예시적인 실시형태들 전체에 걸쳐, 동일한 참조 번호들은 동일한 엘리먼트들을 지정하는데 사용된다.
도 1은 집적 회로(100)의 일부의 평면도를 도시한다. 본 개시의 일부 실시형태들에 따르면, 집적 회로(100)의 도시된 부분은 미리 설계되고 데이터베이스에 저장되는 표준 셀의 일부이다. 회로가 설계될 때, 더 큰 회로의 일부를 형성하기 위해 미리 설계된 표준 셀이 복사된다. 이후, 더 큰 회로가 제조될 때, 더 큰 설계의 일부로서의 표준 셀이 물리적 웨이퍼 상에서 제조된다. 점선들은 표준 셀의 경계들을 개략적으로 나타낸다. 본 개시의 대안의 실시형태들에 따르면, 집적 회로(100)는, 표준 셀로서 복사되는 대신에 설계 시간에 레이아웃된다.
본 개시의 일부 실시형태들에 따라, 집적 회로(100)는, 집합적으로 및 개별적으로 액티브 영역들(102)으로 지칭되는, 하나 또는 복수의 액티브 영역들(102A 및 102B)을 포함한다. 액티브 영역들(102)은 반도체 핀들일 수 있거나 평면 액티브 영역들일 수 있다. 복수의 게이트 구조체들(108)이 반도체 핀들(102) 위에 형성되어 복수의 트랜지스터들(115)을 형성한다. 액티브 영역들(102)이 반도체 핀들일 때, 반도체 핀들에 기초하여 형성된 결과적인 트랜지스터들은 핀 필드 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)들이다. 트랜지스터들은 또한, 액티브 영역들이 평면 액티브 영역들인 경우 평면 트랜지스터일 수도 있다. 상세한 설명 전반에 걸쳐, FinFET들이 예들로서 논의된다. 금속 트랙 및 그 사용과 같은 본 개시의 개념들은 또한 평면 트랜지스터들과 함께 사용될 수 있다는 것을 알 수 있다. 도전성 트랙(112)은 반도체 핀들(102) 사이에 형성될 수 있고, 반도체 핀들(102)의 길이 방향들에 평행한 길이 방향을 가질 수 있다. 도전성 트랙(112)은 금속 트랙이어서 상세한 설명 전반에 걸쳐 금속 트랙(112)이라고도 대신 불릴 수도 있는 한편, 도핑된 폴리실리콘과 같은 다른 도전성 재료로도 또한 형성될 수 있다.
게이트 구조체들(108)은 각각의 게이트 스택들(104)의 양 측(opposite sides) 상에 게이트 스택들(104) 및 게이트 스페이서들(106)을 포함한다. 게이트 스택들(104)은 또한 게이트 유전체들 및 게이트 전극들(별도로 도시되지 않음)을 포함하는데, 이는 후속 단락들에서 논의될 것이다.
본 개시의 일부 실시형태들에 따르면, 반도체 핀들(102)은 다중 핀 구조체들(108)를 갖는 긴 핀이며, 다중 핀 구조체들(108)은 다중 트랜지스터들을 형성하도록 이들 위에서 교차한다. 일부 트랜지스터들은 공통 소스 영역들 및/또는 공통 드레인 영역들을 공유할 수 있으며, 트랜지스터들은 조합하여 단일 트랜지스터로서 사용된다. 예를 들어, 도시된 예시적인 회로에서, 4 개의 게이트 구조체들(108)은 반도체 핀(102A)에 교차하여 4 개의 트랜지스터들을 형성할 수 있으며, 이들은 하나의 트랜지스터를 형성하도록 병렬로 접속될 수 있다(공통 소스/드레인 영역들을 공유할 수 있다). 대안의 실시형태들에 따르면, 긴 핀들은 짧은 핀들로 절단될 수 있고, 짧은 핀들에 기초하여 형성된 도시된 트랜지스터들의 일부 또는 모두는 개별 트랜지스터들이다. 예를 들어, 핀들(102)(예컨대, 102A 및/또는 102B)이 영역들(110)에서 절단될 때, 각각 트랜지스터 또는 복수의 트랜지스터들을 형성하는데 사용되는 2 개의 반도체 핀들(102A) 및 2 개의 반도체 핀들(102B)이 있을 것이다.
금속 트랙(112)은 반도체 핀들(102) 사이에 형성될 수 있다. 집적 회로(100)는 또한, 트랜지스터들 위의 금속 층들에 형성되는 금속 라인들(114)(114A 및 114B 포함)을 포함할 수 있다. 금속 트랙(112)과 금속 라인들은 조합하여 집적 회로들을 상호접속하는 기능을 수행한다. 도시되지는 않았지만, 금속 라인들(114A 및 114B)과 동일한 층들에 추가적인 금속 라인들이 있을 수 있고, 추가 금속 라인들은 일부 실시형태들에 따라 금속 트랙(112)과 오버랩될 수 있다. 일부 실시형태들에 따르면, 금속 트랙(112)은 금속 라인들(114A 및 114B)의 길이 방향에 평행한 길이 방향을 갖는다.
본 개시의 일부 실시형태들에 따르면, 집적 회로(100)는 반도체 핀들(102)에 기초하여 에피택셜 성장된 에피택시 반도체 영역들(116), 및 소스/드레인 콘택트 플러그들에 접속하기 위한 소스/드레인 콘택트 플러그들(71)을 포함한다. 도전성 비아(120)는 소스/드레인 콘택트 플러그들(71) 중 하나를 매립된 금속 트랙(112)에 접속하는데 사용된다. 도전성 비아(122)는 게이트 스택들(104) 중 하나의 게이트 스택의 게이트 전극을 매립된 금속 트랙(112)에 접속하는데 사용된다. 핀(102A)이 영역(110)에서 절단된 일부 실시형태들에 따르면, 영역(110)의 좌측 상의 핀(102A)의 부분은 제 1 트랜지스터를 형성하는데 사용될 것이고, 영역(110)의 우측의 핀(102A)의 부분은 제 1 트랜지스터와 분리된 제 2 트랜지스터를 형성하는데 사용될 것이다. 따라서, 도시된 금속 트랙(112)은 제 1 트랜지스터의 소스/드레인 영역을 제 2 트랜지스터의 게이트에 접속하는데 사용된다. 핀(102A)(및/또는 102B)이 절단되지 않은 긴 핀인 다른 실시형태들에 따르면, 다중 게이트 구조체들(108)에 기초하여 형성된 다중 트랜지스터들은 단일 트랜지스터로서 접속되고, 금속 트랙(112)은 트랜지스터의 게이트와 소스/드레인을 상호접속하기 위한 접촉된 콘택트와 동일한 기능을 수행한다.
도 2a 내지 도 23c는 본 개시의 일부 실시형태들에 따른 매립된 도전체(금속 트랙)를 포함하는 집적 회로의 일부의 형성에 있어서의 중간 스테이지들의 단면도들을 도시한다. 도 2a 내지 도 23c에 도시된 단계들은 또한 도 24에 도시된 프로세스 흐름에 개략적으로 반영된다. 도 2a 내지 도 23c의 각각의 도면 번호들은 문자 "A", "B" 또는 "C"를 포함할 수 있다. 문자 "A "는 각각의 도면이 도 1의 선 A-A를 포함하는 수직 평면과 동일한 평면으로부터 얻어진다는 것을 나타낸다. 문자 "B"는 각각의 도면이 도 1의 라인 B-B를 포함하는 수직 평면과 동일한 평면으로부터 얻어진다는 것을 나타낸다. 문자 "C"는 각각의 도면이 도 1의 라인 C-C를 포함하는 수직 평면과 동일한 평면으로부터 얻어진다는 것을 나타낸다. 따라서, 숫자에 문자 "A"를 포함하는 도면들은 트랜지스터들의 소스/드레인 영역들로부터 얻어진 단면도들을 나타내며, 숫자에 문자 "B"를 포함하는 도면들은 게이트 스택들(104) 중 하나의 스택으로부터 얻어진 단면도들을 도시하며, 이는 후속 단락에서 상세히 논의될 것이다.
도 2a 및 도 2b는 웨이퍼의 일부인 기판(20)의 단면도들을 도시한다. 기판(20)은 실리콘 기판, 실리콘 탄소 기판, 실리콘 게르마늄 기판, 실리콘-온-인슐레이터 기판 또는 다른 반도체 재료들로 형성된 기판과 같은 반도체 기판일 수 있다. 기판(20)은 또한 Ⅲ-Ⅴ 족 화합물 반도체 재료들과 같은 다른 반도체 재료들로 형성될 수 있다. 기판(20)은 p형 또는 n형 불순물로 약하게 도핑될 수 있다.
트렌치(21)는 에칭을 통해 반도체 기판(20)에 형성된다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(202)로서 도시된다. 도 2a에 도시된 트렌치(21) 및 도 2b에 도시된 트렌치(21)는 동일한 트렌치의 상이한 부분들이고, 이들은 실질적으로 균일한 폭을 갖는 신장된 트렌치일 수 있음을 알 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 트렌치(21)의 상면 형상은 금속 트랙(112)과 유전체(22)가 조합하여 차지하는 영역의 상면 형상과 동일하다.
다시 도 2a 및 도 2b를 참조하면, 일부 실시형태들에 따라, 트렌치(21)의 깊이(D1)는 약 60nm와 약 80nm 사이의 범위일 수 있다. 트렌치(21)의 폭(W1)은 약 20nm와 약 50nm 사이의 범위일 수 있다. 설명 전체에 걸쳐 언급된 값들은 예시들일 뿐이며, 상이한 값들이 사용될 수 있다는 것을 알 수 있다. 도 1에 도시된 매립된 금속 트랙(112)의 길이(L1)에 가까운 트렌치(21)의 길이는 약 10㎛ 보다 클 수 있으며, 약 500nm와 약 10㎛ 사이의 범위일 수 있다.
다음, 도 3a 및 도 3b에 도시된 바와 같이, 유전체 층(22)이 트렌치(21) 안으로 연장되도록 형성된다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(204)로서 도시된다. 유전체 층(22)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등으로 형성될 수 있다. 일부 실시형태들에 따르면, 유전체 층(22)은 증착을 통해 형성되고, 형성 방법은 원자 층 증착(ALD), 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD) 등을 포함할 수 있다. 대안의 실시형태들에 따르면, 유전체 층(22)은 기판(20)의 표면층을 반응시켜 유전체 층(22)을 생성시킴으로써 형성된다. 반응을 통해 형성될 때, 기판(20)의 표면층은 산화 및/또는 질화되어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 형성할 수 있다. 유전체 층(22)은 수평 부분들과 수직 부분들이 서로 가까운 두께를 갖는 등각 층(conformal layer)일 수 있다. 예를 들어, 수평 부분들의 두께(T1)(도 3a) 및 수직 부분들의 두께(T2)는 양 두께들(T1 및 T2)의 약 20%보다 작은 차이를 가질 수 있다. 두께(T1 및 T2)는 약 3nm와 약 10nm 사이의 범위일 수 있다.
다음, 트렌치(21)는 금속 함유 재료일 수 있는 도전성 재료로 충전되어, 도 4a 및 도 4b에 도시된 도전성 트랙(112)을 형성한다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(206)로서 도시된다. 설명 전체에 걸쳐, 도전성 트랙(112)은 대안적으로 금속 트랙(112)으로 지칭된다. 일부 실시형태들에 따르면, 도전성 재료의 충전은 물리 기상 증착(PVD)을 통해 시드 층을 증착한 다음, 도금 프로세스를 수행하여 시드 층 상에 금속 재료를 증착시킴으로써 달성된다. 도전성 재료는 또한 CVD를 통해 충전될 수 있다. 본 개시의 일부 실시형태들에 따르면, 도전성 재료는 Cu, Co, W, Ru, Al, Ni 또는 이들의 합금으로부터 선택된 금속으로 형성된다. 본 개시의 다른 실시형태들에 따르면, 도전성 재료는 AlCu, W-TiN, TiSi, NiSi, TiN, TaN 등과 같은 금속 화합물로 형성된다. 본 개시의 다른 실시형태들에 따르면, 도전성 재료는 붕소와 같은 p-형 도펀트 또는 인 또는 비소와 같은 n형 도펀트로 도핑될 수 있는 폴리실리콘을 포함한다. 도전성 재료의 충전 후에, 화학적 기계적 연마(CMP; Chemical Mechanical Polish) 또는 기계적 연삭과 같은 평탄화 단계가 수행되어 기판(20)의 상부 표면상의 도전성 재료 및 유전체 층(22) 의 부분들을 제거한다.
도 5a 및 도 5b는 리세스(26)를 형성하기 위한 유전체 층(22) 및 금속 트랙(112)의 리세싱(recessing)을 도시한다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(208)로 도시된다. 리세싱은 습식 에칭 또는 건식 에칭을 통해 수행될 수 있다. 리세싱 깊이(D2)는 약 30nm와 약 50nm 사이의 범위일 수 있다. 나머지 금속 트랙은 약 20nm와 약 40nm 사이의 높이(H1)를 가질 수 있다. 일부 실시형태들에 따르면, 유전체 층(22)의 상부 표면들은, 기판(20)에 가까운 상부 표면들의 외부 부분들이 금속 트랙(112)에 더 가까운 상부 표면들의 각각의 내부 부분들보다 점점 더 높아지도록 경사진다. 이것은 프로세스 가스 유량비, 분압, 온도 등과 같은 에칭 프로세스 조건들을 제어함으로써 달성될 수 있다.
도 6a 및 도 6b 및 도 7a 및 도 7b는 금속 트랙(112)을 커버하기 위한 유전체 캡(28)의 형성을 도시한다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(204)로서 도시된다. 도 6a 및 도 6b를 참조하면, 유전체 재료(27)가 증착된다. 유전체 재료(27)는 유전체 층(22)을 형성하기 위한 후보 재료들의 동일한 그룹으로부터 선택된 유전체 재료로 형성될 수 있다. 또한, 유전체 재료(27) 및 유전체 층(22)은 동일한 유전체 재료 또는 상이한 유전체 재료들로 형성될 수 있다. 유전체 층(27)은 리세스(26)를 완전히 충전하거나(도 5a 및 5b), 또는 리세스(26)를 부분적으로 충전할 수 있다. 유전체 층은 평탄화될 수 있다.
이어서 유전체 재료(27)는 에치 백되고, 유전체 재료(27)의 나머지 부분은 도 7a 및 도 7b에 도시된 바와 같이 유전체 캡(28)으로 지칭된다. 유전체 캡(28) 및 유전체 층(22)은 그 사이에 구별가능한 계면을 가질 수도 있거나 그렇지 않을 수 있다. 따라서, 유전체 캡(28)과 유전체 층(22) 사이의 계면은 유전체 캡(28)과 유전체 층(22)이 존재하거나 존재하지 않을 수 있음을 나타내기 위해 점선으로 도시되어 있다. 일부 실시형태들에 따르면, 에치-백은 경사진 상부 표면의 형성을 돕기 위해 2 개의 기울어진 건식 에칭 프로세스들을 포함한다. 기울어진 에칭은 화살표(29)로 도시된다. 기울어진 에칭들 각각에서, 에칭 가스들로부터 형성된 이온들이 각각의 웨이퍼의 주요 상부 표면에 대해 기울어진 방향으로 이동하도록 바이어스 전압들이 인가된다.
도 7a 및 도 7b에 도시된 단면도들에서, 금속 트랙(112)은 유전체 층(22) 및 유전체 캡(28)을 포함하는 유전체 재료들에 의해 둘러싸여 매립된다. 따라서, 금속 트랙(112)은 상세한 설명 전반에 걸쳐 매립된 금속 트랙(112)으로 언급된다.
도 8a, 8b, 9a 및 9b는 격리 영역들 및 반도체 핀들의 형성을 도시한다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(212)로서 도시된다. 도 8a 및 도 8b를 참조하면, 기판(20)이 에칭되어 트렌치들(30)을 형성한다. 나머지 구조는, 나머지 기판(20)의 스트립 부분들인 반도체 스트립들(32)을 포함한다. 반도체 스트립들(32)은 기판(20)의 벌크 부분 위에 있다. 에칭에서, 유전체 캡(28) 및 유전체 층(22)은 에칭되지 않으므로, 유전체 층(22)의 일부 부분들은 기판(20)의 벌크 부분의 상부 표면보다 높다. 유전체 층(22)의 바닥 부분은 기판(20) 안으로 연장될 수 있다. 매립된 금속 트랙(112)의 하부 표면은 기판(20)의 벌크 부분의 상부 표면보다 높거나, 평탄하거나, 또는 낮을 수 있다.
후속 단계에서, 도 9a 및 도 9b에 도시된 바와 같이, 유전체 영역/재료(36)는 도 8a 및 8b에 도시된 바와 같이 트렌치들(30)을 충전하기 위해 형성된다. 도시된 유전체 영역들은 또한 격리 영역들(36) 또는 얕은 트렌치 격리(STI) 영역들(36)로 지칭된다. 본 개시의 일부 실시형태들에 따르면, STI 영역들(36)은 라이너 산화물(별도로 도시되지 않음) 및 라이너 산화물 위의 충전 유전체 재료(별도로 도시되지 않음)를 포함한다. 라이너 산화물은, 수평 부분들 및 수직 부분들이 서로 가까운 두께들을 갖는 등각 층으로 형성될 수 있다. 본 개시의 일부 실시형태들에 따르면, 라이너 산화물은 예를 들어 실리콘의 국부 산화(LOCOS; Local Oxidation of Silicon)를 통해 산소 함유 환경에서 기판(20)의 노출된 표면 층 및 반도체 스트립들(32)을 산화시킴으로써 형성되며, 여기서 산소(O2)는 각각의 프로세스 가스에 포함될 수 있다. 충전 유전체 재료는 트렌치들(30)의 나머지 부분들을 충전하기 위해 형성된다. 충전 유전체 재료는 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 또는 이들의 다중 층들로 형성될 수 있다. 충전 유전체 재료의 형성 방법은 유동성 화학 기상 증착(FCVD), 스핀-온 코팅, CVD, ALD, 고밀도 플라즈마 화학 기상 증착(HDPCVD) 및 LPCVD로부터 선택될 수 있다. 충전 유전체 재료의 증착 후에, 평탄화 단계가 수행되어 라이너 산화물 및 충전 유전체 재료의 과량 부분을 제거한다. 그 결과, STI 영역들(36)은 반도체 스트립들(32)의 상부 표면들보다 약간 더 높은 상부 표면들을 가질 수 있다. 다음, 리세싱 단계가 수행되어 유전체 캡(28)을 커버하는 STI 영역들의 부분들을 제거하고, 결과적인 구조가 도 9a 및 도 9b에 도시된다.
결과적인 구조에서, 도 9a 및 도 9b에 도시된 바와 같이, 반도체 스트립들(32)의 상부 부분들은 STI 영역들(36)의 상부 표면들보다 높고, 반도체 핀들(102)(도 1에도 또한 도시됨)로 지칭된다. 유전체 캡(28)은 경사진 상부 표면들의 상단부에 팁들을 가질 수 있고, 상부 팁들은 또한 STI 영역들(36)의 상부 표면들보다 더 높게 돌출될 수 있다.
다음, 더미 게이트 스택들이 형성되며, 도 10b는 더미 게이트 스택들(44) 중 하나를 도시한다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(214)로서 도시된다. 본 개시의 일부 실시형태들에 따르면, 각각의 더미 게이트 스택(44)은 더미 게이트 유전체(38), 더미 게이트 전극(40) 및 하드 마스크(42)를 포함한다. 더미 게이트 유전체(38)는 실리콘 산화물로 형성될 수 있고, 더미 게이트 전극(40)은 폴리실리콘으로 형성될 수 있으며, 하드 마스크(42)는 본 개시의 일부 실시형태들에 따라 실리콘 질화물로 형성될 수 있다. 더미 게이트 유전체(38), 더미 게이트 전극(40) 및 하드 마스크(42)의 형성은 블랭킷 층들로서 이들 층을 증착하는 단계, 및 에칭 단계에서 블랭킷 층들을 패터닝하는 단계를 포함할 수 있다. 결과적인 더미 게이트 스택들(44)은 도 1에 도시된 바와 같은 게이트 스택들(104)과 동일한 위치들에 있고 그와 동일한 형상들 및 크기들을 갖는다. 더미 게이트 스택들(44)은 도 10b에 도시된 바와 같이 반도체 핀들(102)을 가로지른다(도 1도 또한 참조). 더미 게이트 스택들(44)의 형성 후에, 게이트 스페이서들(106)(도 1에 도시됨)은 더미 게이트 스택들(44)의 측벽들 상에 형성된다. 도 10a 및 도 10b에 도시된 단면도들은 도 1의 라인들 A-A 및 B-B를 각각 포함하는 수직 평면으로부터 얻어지므로, 더미 게이트 스택(44)은 도 10b에 도시되어 있고, 도 10a에 도시된 단면도에는 존재하지 않는다.
도 11a는 일부 실시형태들에 따라 반도체 핀들(102) 상에 선택적으로 성장되는 에피택시 반도체 영역들(116)(도 1 참조)의 형성을 도시한다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(216)로서 도시된다. 성장이 선택적이기 때문에, 반도체 영역들(116)은 도 11b에 도시된 바와 같이 더미 게이트 스택(44) 상에 성장되지 않는다. 일부 예시적인 실시형태들에 따르면, 반도체 영역들(116)은 실리콘 게르마늄 또는 실리콘을 포함한다. 결과적인 FinFET이 p형 FinFET인지 또는 n형 FinFET인지 여부에 따라, p형 또는 n형 불순물이 에피택시 진행에 인시츄(in-situ)로 도핑될 수 있다. 예를 들어, 결과적인 FinFET이 p형 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB)가 성장될 수 있다. 반대로, 결과적인 FinFET이 n형 FinFET인 경우, 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP)이 성장될 수 있다. 본 개시의 대안의 실시형태들에 따르면, 반도체 영역들(116)은 III-V 화합물 반도체, 예컨대 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합들, 또는 이들의 멀티층들로 형성된다.
에피택시 단계 이후, 반도체 영역들(116) 및 핀들(102)은 p형 또는 n형 불순물을 더 주입되어 그 불순물 농도를 증가시킬 수 있다. 본 개시의 대안의 실시형태들에 따르면, 주입 단계는 반도체 영역들(116)이 에피택시 동안 p형 또는 n형 불순물로 인시츄 도핑될 때 생략된다. 따라서, 에피택시 반도체 영역들(116) 및 핀들(102)을 포함하는 소스/드레인 영역들(46)이 형성된다.
대안의 실시형태들에 따르면, 핀들(102)로부터 직접 반도체 영역들(116)을 성장시키는 대신에, 에칭 단계(이후 소스/드레인 리세싱이라고 함)가 수행되어 핀들(102)을 에칭한다. 반도체 영역들(116)은 리세스들로부터 성장된다.
도 11a에 도시된 바와 같이, 반도체 영역들(116)은 측방향 및 수직방향 모두로 성장된다. 유전체 캡(28)의 팁들은 과도 성장이 발생하면 과도 성장으로부터 이웃 반도체 영역들(116)을 방해할 수 있고, 도 23a에 도시된 바와 같이, 비아(120)를 형성하기 위한 충분한 공간을 남기는 것을 도울 수 있다.
도 12a를 참조하면, 콘택트 에칭 스톱 층(CESL; Contact Etch Stop Layer)(50) 및 층간 유전체(ILD)(52)가 형성된다. 각각의 단계는 또한 도 24에 도시된 프로세스 흐름에서 단계(216)로서 도시된다. 본 개시의 일부 실시형태들에 따라, CESL(50)의 형성 이전에 소스 및 드레인 영역들(46) 상에 버퍼 산화물 층(도시되지 않음)이 또한 형성될 수 있다. 버퍼 산화물 층은 실리콘 산화물로 형성될 수 있으며, CESL(50)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. 버퍼 산화물 층 및 CESL(50)은 예를 들어 ALD와 같은 등각 증착 방법을 사용하여 형성될 수 있다. ILD(52)는 예를 들어 FCVD, 스핀-온 코팅, CVD 또는 다른 적용가능한 증착 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(52)는 테트라 에틸 오르토 실리케이트(TEOS) 산화물, PECVD 산화물(SiO2), 포스포-실리케이트 글래스(PSG), 보로-실리케이트 글래스(BSG), 붕소-도핑된 인-실리케이트 글래스(BPSG) 등으로 형성될 수 있다. CMP 또는 기계적 연삭과 같은 평탄화 단계는 ILD(52)(도 12a), 더미 게이트 스택(44)(도 12b) 및 게이트 스페이서들(106)(도 1)의 상부 표면들을 서로 평평하게 하기 위해 수행될 수 있다.
이후, 도 12b에 도시된 바와 같이 더미 게이트 스택(44)이 제거된다. 결과적으로, 리세스(54)(도 13b)가 형성된다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(218)로서 도시된다. 도 1을 참조하면, 리세스들(54)(도시되지 않음)은 게이트 스택들(104)이 도시된 동일한 위치들에 있을 것이다. 그 동안, ILD(52)(도 13a) 및 게이트 스페이서들(106)(도 1)은 잔류할 것이며, 리세스들(54)을 둘러쌀 것이다. 도 13b에 도시된 바와 같이, 반도체 핀들(102)의 부분들이 드러나고, 리세스(54)에 노출된다. 유전체 캡(28)이 또한 드러날 수도 있다.
다음, 도 14a 및 도 14b에 도시된 바와 같이, 리세스(54)(도 14b) 안으로 연장되는 (대체) 게이트 유전체 층(56)이 형성되고, 도 14a에 도시된 바와 같이 ILD(52) 위로 연장되는 부분을 가질 수 있다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(220)로서 도시된다. 본 개시의 일부 실시형태들에 따르면, 게이트 유전체 층(56)은 그 하부 부분으로서 계면 층(IL, 별도로 도시되지 않음)을 포함한다. IL은 반도체 핀들(102)의 노출된 표면 상에 형성되고 STI 영역들(36) 및 유전체 캡(28) 상에 연장되거나 연장되지 않을 수 있다. IL은 반도체 핀들(102)의 열적 산화, 화학적 산화 프로세스 또는 증착 프로세스를 통해 형성된 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체 층(56)은 또한 IL 상에 형성된 하이-k 유전체 층을 포함할 수 있다. 하이-k 유전체 층은 등각 층으로 형성되고, 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이-k 유전체 재료를 포함한다. 하이-k 유전체 재료의 유전 상수(k-값)는 3.9보다 높고, 약 7.0보다 클 수 있다. 본 개시의 일부 실시형태들에 따르면, 게이트 유전체 층(56) 내의 하이-k 유전체 층은 ALD 또는 CVD를 사용하여 형성된다.
도 15a, 도 15b, 도 16a 및 도 16b는 매립된 금속 트랙(112)의 노출을 도시한다. 각각의 단계는 또한 도 24에 도시된 프로세스 흐름에서 단계(220)로서 도시된다. 도 15b는 포토 레지스트일 수 있는 에칭 마스크(58)의 형성을 도시한다. 도 15b에서, 에칭 마스크(58)는 매립된 금속 트랙(112) 바로 위의 게이트 유전체 층(56)의 부분을 드러내는 한편, 핀들(102) 위에 놓이는 게이트 유전체 층(56)의 부분들을 커버하도록 패터닝된다. 도 15a에 도시된 바와 같은 게이트 유전체 층(56)의 부분들이 또한 노출된다.
다음, 게이트 유전체 층(56)의 노출된 부분들이 에칭된다. 더욱이, 유전체 캡(28)도 에칭되고, 매립된 금속 트랙(112)이 노출된다. 게이트 유전체 층(56)의 에칭 후에, 에칭 마스크(58)가 제거되고, 결과적인 구조가 도 16a 및도 16b에 도시된다.
후속 단계에서, 도 17b에 도시된 바와 같이, 게이트 전극(60)이 게이트 유전체 층(56) 위에 형성되고 도 16b에 도시된 트렌치(54)를 충전한다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(222)로서 도시된다. 게이트 전극(60)의 형성은 복수의 도전성 층들을 증착하기 위한 복수의 증착 프로세스들, 및 ILD(52)(도 17a) 위의 도전성 층들의 과량 부분들을 제거하기 위한 평탄화 단계를 포함할 수 있다. 따라서, 결과적인 게이트 전극(60)은 점선(61)으로 도시된 레벨에서 상부 표면을 가질 것이다. 도전성 층의 증착은 ALD 또는 CVD와 같은 등각 증착 방법을 사용하여 수행될 수 있다.
게이트 전극(60)은 확산 장벽 층(60A) 및 확산 장벽 층 위의 하나의(또는 그 이상의) 일 함수 층을 포함할 수 있다. 확산 장벽 층(60A)은 티타늄 질화물(TiN)로 형성될 수 있으며, 이는 TiSiN을 형성하기 위해 실리콘으로 도핑될 수도 있다(또는 그렇지 않을 수도 있다). 일 함수 층은 게이트의 일 함수를 결정하고, 적어도 하나의 층 또는 상이한 재료들로 형성된 복수의 층들을 포함한다. 일 함수 층의 특정 재료는 각각의 FinFET이 n형 FinFET인지 또는 p형 FinFET인지 여부에 따라 선택된다. 예를 들어, FinFET이 n형 FinFET인 경우, 일 함수 층은 TaN 층 및 TaN 층 위의 티타늄 알루미늄(TiAl) 층을 포함할 수 있다. FinFET이 p형 FinFET일 때, 일 함수 층은 TaN 층, TaN 층 위의 TiN 층, 및 TiN 층 위의 TiAl 층을 포함할 수 있다. 일 함수 층(들)의 증착 후에, 다른 TiN 층일 수 있는 다른 장벽 층이 형성된다. 게이트 전극(60)은 또한 예를 들어 텅스텐 또는 코발트로 형성될 수 있는 충전 금속을 포함할 수 있다. 충전 금속은 나머지 리세스(54)를 완전히 충전한다(도 16b).
도 17b에 도시된 바와 같이, 도전성 재료의 부분은 게이트 전극(60) 아래에 놓인 비아(122)를 형성하고, 게이트 전극(60)을 매립된 금속 트랙(112)에 접속시킨다. 비아(122)는 또한 도 1에 도시되어 있다. 매립된 금속 트랙(112) 및 비아(122)는 트랜지스터들 상에 형성된 상호접속 구조체들 내의 금속 라인들 및 비아들과 유사한 기능들을 갖는다. 다음, 도 17b에 도시된 바와 같이, 리세스(62)를 형성하기 위해 게이트 전극(60)은 에칭된다.
도 18b를 참조하면, 하드 마스크(64)가 게이트 전극(104) 위에 형성된다. 하드 마스크(64)는 도 17b에 도시된 바와 같이 리세스(62)를 충전한다. 하드 마스크(64)는 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 실리콘 탄화물 등일 수 있는 유전체 재료로 형성된다. 게이트 유전체 층(56), 게이트 전극(60) 및 하드 마스크(64)는 조합하여 게이트 스택(104)으로 지칭되며, 이는 또한 도 1에 도시된다. 또한 도 1에 도시된 바와 같이, 게이트 스택들(104)은 서로 평행한 복수의 스트립들을 형성하고, 게이트 스택들(104)의 길이 방향들은 매립된 금속 트랙(112)의 길이 방향에 수직일 수 있다.
도 19a 내지 도 22b는 소스/드레인 콘택트 플러그들의 형성을 도시한다. 도 19a를 참조하면, 포토 레지스트(66)가 형성되고 패터닝된다. 포토 레지스트(66)는 도 19b에 도시된 바와 같이 게이트 스택(104)을 커버한다. 다음, 패터닝된 포토 레지스트(66)는 ILD(52)를 에칭하기 위한 에칭 마스크로서 사용되어, 개구부(68)가 ILD(52) 안으로 연장되도록 형성된다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(224)로서 도시된다. 반도체 영역들(116)이 에칭되지 않도록 에천트가 선택되고, 일부 영역들에서 에칭 스톱 층으로서 사용될 수 있다. ILD(52)의 에칭 후에, 포토 레지스트(66)는 제거된다.
다음, 도 20a 및 도 20b를 참조하면, 포토 레지스트(70)가 형성되고 패터닝되어, 게이트 스택(104)을 커버하고, ILD(52)의 부분이 노출되도록 남긴다. ILD(52)는, 유전체 캡(28)(도 19a)이 노출될 때까지 개구부(68)가 ILD(52) 안으로 더 연장되도록 더욱 에칭된다. 다음, 노출된 유전체 캡(28)이 에칭되고, 매립된 금속 트랙(112)이 노출된다. 에칭 후, 포토 레지스트(70)가 제거된다.
도 21a는 도전성 피쳐(118)의 형성을 도시한다. 각각의 단계는 도 24에 도시된 프로세스 흐름에서 단계(226)로서 도시된다. 더욱이, 반도체 영역들(116)의 표면들 상에 소스/드레인 실리사이드 영역들(76)이 형성된다. 일부 실시형태들에 따르면, 도전성 피쳐(118)의 형성은 개구부(68)(도 20a) 안으로 연장되는 금속층 및 금속 질화물 층(별도로 도시되지 않음)을 형성하는 단계를 포함한다. 금속층은 티타늄으로 형성될 수 있고, 금속 질화물 층은 질화 티타늄으로 형성될 수 있다. 금속층 및 금속 질화물 층은 소스/드레인 영역들(46)의 측벽들 및 상향 및 하향 패싯들 상으로 연장되는 등각 층들일 수 있다. 다음, 어닐링이 수행되고, 소스/드레인 실리사이드 영역들(76)이 소스/드레인 영역들(46)의 표면들 상에 형성된다. 다음, 금속 재료가 증착되어 나머지 개구부(68)를 충전하고, 이후 평탄화 단계가 이어진다. 따라서, 도전성 피쳐(118)가 ILD(52)에 형성된다. 도전성 피쳐(118)는 동시에 형성되는 소스/드레인 콘택트 플러그(71) 및 비아(120)를 포함한다. 따라서, FinFET들(80)이 형성되며, FinFET들(80)의 각각은 소스/드레인 영역들(46)(도 21a), 및 핀들(102) 및 핀들(102) 위의 게이트 스택(104)을 포함한다(도 21b, 도 1를 또한 참조).
도 1 및 도 21a에 도시된 바와 같이, 소스/드레인 콘택트 플러그(71)는 비아(120)를 통해 매립된 금속 트랙에 전기적으로 접속된다. 따라서, 도 21a 및 도 21b에 도시된 바와 같이, 매립된 금속 트랙(112)은 게이트 전극들 및 소스/드레인 콘택트 플러그들(및 그에 따른 소스/드레인 영역들) 모두에 접속될 수 있고, 상호접속 구조체의 일부로서 사용될 수 있다.
도 22는 일부 실시형태들에 따라 형성된 소스/드레인 콘택트 플러그들(71)의 단면도를 나타낸다. 도시된 소스/드레인 콘택트 플러그들(71)은 매립된 금속 트랙(112)에 접속되지 않는다. 도 22에 도시된 단면도는 또한 도 1에 도시된 바와 같이 라인(D-D)을 포함하는 수직 평면으로부터 얻어질 수 있다.
도 23a 및 도 23b는 ILD라고도 또한 지칭되는 유전체 층(84), 및 ILD(84)에서의 콘택트 플러그들(82A 및 82B)의 형성을 나타낸다. 콘택트 플러그들(82A 및 82B)은 각각 소스/드레인 콘택트 플러그(71) 및 게이트 전극(60)에 접속된다. 다음, 금속간 유전체(IMD; Inter-Metal Dielectric)(88) 및 금속 라인(86)이 형성되고, 금속 라인들(86)은 콘택트 플러그들(82A 및 82B)에 접속된다. IMD(88)는 예를 들어 로우-k 유전체 층으로 형성될 수 있다.
도 23c는 도 1의 라인 C-C를 포함하는 수직선으로부터 얻어진 단면도를 도시한다. 일부 실시형태들에 따르면, 도 23c에 도시된 바와 같이, 각각의 게이트 전극(60)은 매립된 금속 트랙(112)에 접속되지 않는다. 오히려, 게이트 전기(56) 및 유전체 캡(28)은 매립된 금속 트랙(112)으로부터 대응하는 게이트 전극(60)을 전기적으로 절연시키는데 사용된다.
본 개시의 실시형태들은 몇 가지 유리한 특징들을 갖는다. 표준 셀들과 같은 집적 회로들의 레이아웃에서, 필요한 수의 금속 라인들은 집적 회로들의 크기(특히 폭(예컨대 도 1의 폭(Wcell)))를 줄이기 위한 병목이 된다. 금속 층들에 모든 금속 라인들을 형성하기 보다는 금속 라인들의 일부를 STI 영역들에 매립함으로써, 더 많은 금속 라인들이 형성될 수 있고, 요구되는 수의 금속 라인들을 할당하는데 필요한 폭으로 제한될 수 있는 표준 셀들의 폭(Wcell)은 감소될 수 있다. 예를 들어, 표준 셀들의 폭(Wcell)은 약 10%와 약 50% 사이만큼 감소될 수 있다. 또한, 트랜지스터들의 게이트 밀도는 증가될 수 있는데, 그 이유는 트랜지스터들이 금속 라인들의 라우팅 능력에 의해 제한되지 않고 보다 콤팩트하게 레이아웃될 수 있기 때문이다.
본 개시의 일부 실시형태들에 따르면, 집적 회로는 반도체 기판, 반도체 기판 안으로 연장되고 반도체 기판의 벌크 부분 위에 놓이는 격리 영역, 격리 영역 내의 부분을 포함하는 매립된 도전성 트랙, 및 소스/드레인 영역 및 게이트 전극을 갖는 트랜지스터를 포함한다. 소스/드레인 영역 또는 게이트 전극은 매립된 도전성 트랙에 접속된다. 일 실시형태에서, 매립된 도전성 트랙은 트랜지스터보다 아래로 연장되는 부분을 포함한다. 일 실시형태에서, 매립된 도전성 트랙은 게이트 전극에 접속되고, 집적 회로는 게이트 전극 아래에 놓이고 게이트 전극에 접속되는 비아를 더 포함한다. 일 실시형태에서, 게이트 전극은 비아에 지속적으로 접속되고, 게이트 전극과 비아 사이에는 어떠한 계면도 형성되지 않는다. 일 실시형태에서, 집적 회로는 매립된 도전성 트랙에 접속된 소스/드레인 콘택트 플러그를 더 포함한다. 일 실시형태에서, 집적 회로는 소스/드레인 콘택트 플러그와 매립된 도전성 트랙 사이에서 이들에 접속되는 부가적인 비아를 더 포함한다. 일 실시형태에서, 집적 회로는 매립된 도전성 트랙의 양 측 상에 측벽 부분들을 포함하는 유전체 층을 더 포함하고, 측벽 부분들은 경사진 상부 표면들을 가지며; 그리고 바닥 부분은 매립된 도전성 트랙에 의해 오버랩된다.
본 개시의 일부 실시형태들에 따르면, 집적 회로는 벌크 부분을 갖는 반도체 기판 및 유전체 층을 포함한다. 유전체 층은 반도체 기판의 벌크 부분의 상부 표면에 접촉하는 바닥 표면을 갖는 바닥 부분; 및 바닥 부분 위의 측벽 부분들을 가지며, 측벽 부분들은 바닥 부분의 양 단부에 접속된다. 집적 회로는 유전체 층의 측벽 부분들 사이의 바닥 부분 위의 매립된 금속 트랙; 및 매립된 금속 트랙의 상부 표면 위에 놓여 이에 접촉하는 유전체 캡을 더 포함한다. 일 실시형태에서, 유전체 층의 바닥 부분은 반도체 기판의 벌크 부분 안으로 연장된다. 일 실시형태에서, 청구 범위의 집적 회로는 매립된 금속 트랙 및 유전체 층을 포함하는 조합된 영역의 양 측 상에 부분들을 갖는 얕은 트렌치 격리 영역을 더 포함한다. 일 실시형태에서, 집적 회로는 반도체 기판의 벌크 부분 위에 놓이는 반도체 스트립; 반도체 스트립을 오버랩하는 반도체 핀을 더 포함하며, 반도체 핀은 얕은 트렌치 격리 영역보다 높고, 매립된 금속 트랙은 반도체 핀의 길이 방향에 평행한 길이 방향을 갖는다. 일 실시형태에서, 집적 회로는 소스/드레인 영역; 및 소스/드레인 영역을 오버랩하는 제 1 부분 및 소스/드레인 영역과 동일한 레벨의 제 2 부분을 갖는 소스/드레인 콘택트 플러그를 포함하는 트랜지스터를 더 포함하고, 매립된 금속 트랙의 부분은 소스/드레인 콘택트 플러그의 제 2 부분에 의해 오버랩되고 이에 전기적으로 접속된다. 일 실시형태에서, 집적 회로는 게이트 전극을 갖는 트랜지스터를 더 포함하고, 매립된 금속 트랙은 게이트 전극에 의해 오버랩되고, 게이트 전극에 전기적으로 접속된다. 일 실시형태에서, 트랜지스터는 게이트 유전체를 더 포함하고, 매립된 금속 트랙은 게이트 유전체의 개구부를 통해 게이트 전극에 접속된다.
본 개시의 일부 실시형태들에 따라서, 방법은 반도체 기판을 에칭하여 제 1 트렌치를 형성하는 단계, 금속 트랙을 제 1 트렌치 안에 충전하는 단계, 금속 트랙을 커버하는 유전체 캡을 형성하는 단계, 및 금속 트랙에 인접하여 트랜지스터를 형성하는 단계를 포함한다. 트랜지스터는 소스/드레인 영역들; 소스/드레인 콘택트 플러그; 및 게이트 전극을 포함하고, 금속 트랙은 소스/드레인 콘택트 플러그 및 게이트 전극 중 하나에 의해 오버랩되는 부분을 갖는다. 일 실시형태에서, 금속 트랙의 부분은 소스/드레인 콘택트 플러그의 아래에 놓이고 비아를 통해 이에 접속된다. 일 실시형태에서, 비아 및 소스/드레인 콘택트 플러그는 공통 프로세스에서 형성된다. 일 실시형태에서, 금속 트랙의 부분은 게이트 전극의 아래에 놓이고 비아를 통해 이에 접속된다. 일 실시형태에서, 비아 및 게이트 전극은 공통 프로세스에서 형성된다. 일 실시형태에서, 방법은 금속 트랙의 양 측 상에 부분들을 포함하는 얕은 트렌치 격리 영역을 형성하는 단계를 더 포함한다.
본 개시의 일부 실시형태들에 따라서, 집적 회로는 격리 영역, 서로 평행하고 격리 영역 내에 있는 제 1 반도체 스트립 및 제 2 반도체 스트립, 제 1 반도체 스트립과 제 2 반도체 스트립 사이의 매립된 금속 트랙; 및 제 1 반도체 스트립 및 제 2 반도체 스트립과 각각 오버랩되는 제 1 반도체 핀 및 제 2 반도체 핀을 포함한다. 일 실시형태에서, 집적 회로는 매립된 금속 트랙, 제 1 반도체 핀 및 제 2 반도체 핀을 가로지르는 게이트 전극을 더 포함한다. 일 실시형태에서, 매립된 금속 트랙은 게이트 전극에 전기적으로 접속된다.
본 개시의 일부 실시형태들에 따라, 방법은 반도체 기판 안으로 연장되는 금속 트랙을 형성하는 단계, 금속 트랙은 유전체 층 및 유전체 캡을 포함하는 유전체 피쳐에 의해 둘러싸이며; 반도체 기판을 에칭하여 반도체 스트립을 형성하는 단계; 금속 트랙 및 반도체 스트립을 매립하기 위한 유전체 재료를 증착하는 단계; 얕은 트렌치 격리 영역들을 형성하기 위해 상기 유전체 재료를 리세싱하는 단계, 유전체 캡은 노출되며, 반도체 스트립의 상부 부분은 얕은 트렌치 격리 영역들의 상부 표면들보다 더 높으며; 반도체 핀의 제 1 부분 상에 금속 게이트를 형성하는 단계; 반도체 핀의 제 1 부분 위에 금속 게이트를 형성하는 단계; 반도체 핀의 제 2 부분 상에 에피택시 반도체 영역을 성장시키는 단계; 및 금속 트랙을 금속 게이트 및 에피택시 반도체 영역 중 하나에 전기적으로 커플링하는 단계를 포함한다. 일 실시형태에서, 금속 게이트는 금속 트랙의 부분과 오버랩하고, 금속 트랙은 금속 게이트 아래에 있는 비아를 통해 금속 게이트에 접속된다. 일 실시형태에서, 비아 및 금속 게이트는 공통 프로세스에서 형성된다. 일 실시형태에서, 방법은 에피택시 반도체 영역의 부분과 금속 트랙의 부분의 양자를 오버랩하는 소스/드레인 콘택트 플러그를 형성하는 단계를 더 포함하고, 금속 트랙은 소스/드레인 콘택트 플러그 아래에 놓인 비아를 통해 소스/드레인 콘택트 플러그에 접속된다. 일 실시형태에서, 비아 및 소스/드레인 콘택트 플러그는 공통 프로세스에서 형성된다.
본 개시의 일부 실시형태들에 따라서, 방법은 격리 영역의 상부 표면보다 높은 부분을 갖는 소스/드레인 영역들을 포함하는 트랜지스터를 형성하는 단계; 격리 영역의 상부 표면보다 낮은 부분을 갖는 매립된 금속 트랙을 형성하는 단계; 및 트랜지스터를 매립된 금속 트랙에 접속하는 단계를 포함한다. 일 실시형태에서, 방법은 매립된 금속 트랙의 단면도에서 매립된 금속 트랙을 둘러싸는 유전체 층을 형성하는 단계를 더 포함한다.
본 개시의 실시형태에 따른 집적 회로는, 반도체 기판; 상기 반도체 기판 안으로 연장되고 상기 반도체 기판의 벌크 부분 위에 놓이는 격리 영역; 상기 격리 영역 내의 부분을 포함하는 매립된 도전성 트랙; 및 소스/드레인 영역 및 게이트 전극을 포함하는 트랜지스터를 포함하고, 상기 소스/드레인 영역 또는 상기 게이트 전극은 상기 매립된 도전성 트랙에 접속된다.
본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 매립된 도전성 트랙은 상기 트랜지스터보다 낮게 연장되는 부분을 포함한다.
본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 매립된 도전성 트랙은 상기 게이트 전극에 접속되고, 상기 집적 회로는 상기 게이트 전극 아래에 놓이고 상기 게이트 전극에 접속되는 비아를 더 포함한다.
본 개시의 실시형태에 따른 집적 회로에 있어서, 상기 게이트 전극은 상기 비아에 지속적으로 접속되고, 상기 게이트 전극과 상기 비아 사이에는 어떠한 계면도 형성되지 않는다.
본 개시의 실시형태에 따른 집적 회로는, 상기 매립된 도전성 트랙에 접속된 소스/드레인 콘택트 플러그를 더 포함한다.
본 개시의 실시형태에 따른 집적 회로는, 상기 소스/드레인 콘택트 플러그와 상기 매립된 도전성 트랙 사이에서, 상기 소스/드레인 콘택트 플러그와 상기 매립된 도전성 트랙에 접속되는 부가적인 비아를 더 포함한다.
본 개시의 실시형태에 따른 집적 회로는, 유전체 층을 더 포함하고, 상기 유전체 층은, 상기 매립된 도전성 트랙의 양 측(opposite sides) 상에 있고, 경사진 상부 표면들을 갖는 측벽 부분들; 및 상기 매립된 도전성 트랙에 의해 오버랩되는 바닥 부분을 포함한다.
본 개시의 다른 실시형태에 따른 집적 회로는, 벌크 부분을 포함하는 반도체 기판; 상기 반도체 기판의 벌크 부분의 상부 표면에 접촉하는 바닥 표면을 갖는 바닥 부분과, 상기 바닥 부분 위의 측벽 부분들 - 상기 측벽 부분들은 상기 바닥 부분의 양 단부들에 접속됨 - 을 포함하는, 유전체 층; 상기 바닥 부분 위에 있고 상기 유전체 층의 측벽 부분들 사이에 있는 매립된 금속 트랙; 및 상기 매립된 금속 트랙의 상부 표면 위에 놓이고 상부 표면에 접촉하는 유전체 캡을 포함한다.
본 개시의 다른 실시형태에 따른 집적 회로에 있어서, 상기 유전체 층의 바닥 부분은 상기 반도체 기판의 벌크 부분 안으로 연장된다.
본 개시의 다른 실시형태에 따른 집적 회로는, 상기 매립된 금속 트랙 및 상기 유전체 층을 포함하는 조합된 영역의 양 측 상에 부분들을 포함하는 얕은 트렌치 격리 영역을 더 포함한다.
본 개시의 다른 실시형태에 따른 집적 회로는, 상기 반도체 기판의 벌크 부분 위에 놓이는 반도체 스트립; 및 상기 반도체 스트립을 오버랩하는 반도체 핀을 더 포함하며, 상기 반도체 핀은 상기 얕은 트렌치 격리 영역보다 더 높고, 상기 매립된 금속 트랙은 상기 반도체 핀의 길이 방향에 평행한 길이 방향을 갖는다.
본 개시의 다른 실시형태에 따른 집적 회로는, 트랜지스터를 더 포함하고, 상기 트랜지스터는, 소스/드레인 영역; 및 상기 소스/드레인 영역을 오버랩하는 제 1 부분, 및 상기 소스/드레인 영역과 동일한 레벨의 제 2 부분을 갖는 소스/드레인 콘택트 플러그를 포함하고, 상기 매립된 금속 트랙의 부분은 상기 소스/드레인 콘택트 플러그의 제 2 부분에 의해 오버랩되고 제 2 부분에 전기적으로 접속된다.
본 개시의 다른 실시형태에 따른 집적 회로는, 게이트 전극을 포함하는 트랜지스터를 더 포함하고, 상기 매립된 금속 트랙은 상기 게이트 전극에 의해 오버랩되고 상기 게이트 전극에 전기적으로 접속된다.
본 개시의 다른 실시형태에 따른 집적 회로에 있어서, 상기 트랜지스터는 게이트 유전체를 더 포함하고, 상기 매립된 금속 트랙은 상기 게이트 유전체의 개구부를 통해 상기 게이트 전극에 접속된다.
본 개시의 또 다른 실시형태에 따른 방법은, 반도체 기판을 에칭하여 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치 안에 금속 트랙을 충전하는 단계; 상기 금속 트랙을 커버하는 유전체 캡을 형성하는 단계; 및 상기 금속 트랙에 인접하여 트랜지스터를 형성하는 단계를 포함하고, 상기 트랜지스터는, 소스/드레인 영역; 소스/드레인 콘택트 플러그; 및 게이트 전극을 포함하고, 상기 금속 트랙은 상기 소스/드레인 콘택트 플러그 및 상기 게이트 전극 중 하나에 의해 오버랩되는 부분을 포함한다.
본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 금속 트랙의 부분은 상기 소스/드레인 콘택트 플러그 아래에 놓이고 비아를 통해 상기 소스/드레인 콘택트 플러그에 접속된다.
본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 비아 및 상기 소스/드레인 콘택트 플러그는 공통 프로세스에서 형성된다.
본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 금속 트랙의 부분은 상기 게이트 전극의 아래에 놓이고 비아를 통해 상기 게이트 전극에 접속된다.
본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 비아 및 상기 게이트 전극은 공통 프로세스에서 형성된다.
본 개시의 또 다른 실시형태에 따른 방법은, 상기 금속 트랙의 양 측 상에 부분들을 포함하는 얕은 트렌치 격리 영역을 형성하는 단계를 더 포함한다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시형태들의 피쳐들을 개략적으로 설명한다. 당업자들은 동일한 목적들을 실행하기 위한 다른 프로세스들 및 구조들을 설계 또는 변경하고 및/또는 본 명세서에 도입된 실시형태들의 동일한 이점들을 달성하기 위한 기본으로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 또한, 당업자들은, 이러한 동등한 구성들이 본 개시의 사상과 범위를 벗어나지 않으며, 이들이 본 개시의 사상과 범위로부터 벗어남이 없이 본원에서 다양한 변화들, 치환들 및 변경들을 행할 수 있음을 인식해야 한다.

Claims (10)

  1. 집적 회로에 있어서,
    반도체 기판;
    상기 반도체 기판 안으로 연장되고 상기 반도체 기판의 벌크 부분 위에 놓이는 격리 영역;
    상기 격리 영역 내의 부분을 포함하는 매립된 도전성 트랙; 및
    소스/드레인 영역 및 게이트 전극을 포함하는 트랜지스터
    를 포함하고,
    상기 소스/드레인 영역 또는 상기 게이트 전극은 상기 매립된 도전성 트랙에 접속되는 것인, 집적 회로.
  2. 청구항 1에 있어서,
    상기 매립된 도전성 트랙은 상기 트랜지스터보다 낮게 연장되는 부분을 포함하는 것인, 집적 회로.
  3. 청구항 1에 있어서,
    상기 매립된 도전성 트랙은 상기 게이트 전극에 접속되고, 상기 집적 회로는 상기 게이트 전극 아래에 놓이고 상기 게이트 전극에 접속되는 비아를 더 포함하는 것인, 집적 회로.
  4. 청구항 3에 있어서,
    상기 게이트 전극은 상기 비아에 지속적으로 접속되고, 상기 게이트 전극과 상기 비아 사이에는 어떠한 계면도 형성되지 않는 것인, 집적 회로.
  5. 청구항 1에 있어서,
    상기 매립된 도전성 트랙에 접속된 소스/드레인 콘택트 플러그를 더 포함하는, 집적 회로.
  6. 청구항 5에 있어서,
    상기 소스/드레인 콘택트 플러그와 상기 매립된 도전성 트랙 사이에서, 상기 소스/드레인 콘택트 플러그와 상기 매립된 도전성 트랙에 접속되는 부가적인 비아를 더 포함하는, 집적 회로.
  7. 청구항 1에 있어서,
    유전체 층을 더 포함하고, 상기 유전체 층은,
    상기 매립된 도전성 트랙의 양 측(opposite sides) 상에 있고, 경사진 상부 표면들을 갖는 측벽 부분들; 및
    상기 매립된 도전성 트랙에 의해 오버랩되는 바닥 부분
    을 포함하는 것인, 집적 회로.
  8. 집적 회로에 있어서,
    벌크 부분을 포함하는 반도체 기판;
    상기 반도체 기판의 벌크 부분의 상부 표면에 접촉하는 바닥 표면을 갖는 바닥 부분과, 상기 바닥 부분 위의 측벽 부분들 - 상기 측벽 부분들은 상기 바닥 부분의 양 단부들에 접속됨 - 을 포함하는, 유전체 층;
    상기 바닥 부분 위에 있고 상기 유전체 층의 측벽 부분들 사이에 있는 매립된 금속 트랙; 및
    상기 매립된 금속 트랙의 상부 표면 위에 놓이고 상부 표면에 접촉하는 유전체 캡
    을 포함하는, 집적 회로.
  9. 청구항 8에 있어서,
    상기 매립된 금속 트랙 및 상기 유전체 층을 포함하는 조합된 영역의 양 측 상에 부분들을 포함하는 얕은 트렌치 격리 영역을 더 포함하는, 집적 회로.
  10. 방법에 있어서,
    반도체 기판을 에칭하여 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치 안에 금속 트랙을 충전하는 단계;
    상기 금속 트랙을 커버하는 유전체 캡을 형성하는 단계; 및
    상기 금속 트랙에 인접하여 트랜지스터를 형성하는 단계
    를 포함하고,
    상기 트랜지스터는,
    소스/드레인 영역;
    소스/드레인 콘택트 플러그; 및
    게이트 전극
    을 포함하고,
    상기 금속 트랙은 상기 소스/드레인 콘택트 플러그 및 상기 게이트 전극 중 하나에 의해 오버랩되는 부분을 포함하는 것인, 방법.
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