DE102004043856A1

DE102004043856A1 - Verfahren zur Herstellung einer Speicherzellenanordnung und Speicherzellenanordnung

Info

Publication number: DE102004043856A1
Application number: DE102004043856A
Authority: DE
Inventors: Rolf Weis; Ulrike von Schwerin Grüning
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-09-10
Filing date: 2004-09-10
Publication date: 2006-03-30
Also published as: TWI292940B; US20060054958A1; US7569878B2; TW200618190A

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung, bei dem für jede Speicherzelle die Gate-Elektrode zunächst isoliert von allen anderen Gate-Elektroden, die einer bestimmten Wortleitung zugeordnet sind, hergestellt wird und erst in einem späteren Schritt über die Wortleitung mit den anderen Gate-Elektroden, die der entsprechenden Wortleitung zugeordnet sind, verbunden wird. DOLLAR A Die Erfindung betrifft darüber hinaus eine Speicherzellenanordnung, bei der die zu den Speicherzellen gehörigen Gate-Elektroden sowie die Wortleitungen auf diese Weise hergestellt worden sind.

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Speicherzellenanordnung sowie auf eine Speicherzellenanordnung.
Speicherzellen dynamischer Schreib-Lesespeicher mit wahlfreiem Zugriff (Dynamic Random Access Memory, DRAMs) umfassen in der Regel einen Speicherkondensator und einen Auswahltransistor. In dem Speicherkondensator wird eine Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe 0 oder 1 darstellt. Durch Ansteuerung des Auslese- bzw. Auswahltransistors über eine Wortleitung kann die in dem Speicherkondensator gespeicherte Information über eine Bitleitung ausgelesen werden. Zur sicheren Speicherung der Ladung und Unterscheidbarkeit der ausgelesenen Information muss der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicherkondensators wird deshalb bei ca. 25 fF gesehen.

1 zeigt schematisch das Schaltbild einer DRAM-Speicherzelle 42 mit einem Speicherkondensator 9 und einem Auswahltransistor 10. Der Auswahltransistor 10 ist dabei vorzugsweise als selbst sperrender n-Kanal-Feldeffekttransistor (FET) ausgebildet und weist eine erste n-dotierte Source-/Drain-Elektrode 18 und eine zweite n-dotierte Source-/Drain-Elektrode 19 auf, zwischen denen ein aktiver schwach p-leitender Kanalbereich 23 angeordnet ist. Über dem Kanalbereich 23 ist eine Gate-Isolatorschicht vorgesehen, über der eine Gate-Elektrode 17 angeordnet ist, mit der die Ladungsdichte im leitenden Kanalbereich 23 beeinflusst werden kann.

Die erste Source-/Drain-Elektrode 18 des Auswahltransistors 10 ist über einen Verbindungsbereich 21, 43 mit der zweiten Elektrode 8 des Plattenkondensators 9 verbunden. Eine erste Elektrode 6 des Speicherkondensators 9 wiederum ist an einer Kondensatorplatte 55 angeschlossen, die vorzugsweise allen Speicherkondensatoren einer DRAM-Speicherzellenanordnung gemeinsam ist.

Der zweite Source-/Drain-Bereich 19 des Auswahltransistors 10 ist über einen Bitleitungskontakt 37 mit einer Bitleitung 38 verbunden. Über die Bitleitung kann die im Speicherkondensator 9 in Form von Ladungen gespeicherte Information eingeschrieben und ausgelesen werden. Ein Einschreib- oder Auslesevorgang wird über eine Wortleitung 33 gesteuert, die mit der Gate-Elektrode 17 des Auswahltransistors 10 verbunden ist, wobei durch Anlegen einer Spannung ein Strom leitender Kanal im leitenden Kanalbereich 23 zwischen dem ersten Source-/Drain-Bereich 18 und dem zweiten Source-/Drain-Bereich 19 hergestellt wird. Um eine Aufladung des Halbleitersubstrats bei den Ein- und Ausschaltvorgängen des Transistors zu verhindern, ist weiterhin ein Substratanschluss 58 vorgesehen.

Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muss die benötigte Fläche der Eintransistor-Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muss die Mindestkapazität des Speicherkondensators erhalten bleiben.

Bis zur 1 MBit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4 MBit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensionale Anordnung des Speicherkondensators erzielt. Eine Möglichkeit besteht darin, den Speicherkondensator in einem Graben zu realisieren. Als Elektroden des Speicherkondensa tors wirken in diesem Fall beispielsweise ein an die Wand des Grabens angrenzendes Diffusionsgebiet sowie eine dotierte Polysiliziumfüllung im Graben. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Dadurch wird die effektive Fläche des Speicherkondensators, von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Durch Reduktion des Querschnitts des Grabens bei gleichzeitiger Erhöhung seiner Tiefe lässt sich die Packungsdichte weiter erhöhen.

2 zeigt einen schematischen Querschnitt durch zwei Speicherzellen mit jeweils einem Grabenkondensator.

In 2 ist in einem unteren Grabenbereich eine erste Kondensatorelektrode 6, die üblicherweise durch einen hoch n-dotierten Bereich realisiert ist, eine dielektrische Schicht 7 sowie eine zweite Kondensatorelektrode 8, die üblicherweise als eine Polysiliziumfüllung realisiert ist, angeordnet. In einem oberen Grabenbereich ist ein Isolationsgraben 14 aus SiO₂ gebildet, welcher zur Unterdrückung eines parasitären Transistors, der sich sonst an dieser Stelle ausbilden würde, vorgesehen ist. Das Grabeninnere ist wiederum mit einer n-dotierten Polysiliziumfüllung aufgefüllt. Die benachbarten Kondensatorgräben sind durch einen Isolationsgraben 57 voneinander isoliert. Die innere Kondensatorelektrode 8 eines jeden Grabenkondensators ist über einen n⁺-dotierten Bereich 21 (Buried Strap) mit einem ersten n-dotierten Source-/Drain-Bereich 18 des Auswahltransistors verbunden. Der zweite Source-/Drain-Bereich 19 ist jeweils auch durch ein n-dotiertes Gebiet innerhalb des Halbleitersubstrats realisiert und über einen Bitleitungskontakt 37 mit der zugehörigen Bitleitung 38 verbunden. Eine Gateelektrode 17 umfasst eine Polysiliziumschicht 17a, eine Silizidschicht, beispielsweise eine WSi- Schicht 17b sowie eine Si₃N₄-Schicht 17c. Die ersten Kondensatorelektroden 6 sind über eine so genannte Buried Plate 55 miteinander verbunden. Der Substratanschluss 58 ist durch den p-dotierten Bereich 58 vorgesehen. In der in 2 gezeigten Darstellung ist der Auswahltransistor 10 als ein planarer Auswahltransistor in der Substratoberfläche 1 ausgebildet, bei dem der Stromfluss zwischen erstem und zweitem Source/Drain-Bereich 18, 19 in horizontaler Richtung erfolgt.

Weiterhin kann der Speicherkondensator als Stapelkondensator auf der Substratoberfläche 1 gebildet sein.

Bei den immer kleiner werdenden Flächen der Speicherzellen aufgrund der zunehmenden Miniaturisierung stellt der Erhalt der Stromtreiberfähigkeit des Transistors ein zunehmendes Problem dar. Unter Stromtreiberfähigkeit des Transistors versteht man die Eigenschaft des Transistors, bei einem vorgegebenen Source-/Drain-Potenzial und einer vorgegebenen Gate-Spannung einen ausreichenden Strom zu liefern, um den Speicherkondensator hinreichend schnell aufzuladen. Durch die Verkleinerung der Zellflächen und die dadurch bedingte Verkleinerung der Transistordimensionen vermindert sich jedoch die Transistorweite der planaren Flächentransistoren. Dies wiederum führt dazu, dass sich der vom Transistor zum Speicherkondensator durchgeschaltete Strom reduziert.

Ein mögliches Kurzkanal-Flächentransistorkonzept, mit dem dieses Problem gelöst werden kann, ist der so genannte Double-Gate-Transistor, bei dem der Kanalbereich zwischen Source- und Drain-Gebieten wenigstens auf zwei Seiten von einer Gate-Elektrode umfasst wird, womit sich auch bei sehr kurzen Kanallängen eine hohe Stromtreiberfähigkeit erreichen lässt, da sich gegenüber herkömmlichen planaren Auswahltransistoren eine vergrößerte Kanalweite ergibt. Bevorzugt wird dabei der Double-Gate-Transistor als so genannter Fin-FET ausgebildet, bei dem der Kanalbereich in Form einer Finne bzw. eines Steges zwischen den Source- und den Drainbereichen ausgebildet ist und der Kanalbereich wenigstens an den beiden gegenüberliegenden Seiten von der Gate-Elektrode umfasst wird. Ein solcher Fin-FET lässt sich bei geeigneter Ausgestaltung der Finnen-Breite bzw. Stegbreite und damit der Kanalbreite so betreiben, dass im durchgeschalteten Zustand bei angelegter Gate-Elektrodenspannung sich die beiden unter den Gate-Elektroden bildenden Inversionsschichten überlappen und so eine vollständige Ladungsträgerinversion stattfindet, wodurch die gesamte Kanalbreite zum Stromtransport benutzt werden kann. Darüber hinaus besteht bei Fin-FETs die Möglichkeit, die so genannten Kurzkanaleffekte, die bei sehr kurzen Kanallängen auftreten und die zu einer Veränderung der Einsatzspannung des Transistors führen können, mit dem Gate-Potenzial direkt zu steuern. Weiterhin zeichnen sich Fin-FETs durch eine große Unterschwellsteuerung und damit ein gutes Ein- und Ausschalteverhalten bei gleichzeitig vermindertem Unterschwellleckstrom aus.

Üblicherweise werden bei der Herstellung der in 2 gezeigten Speicherzelle die Gate-Elektroden 17 und die Wortleitungen in einem Schritt aus einem Material und in einem gleichen vertikalen Abstand zur Substratoberfläche hergestellt. Entsprechend sind oberhalb der beiden Grabenkondensatoren 9 jeweils so genannte passive Wortleitungen („passing wordline, PWL") 56 angeordnet, die in den in der hinter den beiden Grabenkondensatoren liegenden Ebene befindlichen Auswahltransistoren jeweils als Gate-Elektrode wirken. Umgekehrt sind die in dem Auswahltransistor 10 der vorliegenden Ebene gezeigten Gate-Elektroden 17 so genannte aktive Wortleitungen, während sie in den Speicherzellen der dahinter liegenden Ebene als passive Wortleitungen wirken. Genauer gesagt, verlaufen sie in einem Querschnitt, der hinter der dargestellten Zeichenebene angeordnet ist, direkt über den dahinter liegenden Grabenkondensatoren 8.

Derartige passive Wortleitungen sind dahingehend nachteilig, dass sie den Zugang zu den Grabenkondensatoren nach ihrer Ausbildung verhindern, wodurch es insbesondere unmöglich wird, den Kontakt zwischen zweiter Kondensatorelektrode und erstem Source-/Drain-Bereich 18 als einen Oberflächenanschluss zu realisieren. Wie in 2 gezeigt, ist dieser Anschluss 21 als ein Buried Strap, das heißt, ein im Substrat vergrabener dotierter Bereich verwirklicht, wodurch beispielsweise Probleme bei der Ausdiffusion der dotierten Bereiche stattfinden können. Weiterhin muss ein Mindestabstand zwischen den hochdotierten Bereichen 21 und 18 vorliegen, um eine gegenseitige Beeinflussung zu minimieren. Schließlich ist ein Buried Strap-Anschluss aufwändiger in der Herstellung.

Ein weiterer Nachteil der oberhalb der Grabenkondensatoren 8 angeordneten Passiven Wortleitungen 6, ist, dass ein Kurzschluss zwischen den entsprechenden Polysiliziumschichten 17a und dem darunter liegenden n⁺-dotierten Bereich 22 vermieden werden muss. Diese Nachteile machen insbesondere eine weitere Miniaturisierung der Speicherzelle schwierig.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung einer Speicherzellenanordnung bereitzustellen. Der Erfindung liegt weiterhin die Aufgabe zugrunde, eine verbesserte Speicherzellenanordnung bereitzustellen.

Gemäß der vorliegenden Erfindung wird die Aufgabe durch ein Verfahren zur Herstellung einer Speicherzellenanordnung gelöst, wobei zumindest teilweise in einem Halbleitersubstrat eine Vielzahl von Speicherzellen, die jeweils einen Speicher kondensator zur Speicherung von elektrischer Ladung und einen Auswahltransistor zur Ansteuerung des Speicherkondensators umfassen, sowie eine Vielzahl von Wortleitungen, die in einer ersten Richtung angeordnet sind, und Bitleitungen, die in einer zweiten, die erste Richtung schneidenden Richtung angeordnet sind, gebildet werden, mit den Schritten:

– Ausbilden mindestens einer ersten Kondensatorelektrode, eines Speicherdielektrikums und einer zweiten Kondensatorelektrode des Speicherkondensators;
– Ausbilden mindestens einer Gate-Elektrode aus einem elektrisch leitenden Gate-Material, eines ersten Source-/Drain-Bereich sowie eines zweiten Source-/Drain-Bereichs des Auswahltransistors, wobei dieser Schritt derart ausgeführt wird, dass die zweite Kondensatorelektrode des Speicherkondensators mit dem ersten Source-/Drain-Bereich des Auswahltransistors verbunden wird und der erste und der zweite Source-/Drain-Bereich miteinander über einen in dem Halbleitersubstrat angeordneten Kanalbereich verbunden sind und die Gate-Elektrode benachbart zu dem Kanalbereich angeordnet ist und von dem Kanalbereich elektrisch isoliert ist;
– Bereitstellen einer Vielzahl von Wortleitungen aus einem elektrisch leitenden Material, wobei eine Wortleitung mit einer Vielzahl von Gate-Elektroden, die jeweils entlang der ersten Richtung angeordneten Speicherzellen zugeordnet sind, verbunden wird und geeignet ist, die mit ihr verbundenen Gate-Elektroden zur Auslösung eines Auslesevorgangs anzusteuern,
– Bereitstellen von Bitleitungskontakten, die geeignet sind, jeweils den zweiten Source-/Drain-Bereich eines Auswahltransistors mit der zugehörigen Bitleitung zu verbinden,
– Bereitstellen einer Vielzahl von Bitleitungen aus einem elektrisch leitenden Material, die geeignet sind, die ausgelesene elektrische Ladung zu übertragen,

wobei für jede Speicherzelle die mindestens eine Gate-Elektrode zunächst isoliert von allen anderen Gate- Elektroden, die der entsprechenden Wortleitung zugeordnet sind, hergestellt wird und erst in einem nachfolgenden Schritt über die Wortleitung mit den anderen Gate-Elektroden, die der entsprechenden Wortleitung zugeordnet sind, verbunden wird.

Gemäß der vorliegenden Erfindung ist somit vorgesehen, dass der Schritt zur Bildung der Gate-Elektroden sowie der Wortleitungen in zwei separate Schritte, die nicht unbedingt nacheinander ausgeführt werden müssen, aufgeteilt wird. Die Aufteilung sieht vor, dass in einem ersten Schritt zunächst die Gate-Elektroden für die entsprechenden Auswahltransistoren gebildet werden, die nach diesem Schritt voneinander elektrisch isoliert sind, und dass in einem späteren Schritt eine Verdrahtungsebene hergestellt wird, wodurch eine Vielzahl von Wortleitungen gebildet werden und die einer Wortleitung zugeordneten Gate-Elektroden miteinander verbunden werden.

Dadurch ist der Grabenkondensator, der bei dem herkömmlichen Verfahrensablauf nach der Bildung der Gate-Elektrode durch eine passive Wortleitung überdeckt ist, auch nach der Ausbildung der Gate-Elektrode weiterhin zugänglich, so dass beispielsweise ein Oberflächenanschluss an die zweite Kondensatorelektrode bereitgestellt werden kann. Weiterhin ergibt sich der Vorteil, dass das Material der Gate-Elektroden von dem Material der Wortleitungen verschieden sein kann und dass beispielsweise die Wortleitungen breiter gestaltet werden können als die zugehörigen Gate-Elektroden.

Als weiterer Vorteil können die Wortleitungen unabhängig von den Gate-Elektroden je nach Anforderung, was das Material oder ihre Abmessung betrifft, gestaltet werden. Beispiele für Materialien für die Gate-Elektroden umfassen insbesondere Polysilizium, Titannitrid oder andere Metallverbindungen oder Metalle, während Beispiele für die Wortleitungen Metalle, insbesondere Refraktärmetalle, Metallverbindungen, Refraktärmetallverbindungen, insbesondere Wolfram, WSi oder andere Metallsilizide, Ti, TiN, Mo, Ru oder Al, oder auch Polysilizium umfassen. Auch können die Wortleitungen einen größeren Querschnitt als die Gate-Elektroden aufweisen, so dass bei gleichbleibendem Platzbedarf für die Gate-Elektroden der Widerstand der Wortleitungen verringert werden kann.

Die geometrische Anordnung der Speicherzellen und insbesondere von Speicherkondensator und Auswahltransistor kann beliebig sein. Beispielsweise können die Speicherzellen jeweils in Zellenzeilen und Zellenspalten angeordnet sein und die Speicherkondensatoren und Auswahltransistoren in der Art eines Schachbrettmusters angeordnet sein, wobei die Auswahltransistoren jeweils einander diagonal benachbarten ersten Feldern und die Speicherkondensatoren jeweils dazwischen liegenden und diagonal benachbarten zweiten Feldern zugeordnet sind.

Alternativ kann aber auch eine Anordnung ausgewählt werden, die analog zu der in 2 gezeigten ist. Dabei sind jeweils zwei Grabenkondensatoren benachbart zueinander angeordnet, wobei neben zwei Grabenkondensatoren wiederum zwei Auswahltransistoren benachbart zueinander angeordnet sind. Die Anordnung von jeweils zwei Grabenkondensatoren und zwei Auswahltransistoren ist versetzt zueinander angeordnet. Weiterhin kann der Speicherkondensator in beliebiger Weise ausgeführt sein, beispielsweise als Grabenkondensator oder als Stapelkondensator.

Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung kann das Gate-Elektrodenmaterial ganzflächig aufgebracht und nachfolgend strukturiert werden. Alternativ ist es aber auch möglich, zunächst eine Schicht aus einem Hilfsmaterial aufzubringen, den der Gate-Elektrode zugeordneten Be reich in dem Hilfsmaterial zu ätzen und anschließend das Gate-Material in dem geätzten Bereich einzubringen.

Analog kann auch der Schritt zum Ausbilden der Wortleitungen insbesondere durch ganzflächiges Aufbringen der Schicht aus dem Wortleitungs-Material und nachfolgendes Strukturieren der Wortleitungen umfassen; alternativ ist es aber auch möglich, zunächst eine Schicht aus einem Hilfsmaterial aufzubringen, die den Wortleitungen zugeordneten Bereichen in dem Hilfsmaterial zu ätzen und anschließend das leitende Wortleitungsmaterial in die geätzten Bereiche durchzuführen.

Ein besonderer Vorteil ergibt sich bei dem erfindungsgemäßen Verfahren, wenn die Wortleitungen erst nach dem Schritt zum Ausbilden des ersten und des zweiten Source-/Drain-Bereichs bereitgestellt werden. In diesem Fall sind große Bereiche der Substratoberfläche frei zugänglich und noch nicht mit Wortleitungen bedeckt, so dass die Source-/Drain-Bereiche leichter ausgebildet werden können.

Weiterhin ist bevorzugt, dass der erste und der zweite Source-/Drain-Bereich jeweils derart ausgebildet werden, dass der Stromfluß durch den leitenden Kanalbereich im wesentlichen horizontal erfolgt. „Im wesentlichen horizontal" heißt in diesem Zusammenhang, dass die Länge des leitenden Kanals in horizontaler Richtung größer als die Länge des leitenden Kanals in vertikaler Richtung ist. Beispielsweise kann der Transistor als ein planarer Auswahltransistor ausgebildet sein.

Weiterhin ist gemäß der vorliegenden Erfindung insbesondere bevorzugt, dass das Ausbilden des Auswahltransistors das Erzeugen eines stegförmigen Halbleitersubstratbereichs, in dem der leitende Kanalbereich ausgebildet wird, umfasst. Dadurch kann insbesondere der Auswahltransistor als ein Fin- FET ausgebildet werden, bei dem die Gate-Elektrode den Kanalbereich an mindestens zwei gegenüberliegenden Seiten umfasst und insbesondere bevorzugt im Querschnitt im Wesentlichen U-förmig ausgebildet wird. Dadurch lassen sich insbesondere die vorstehend erläuterten Vorteile des Fin-FETs erzielen, und es ergibt sich der zusätzliche Vorteil, dass Kurzschlüsse zwischen benachbarten Wortleitungen wirkungsvoll vermieden werden können, da die Gate-Elektrode des Fin-FETs, die den Kanalbereich an mindestens zwei gegenüberliegenden Seiten umfasst, bei einem anderen vertikalen Abstand zur Substratoberfläche als die benachbarten Wortleitungen angeordnet ist.

Weiterhin ist erfindungsgemäß insbesondere bevorzugt, dass die zweite Kondensatorelektrode und der erste Source-/Drain-Bereich des Auswahltransistors über einen oberhalb der Oberfläche des Halbleitersubstrats angeordneten Verbindungsbereich miteinander verbunden werden. Dadurch können beispielsweise auch die Source-/Drain-Bereiche des Auswahltransistors oberhalb der Substratoberfläche gebildet werden, wodurch bei gleich bleibenden typischen Abmessungen innerhalb der Speicherzelle die effektive Kanallänge erhöht werden kann.

Die vorliegende Erfindung stellt darüber hinaus eine Speicherzellenanordnung nach Anspruch 16 bereit.

Dadurch, dass die Gate-Elektroden und die zugehörigen Wortleitungen in voneinander getrennten Schritten und mit verschiedenen Masken hergestellt werden und die Gate-Elektroden zunächst isoliert voneinander ausgebildet werden und erst später über die Wortleitung miteinander verbunden werden, ist in einem Querschnitt entlang des leitenden Kanalbereichs die Unterkante der Gate-Elektrode jeweils auf einer anderen Höhe als die Unterkante der Wortleitungen angeordnet. Diese Höhe ist dabei senkrecht zur Substratoberfläche gemessen, bezeichnet also einen vertikalen Abstand zur Substratoberfläche.

Nimmt man insbesondere einen Querschnitt, der den ersten und zweiten Source-/Drain-Bereich miteinander verbindet, so ist die Unterkante der Gate-Elektrode auf einer anderen Höhe als die Unterkante der Wortleitung angeordnet, und die Unterkante der Gate-Elektrode weist insbesondere einen kleineren vertikalen Abstand zur Substratoberfläche auf als die Unterkante der Wortleitung. Der Begriff "Substratoberfläche" bezeichnet die Oberfläche des Halbleiterwafers zu Beginn der Prozessierung.

Aus einer anderen Perspektive betrachtet kann dies auch dadurch beschrieben werden, dass die Wortleitungen eine Basislage sowie eine Verbindungslage aufweisen. Die Basislage ist unterbrochen, wobei sie in den aktiven Abschnitten der Wortleitungen ausgebildet ist und in den passiven Abschnitten der Wortleitungen fehlt. Genauer gesagt, entsprechen die Abschnitte der Basislage jeweils den Gate-Elektroden, während die Verbindungslage die einer Wortleitung zugeordneten Gate-Elektroden miteinander verbindet.

Die vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen im Detail beschrieben. Es zeigen:
1 ein Schaltbild einer DRAM-Speicherzelle;
2 schematisch einen Querschnitt einer herkömmlichen Speicherzellenanordnung;
3 – 10 schematisch ein erstes Ausführungsbeispiel des erfindungsgemäßen Herstellungsverfahrens; und
11 – 21 Schritte eines zweiten Ausführungsbeispiels des erfindungsgemäßen Herstellungsverfahrens.
Die 3 bis 10 veranschaulichen ein erstes Ausführungsbeispiel der vorliegenden Erfindung, bei dem der Speicherkondensator als ein Grabenkondensator realisiert ist und über einen vergrabenen Buried-Strap-Anschluss 21 mit einem planaren Auswahltransistor verbunden ist. Weiterhin ist vorgesehen, dass die Speicherzellen jeweils in Form eines Schachbrettmusters angeordnet sind, bei der Grabenkondensatoren und Auswahltransistoren jeweils diagonal benachbarten Feldern zugeordnet sind. Es ist jedoch selbstverständlich, dass alternativ auch beliebig andere Ausgestaltungen der Komponenten und insbesondere auch eine andere Form der Speicherzellenanordnung gewählt werden können.
3A zeigt einen Speicherkondensator, der in einem in einem Halbleitersubstrat gebildeten Graben 5 angeordnet ist. Der Graben weist üblicherweise eine Tiefe von 6 bis 7 μm auf, wobei der Abstand von der Substratoberfläche 1 bis zu dem aufgeweiteten Bereich des Grabens 1 μm beträgt. Der obere Durchmesser des Grabens beträgt etwa 100 nm, während der untere Grabendurchmesser 120 bis 130 nm beträgt. In dem unteren, durch ein herkömmliches Wet-Bottle-Aufweitungsverfahren aufgeweiteten Grabenbereich, sind ein üblicherweise verwendetes Kondensatordielektrikum 7 und eine Polysiliziumfüllung 8 als zweite Kondensatorelektrode angeordnet. Die erste Kondensatorelektrode 6 ist durch einen n⁺-dotierten Bereich realisiert.
In dem oberen Grabenbereich ist ein Isolationskragen 14 zur Abschaltung eines parasitären Transistors, der sich sonst an dieser Stelle ausbilden würde, bereitgestellt und auf der einen Seite geöffnet, um einen Anschluss der zweiten Kondensatorelektrode 8 mit dem n⁺-dotierten Bereich 21, der als ein vergrabener Anschluss bzw. Buried Strap wirkt, herzustellen.
Der Buried-Strap-Bereich 21 ist etwa 30 bis 120 nm unterhalb der Substratoberfläche 1 angeordnet. Im oberen Bereich des Kondensatorgrabens 5 ist ebenfalls eine Polysiliziumfüllung 15 vorgesehen, die aber auch aus einem anderen Material aufgebaut sein kann und insbesondere auch eine andere, geeignete Dotierung als die zweite Kondensatorelektrode 8 aufweisen kann. Der Grabenkondensator ist nach oben hin durch eine Isolationsschicht isoliert.
3B veranschaulicht eine Draufsicht auf eine Anordnung von Kondensatorgräben, wie sie in 3A gezeigt sind, mit definierten aktiven Bereichen 41a, vor dem Ätzen der zwischen den aktiven Bereichen liegenden Isolationsstrukturen. Wie in 3B zu sehen ist, sind die definierten Bereiche 5a für die zu den Speicherzellen gehörenden Gräben jeweils versetzt zueinander angeordnet. Die definierten aktiven Bereiche 41a sind streifenförmig derart angeordnet, dass sie durch jeweils die Mitte der definierten Grabengebiete verlaufen.
Die Breite der aktiven Bereiche entspricht der für die jeweilige Technologie typischen Strukturgröße F, im vorliegenden Fall also 100 nm bzw. 80 nm. Zur weiteren Definition der aktiven Bereiche werden die dazwischenliegenden Isolationsstrukturen bis zu einer Tiefe von etwa 300 nm unterhalb der Substratoberfläche geätzt.
In einem nächsten Schritt werden jeweils die Gate-Elektroden 17 für die Auswahltransistoren bereitgestellt. Bei dieser Ausführungsform ist vorgesehen, dass die Gate-Elektroden durch ganzflächiges Aufbringen des entsprechenden Materials und nachfolgendes Strukturieren bereitgestellt werden. Genauer gesagt, wird eine Polysiliziumschicht sowie eine darauf befindliche Si₃N₄-Schicht abgeschieden und anschließend strukturiert, so dass sich schließlich der in 4A veranschaulichte Gate-Stapel aus Gate-Elektrodenmaterial 17 und Si₃N₄-Schicht 29 ergibt.
Bei der Strukturierung der Gate-Elektrode sind zwei Verfahrensvarianten denkbar. Entweder können die Gate-Elektrodenbereiche 26 als ovale Bereiche realisiert werden. Dies ist in 4B veranschaulicht. Alternativ können jedoch auch die Gate-Elektroden-Bereiche zunächst als Gate-Elektrodenstreifen 30 ausgebildet werden, die durch Unterbrechungsbereiche 31 voneinander getrennt werden. Dies ist in 4C veranschaulicht. Die anhand der 4B veranschaulichten Verfahrensweise zur Ausbildung der Gate-Elektroden ist vorteilhafter, weil hier nur ein Maskenschritt benötigt wird, während für den in 4C gezeigten Verfahrensablauf zwei Maskenschritte erforderlich sind. Der in 4C veranschaulichte Verfahrensablauf hat jedoch den Vorteil, dass hier eine bessere Kontrolle der Linienbreite (CD, „critical dimension") möglich ist, da die Gate-Elektroden zunächst jeweils streifenförmig definiert werden.
4B zeigt die Anordnung aus definierten Kondensatorgräben 5a, definierten aktiven Bereichen 41a, dazwischen liegenden Isolationsstrukturen 16 und den definierten Gate-Bereichen 26. Wie zu sehen ist, sind die definierten Gate-Bereiche 26 jeweils oval ausgebildet und zwischen zwei benachbarten Kondensatorgräben angeordnet.
Demgegenüber sind die in 4C gezeigten Gate-Elektrodenstreifen 30 senkrecht zu den aktiven Bereichen 41a sowie den dazwischen liegenden Isolationsstrukturen 16 angeordnet und durch ovale Unterbrechungsbereiche 31 jeweils voneinander isoliert. Die Unterbrechungsbereiche 31 sind dabei derart ausgerichtet, dass sie oberhalb der Kondensatorgräben liegen. Entsprechend sind die Gate-Elektrodenstreifen 30 ebenfalls jeweils zwischen zwei benachbarten Kondensatorgräben angeordnet.
Wie in 4A weiterhin veranschaulicht ist, wird nach Definition der Gate-Elektroden 17 nach bekannten Verfahren gegebenenfalls eine Seitenwandoxidation durchgeführt. Nachfolgend wird der erste und der zweite Source-/Drain-Bereich 18 bzw. 19 durch Dotieren mit einem Ionenimplantationsverfahren definiert, und anschließend wird ein Si₃N₄-Spacer 28 abgeschieden. Danach wird eine BPSG-Schicht 27 abgeschieden und durch ein CMP-Verfahren (chemisch-mechanisches Polieren) planarisiert.
Es ergibt sich der in 5 gezeigte Aufbau.
Wie in 6A gezeigt ist, wird nachfolgend durch ein TEOS-Verfahren eine SiO₂-Schicht 32 abgeschieden, und die Bereiche, in denen die Wortleitungen zu bilden sind, werden fotolithografisch unter Verwendung einer geeigneten Maske definiert und nachfolgend geätzt. Wie in 6A gezeigt ist, werden die Bereiche für die Wortleitungen 34 in einer derartigen Tiefe geätzt, dass die Wortleitungen die Gate-Elektroden 17 kontaktieren. Insbesondere erstrecken sich die Bereiche 34 bis zu einer Tiefe, die wesentlich höher als bei herkömmlichen Speicherzellenanordnungen liegt. Bei den herkömmlichen Speicherzellenanordnungen verlaufen nämlich die Wortleitungen auf der Ebene der Gate-Elektroden 17.
6B veranschaulicht eine Draufsicht auf die sich ergebende Speicherzellenanordnung. Oberhalb der Bereiche für die Gate-Elektroden verlaufen die definierten Wort-Leitungsbereiche. In einem nächsten Schritt wird nach bekannten Verfahren eine Si₃N₄-Spacerschicht 35 abgeschieden und nachfolgend geätzt, so dass die Si₃N₄-Spacer lediglich in den definierten Wortleitungsbereichen 34 verbleiben.
Es ergibt sich der in 7 gezeigte Aufbau. Nachfolgend wird ein geeignetes Metall für die Wortleitungen eingefüllt, wobei optional eine Liner-Schicht vorgesehen wird. Geeignete Metallfüllungen umfassen insbesondere Wolfram, aber auch andere Metalle, die üblicherweise für niederohmige Metallleitungen verwendet werden. Die abgeschiedene Metallleitungsschicht wird zurückgeätzt, und der verbleibende Zwischenraum mit einer Si₃N₄-Schicht 36 nach bekannten Verfahren aufgefüllt. Nachfolgend erfolgt ein Planarisationsschritt.
Es ergibt sich der in 8 gezeigte Aufbau.
In einem nächsten Schritt werden die Bitleitungskontakte 37 durch fotolithografisches Strukturieren nach bekannten Verfahren und nachfolgendes Ätzen definiert. Anschließend wird das Material für die Bitleitungskontakte, beispielsweise Wolfram, abgeschieden und die sich ergebende Oberfläche wird planarisiert. Nach bekannten Verfahren wird sodann die M0-Metallisierungsebene, insbesondere durch Abscheiden einer Bitleitungsschicht und Ätzen der Bitleitung 38 hergestellt. Es ergibt sich der in 9A gezeigte Aufbau.
9B veranschaulicht eine Draufsicht auf die sich ergebende Speicherzellenanordnung nach Definition der Bitleitungskontakte 37a.
10 veranschaulicht eine Draufsicht auf die erfindungsgemäße Speicherzellenanordnung nach Definition der Bitleitungsbereiche 38a.
Im Vergleich zu herkömmlichen Speicherzellenanordnungen enthält die erfindungsgemäße Speicherzellenanordnung nunmehr zusätzlich zu den Wortleitungen 34 definierte Gate-Elektrodenbereiche 26 bzw. 30.
Ein zweites Ausführungsbeispiel wird unter Bezugnahme auf die 11 bis 21 näher erläutert.
Gemäß dem zweiten Ausführungsbeispiel wird der Speicherkondensator als ein Grabenkondensator realisiert, der über einen Oberflächenanschluss bzw. Surface Strap 43 mit dem ersten Source-/Drain-Bereich 18 eines Auswahltransistors verbunden wird, wobei der Auswahltransistor als ein Fin-FET realisiert ist. Hierbei ist zu berücksichtigen, dass selbstverständlich der Speicherkondensator auch als ein Stapelkondensator realisiert werden kann und insbesondere der Anschluss von zweiter Kondensatorelektrode an den ersten Source-/Drain-Bereich 18 des Auswahltransistors auch als ein vergrabener Anschluß bzw. Buried Strap realisiert werden kann.
11 veranschaulicht eine Draufsicht auf die Speicherzellenanordnung, die in diesem Fall wieder als eine Checkerboard- bzw. schachbrettmusterartige Anordnung realisiert ist. Selbstverständlich sind aber auch andere alternative Layouts denkbar.
In 11 sind insbesondere die Punkte veranschaulicht, entlang derer die Querschnitte der nachfolgenden Figuren aufgenommen sind. Der Schnitt von III bis IV verläuft zwischen zwei benachbarten Wortleitungen 33 bis zu dem aktiven Bereich 41 hin. Der Schnitt von IV bis V verläuft entlang eines aktiven Gebiets von einem Punkt, der links von einem Grabenkondensator angeordnet ist, bis zu einem Punkt, der im Zentrum eines Grabenkondensators angeordnet ist, und der Schnitt von V bis VI verläuft entlang einer Wortleitung von einem Zentrum eines Grabenkondensators bis zu einem weiteren Zentrum eines Grabenkondensators, unterhalb der Gate-Elektrode einer benachbarten Speicherzelle.
In 11 ist auch der Umriss einer Speicherzelle 42 veranschaulicht, die aus einem Speicherkondensator und einem Auswahltransistor aufgebaut ist. Der Flächenbedarf für eine derartige Speicherzelle beträgt 8 F², wobei F die minimale Strukturgröße der jeweiligen Technologie bezeichnet.
12 zeigt den Ausgangspunkt für die Durchführung des erfindungsgemäßen Verfahrens gemäß dem zweiten Ausführungsbeispiel. Zur Herstellung der in 12 gezeigten Struktur wird auf der Oberfläche 1 eines Halbleitersubstrats 2 zunächst eine SiO₂-Schicht 3 und eine Si₃N₄-Schicht 4 nach üblichen Verfahren als Hartmaskenschichten aufgebracht. Nach fotolithografischer Strukturierung der Kondensatorgräben werden diese in der Substratoberfläche nach bekannten Verfahren geätzt, anschließend wird die erste Kondensatorelektrode (nicht gezeigt), das Kondensatordielektrikum (nicht gezeigt) und die zweite Kondensatorelektrode 8 aus n-dotiertem Polysilizium hergestellt. Sodann wird nach üblichen Verfahren ein Isolationskragen 14 hergestellt und eine weitere n-dotierte Polysiliziumfüllung 15 abgeschieden. Die Polysiliziumfüllung 15 kann dabei dieselbe Dotierung aufweisen, wie die Polysiliziumschicht 8, aber auch von ihr verschieden sein und insbesondere ein anderes Material umfassen.
Nach einem Planarisierungsschritt werden darauf folgend die aktiven Bereiche 41 definiert, indem Isolationsstrukturen 16 fotolithografisch definiert werden. Die Isolationsstrukturen werden anschließend als Gräben geätzt, thermisch oxidiert, um eine sehr gute Oberfläche bereitzustellen, in der keine Leckströme auftreten, und nachfolgend werden die Isolationsgräben 16 gefüllt.
Die Füllung der Isolationsgräben kann beispielsweise durch Abscheiden einer SiO₂-Schicht durch ein HDP-(High Density Plasma-)Abscheideverfahren, Zurückätzen der SiO₂-Schicht, Abscheiden einer Si₃N₄-Schicht 44, die bei dem späteren Schritt zum Ätzen von Gräben für die Gate-Elektrode zur Tiefenkontrolle dient, und Auffüllen der Gräben mit einer weite ren SiO₂-Schicht erfolgen. Die Isolationsstrukturen 16 sind derart angeordnet, dass der Bereich von IV bis V vollständig innerhalb des aktiven Bereichs 41 verläuft. Nach Einbringen der Füllung in die Isolationsgräben wird die Oberfläche planarisiert.
In 12 veranschaulicht der mit I bezeichnete Bereich den Array-Bereich, während der mit II bezeichnete Bereich den Support-Bereich veranschaulicht. Genauer gesagt, ist der linke Teil der 12 der Speicherzellenbereich während der rechte Teil der 12 der Peripheriebereich ist, in dem insbesondere die Ansteuerschaltungen realisiert sind.
In einem nächsten Schritt wird der Wafer kurzzeitig in HF eingetaucht, um eine gegebenenfalls entstandene Siliziumdioxidschicht zu entfernen. Darauf folgend wird die Si₃N₄-Schicht 4 nach bekannten Verfahren entfernt und eine SiO₂-Opferschicht 45 auf der sich ergebenden Substratoberfläche durch einen Ofenprozess erzeugt. Anschließend erfolgen die üblicherweise durchgeführten Wannenimplantationen, beispielsweise zur Definition des Bereichs 58 im Halbleitersubstrat 2. In einem nächsten Schritt wird eine weitere Si₃N₄-Schicht 46 als Linerschicht aufgebracht, wobei diese Schicht sogar den Bereich zwischen zwei benachbarten Isolationsstrukturen 16 auffüllen kann. Nachfolgend wird eine weitere SiO₂-Schicht 47 durch ein TEOS-Verfahren abgeschieden. Anschließend wird eine dünne Maskenschicht 48 aus Polysilizium nach bekannten Verfahren aufgebracht.
Es ergibt sich der in 13 gezeigte Aufbau.
In einem nächsten Schritt werden die Bereiche, in denen die jeweilige Gate-Elektrode 17 zu bilden ist, freigelegt. Zunächst werden die entsprechenden Öffnungen unter Verwendung einer Lochmaske für die Gate-Bereiche fotolithografisch defi niert. Anschließend werden die Öffnungen 26 in die Polysiliziumschicht 48 und die SiO₂-Schicht 47 geätzt. Die Ätztiefe ist dabei derart bemessen, dass ungefähr auf der Höhe der in 12 veranschaulichten Höhe nach dem Ätzen der SiO₂-Füllung in den Isolationsgräben 16 gestoppt wird. Genauer gesagt, wird auf der Si₃N₄-Schicht 46 gestoppt. Anhand eines Endpunktsignals kann das Erreichen der Si₃N₄-Schicht erkannt werden.
Sodann wird der Support-Bereich II mit einer Blockmaske abgedeckt, um zu verhindern, dass ein Fin-FET auch in diesem Bereich gebildet wird. Anschließend wird die Si₃N₄-Schicht 46 im Speicherzellenfeld I weiter geätzt, und anschließend wird die Fotoresistschicht im Supportbereich II entfernt.
Es ergibt sich der in 14 gezeigte Aufbau. Nachfolgend wird eine Oxidätzung, die selektiv gegenüber Si₃N₄ ist, durchgeführt, wodurch die geöffneten Bereiche 26 bis zu der Si₃N₄-Schicht 46 herangeführt werden. Anschließend werden die Si₃N₄-Schicht 46 und die darunter liegende SiO₂-Opferschicht 45 sowie die dünne Oxidschicht auf dem aktiven Bereich entfernt. In einem nächsten Schritt wird das nunmehr freiliegende SiO₂-Material 12 anisotrop selektiv gegenüber Si₃N₄ geätzt, bis die Si₃N₄-Schicht 44 erreicht ist. Darauf folgend wird der freiliegende Teil der Si₃N₄-Schicht 44 entfernt, und das freiliegende Material der SiO₂-Füllung 11 wird an den Flanken entfernt.
In einem nächsten Schritt wird eine Gate-Oxidschicht 51 durch einen Ofenprozess konform erzeugt. Nachfolgend wird Polysilizium als Material der Gate-Elektrode 17 abgeschieden und wird bis auf die Oberfläche der SiO₂-Schicht 47 planarisiert.
Es ergibt sich der in 15 gezeigte Aufbau.
Dadurch, dass bei den vorstehend beschriebenen Prozessierungsschritten die Öffnungen 26 für die Gate-Elektroden jeweils nur an den mit der Lochmaske definierten Bereichen geätzt werden, kann eine gegenseitige Isolierung benachbarter Wortleitungen besonders wirkungsvoll erreicht werden.
In einem nächsten Schritt wird die Oxidschicht 47 nasschemisch bis zu der Si₃N₄-Schicht 46 geätzt. Nachfolgend werden die Si₃N₄-Schicht 46 sowie die darunter liegende SiO₂-Opferschicht 45 nach bekannten Verfahren entfernt. Durch ein thermisches Oxidationsverfahren wird jeweils eine Seitenwandoxidschicht 39 an den Seitenwänden der Gate-Elektroden erzeugt. Anschließend wird ein Implantationsschritt zur Definition der Source-/Drain-Bereiche durchgeführt. Nachfolgend wird eine Si₃N₄-Spacerschicht 52 nach bekannten Verfahren abgeschieden und darauf folgend ein nachfolgender Implantationsschritt zur Definition der Source-/Drain-Bereiche durchgeführt. Nach Abscheidung einer weiteren Si₃N₄-Schicht wird eine BPSG-Füllung 27 aufgebracht und nach bekannten Verfahren oberhalb des Polysiliziums planarisiert.
Es ergibt sich der in 16 gezeigte Aufbau.
In einem nächsten Schritt werden die Oberflächenbereiche für die Bereitstellung des Oberflächenanschlusses 43 strukturiert. Dazu wird zunächst der Oberflächenanschlussbereich durch bekannte Verfahren fotolithografisch definiert und anschließend die BPSG-Schicht 27 selektiv zu Siliziumnitrid und Silizium geätzt. Anschließend werden die Si₃N₄-Schichten 52, 44 sowie die SiO₂-Schicht 11 an den freigelegten Bereichen geätzt. Optional können an dieser Stelle die freigelegten Source-/Drain-Bereiche, an denen später auch der Oberflächenanschluss zu bilden ist, durch Durchführen eines selektiven Epitaxieverfahrens und Dotieren dieses epitaktisch aufge wachsenen Bereiches durch Implantation ein räumlich erhöhter Source-/Drain-Bereich hergestellt werden.
Ohne Durchführung dieses optionalen Prozessschrittes ergibt sich der in 17 gezeigte Aufbau.
Anschließend wird die oberhalb der Kondensatorgräben 50 angeordnete SiO₂-Schicht 11 geätzt, und eine TiN-Linerschicht (nicht gezeigt) wird abgeschieden. Nachfolgend wird das Material für den Oberflächenanschluss 43, beispielsweise Wolfram oder Polysilizium abgeschieden und nach bekannten Verfahren zurückgeätzt. Anschließend werden die überstehenden SiO₂-Bereiche entfernt und eine Si₃N₄-Schicht 49 abgeschieden. Diese wird zurückgeätzt, um die Bereiche oberhalb der Gate-Elektroden 17 freizulegen. Je nach entstandener Topologie wird nachfolgend ein Planarisierungsschritt durchgeführt, wobei auf der Nitridkappe 49 gestoppt wird.
Es ergibt sich der in 18 gezeigte Aufbau.
In einem nachfolgenden Schritt werden durch ein reaktives Ionenätzverfahren die Wortleitungen definiert. Dazu wird zunächst das Material für die Wortleitungen abgeschieden. Im vorliegenden Fall sind die Wortleitungen aus einer TiN-Schicht 30 und einer Si₃N₄-Schicht 50 aufgebaut. Alternativ kann der niederohmige Anteil der Wortleitungen auch aus einem TiN/W- oder einem Polysilizium/WSi-Schichtstapel aufgebaut sein. Nach ganzflächigem Aufbringen dieses Schichtstapels werden die Wortleitungen fotolithografisch nach bekannten Verfahren strukturiert und geätzt, wobei dieser Schritt so ausgeführt wird, dass im Bereich zwischen IV und V der linke Teil der Gate-Elektroden 17 leicht überätzt wird.
Es ergibt sich der in 19 gezeigte Aufbau. In einem nächsten Schritt wird eine Siliziumnitridschicht nach bekann ten Verfahren an den Wortleitungen aufgebracht und geätzt, so dass sich eine Spacerschicht 40 ergibt. Anschließend wird eine SiO₂-Schicht 53 ganzflächig aufgebracht. In dieser SiO₂-Schicht 53 werden die Bitleitungskontakte nachfolgend durch bekannte Verfahren zunächst fotolithografisch definiert und anschließend geätzt.
Es ergibt sich der in 20 gezeigte Aufbau.
Optional kann in einem nächsten Schritt durch ein selektives Epitaxieverfahren eine einkristalline Siliziumschicht 54 am Kontaktbereich zu dem zweiten Source-/Drain-Bereich hergestellt und nachfolgend durch Ionenimplantation dotiert werden. Durch einen derartigen optionalen Schritt kann eine größere Kontaktfläche zwischen Bitleitungskontakt und zweitem Source-/Drain-Bereich bereitgestellt werden. Weiterhin werden im Support-Bereich II Kontakte geätzt.
Nachfolgend wird der Bitleitungskontakt 37 durch Abscheiden einer TiN-Linerschicht und Wolfram fertig gestellt. Anschließend wird nach bekannten Verfahren die M0-Metallisierungsebene durch Aufbringen eines Bitleitungsmaterials und Strukturieren der Bitleitungen 38 fertig gestellt.
Es ergibt sich der in 21 dargestellte Aufbau.
In 21 veranschaulicht der zwischen IV und V dargestellte Bereich den Querschnitt durch einen aktiven Bereich 41. In dem rechten Grabenkondensator 5 gespeicherte Ladung wird über den Oberflächenanschluss 43 zu dem ersten Source-/Drain-Bereich 18 geleitet, und der leitende Kanal bildet sich zwischen dem ersten Source-/Drain-Bereich 18 und dem zweiten Source-/Drain-Bereich 19 aus. Die Leitfähigkeit des Kanals wird durch die Gate-Elektrode 17 gesteuert, die wiederum leitend mit den Wortleitungen 30 verbunden ist. Über den epitaktisch aufgewachsenen Siliziumbereich 54 und den Bitleitungskontakt 37 kann die gespeicherte Information über die Bitleitung 38 ausgelesen werden.
Wie in 21 zu sehen ist, sind die Gate-Elektrodenebene 17 und die Wortleitungsebene 30 deutlich voneinander getrennt. Insbesondere ist die Wortleitung 30 auf einem anderen Niveau angeordnet als die Gate-Elektrode 17.
Die konkrete Ausgestaltung des Auswahltransistors 9 als Fin-FET lässt sich anhand des Schnitts zwischen V und VI erkennen. Der Schnitt zwischen V und VI verläuft unterhalb einer Wortleitung. Wie deutlich zu sehen ist, ist der aktive Bereich zwischen den beiden Isolationsgräben 16 stegförmig ausgebildet und wird von der Gate-Elektrode 17 an drei Seiten umschlossen.

I: Speicherzellenfeld
II: Peripherie
III-VI: definierte Punkte im Speicherzellenfeld
1: Oberfläche
2: Halbleiter-Substrat
3: SiO₂-Schicht
4: Si₃N₄-SCh1Cht
5: Graben
5a: definierte Grabengebiete
6: erste Kondensatorelektrode
7: Kondensatordielektrikum
8: zweite Kondensatorelektrode
9: Speicherkondensator
10: Auswahltransistor
11: SiO₂-Füllung
12: SiO₂-Füllung
13: Isolationsschicht
14: Isolationskragen
15: Polysilizium
16: Isolationsstruktur
17: Gate-Elektrode
17a: Polysiliziumschicht
17b: Silizidschicht
17c: Si₃N₄-Schicht
18: erster Source-/Drain-Bereich
19: zweiter Source-/Drain-Bereich
20: Kontaktlöcher für Oberflächenanschluß
21: n⁺-dotierter Bereich (buried strap)
22: n⁺-dotiertes Gebiet
23: Kanalbereich
25: n⁺-dotierter Bereich
26: definierter Gate-Bereich
27: BPSG-Schicht
28: Si₃N₄-Spacer
29: Si₃N₄-Schicht
30: Gate-Elektroden-Streifen
31: definierter Unterbrechungsbereich
32: SiO₂-Schicht
33: Wortleitung
34: definierter Wortleitungsbereich
35: Si₃N₄-Spacer
36: Si₃N₄-Schicht
37: Bitleitungskontakt
37a: definierter Bitleitungskontaktbereich
38: Bitleitung
38a: definierter Bitleitungsbereich
39: SiO₂-Schicht
40: Si₃N₄-Spacer
41: aktiver Bereich
41a: definierter aktiver Bereich
42: Speicherzelle
43: Oberflächenanschluß
44: Si₃N₄-Schicht
45: SiO₂-Opferschicht
46: Si₃N₄-Schicht
47: SiO₂-Schicht
48: Polysilizium-Schicht
49: Si₃N₄-Füllung
50: Si₃N₄-Schicht
51: Gateoxid
52: Si₃N₄-Spacer
53: SiO₂-Schicht
56: Passive Wortleitung
57: SiO₂-Schicht
58: Substratanschluß

Claims

Verfahren zur Herstellung einer Speicherzellenanordnung, wobei zumindest teilweise in einem Halbleitersubstrat (2) eine Vielzahl von Speicherzellen (42), die jeweils einen Speicherkondensator (9) zur Speicherung von elektrischer Ladung und einen Auswahltransistor (10) zur Ansteuerung des Speicherkondensators umfassen, sowie eine Vielzahl von Wortleitungen (33), die in einer ersten Richtung angeordnet sind, und Bitleitungen (38), die in einer zweiten, die erste Richtung schneidenden Richtung angeordnet sind, gebildet werden, mit den Schritten: – Ausbilden mindestens einer ersten Kondensatorelektrode (6), eines Speicherdielektrikums (7) und einer zweiten Kondensatorelektrode (8) des Speicherkondensators (9); – Ausbilden mindestens einer Gate-Elektrode (17) aus einem elektrisch leitenden Gate-Material, eines ersten Source-/Drain-Bereich (18) sowie eines zweiten Source-/Drain-Bereichs (19) des Auswahltransistors (10), wobei dieser Schritt derart ausgeführt wird, dass die zweite Kondensatorelektrode (8) des Speicherkondensators (9) mit dem ersten Source-/Drain-Bereich (18) des Auswahltransistors (10) verbunden wird und der erste und der zweite Source-/Drain-Bereich (18, 19) miteinander über einen in dem Halbleitersubstrat (2) angeordneten Kanalbereich (23) verbunden sind und die Gate-Elektrode (17) benachbart zu dem Kanalbereich (23) angeordnet ist und von dem Kanalbereich (23) elektrisch isoliert ist; – Bereitstellen einer Vielzahl von Wortleitungen (33) aus einem elektrisch leitenden Material, wobei eine Wortleitung (33) mit einer Vielzahl von Gate-Elektroden (17), die jeweils entlang der ersten Richtung angeordneten Speicherzellen zugeordnet sind, verbunden wird und geeignet ist, die mit ihr verbundenen Gate-Elektroden (17) zur Auslösung eines Auslesevorgangs anzusteuern, – Bereitstellen von Bitleitungskontakten (37), die geeignet sind, jeweils den zweiten Source-/Drain-Bereich (19) eines Auswahltransistors (10) mit der zugehörigen Bitleitung (38) zu verbinden, – Bereitstellen einer Vielzahl von Bitleitungen (38) aus einem elektrisch leitenden Material, die geeignet sind, die ausgelesene elektrische Ladung zu übertragen, wobei für jede Speicherzelle die mindestens eine Gate-Elektrode (17) zunächst isoliert von allen anderen Gate-Elektroden (17), die einer bestimmten Wortleitung (33) zugeordnet sind, hergestellt wird und erst in einem nachfolgenden Schritt über die Wortleitung (33) mit den anderen Gate-Elektroden (17), die der entsprechenden Wortleitung (33) zugeordnet sind, verbunden wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das elektrisch leitende Material der Wortleitungen (33) von dem Material der Gate-Elektrode (17) verschieden ist.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Speicherzellen (42) jeweils in Zellenzeilen und Zellenspalten angeordnet werden und die Speicherkondensatoren (9) und Auswahltransistoren (10) in der Art eines Schachbrettmusters angeordnet werden, wobei die Auswahltransistoren (10) jeweils einander diagonal benachbarten ersten Feldern und die Speicherkondensatoren (9) jeweils dazwischenliegenden und diagonal benachbarten zweiten Feldern zugeordnet sind.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Speicherzellen (42) jeweils in Zellenzeilen und Zellenspalten angeordnet werden und die Speicherkondensatoren (9) und Auswahltransistoren (10) jeweils paarweise zueinander benachbart angeordnet werden, so dass jeweils zwei benachbarten Speicherzellen ein gemeinsamer Bitleitungskontakt (37) zugeordnet wird.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Speicherkondensatoren (9) jeweils als Grabenkondensatoren ausgeführt werden.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Speicherkondensatoren (9) jeweils als Stapelkondensatoren ausgeführt werden.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Schritt zum Ausbilden der Gate-Elektrode (17) das Aufbringen einer Schicht aus dem elektrisch leitenden Gate-Material und das nachfolgende Strukturieren der Gate-Elektrode umfasst.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Schritt zum Ausbilden der Gate-Elektrode (17) das Aufbringen einer Schicht aus einem Hilfsmaterial, das Ätzen eines der Gate-Elektrode zugeordneten Bereichs in dem Hilfsmaterial und das Einbringen des Gate-Materials in den geätzten Bereich umfasst.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Schritt zum Ausbilden der Wortleitungen (33) das Aufbringen einer Schicht aus dem elektrisch leitenden Material und das nachfolgende Strukturieren der Wortleitungen umfasst.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Schritt zum Ausbilden der Wortleitungen (33) das Aufbringen einer Schicht aus einem Hilfsmaterial, das Ätzen von den Wortleitungen zugeordneten Bereichen (34) in dem Hilfsmaterial und das Einbringen des leitenden Materials in den geätzten Bereich umfasst.
Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Wortleitungen (33) nach dem Schritt zum Ausbilden des ersten und des zweiten Source-/Drain-Bereichs (18, 19) ausgebildet werden.
Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der erste und der zweite Source-/Drain-Bereich (18, 19) jeweils derart ausgebildet werden, dass der Stromfluß durch den leitenden Kanalbereich (23) im wesentlichen horizontal erfolgt.
Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass das Ausbilden des Auswahltransistors (10) das Erzeugen eines stegförmigen Halbleitersubstratbereichs, in dem der leitende Kanalbereich (23) ausgebildet wird, umfasst.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Gate-Elektrode (17) so ausgebildet wird, dass die Gate-Elektrode (17) den Kanalbereich (23) an mindestens zwei gegenüberliegenden Seiten umschließt.
Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Gate-Elektrode (17) im Querschnitt im Wesentlichen U-förmig ausgebildet wird, wobei der Kanalbereich (23) an drei Seiten von der Gate-Elektrode (17) umschlossen wird.
Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die zweite Kondensatorelektrode (8) und der erste Source-/Drain-Bereich (18) des Auswahltransistors (10) über einen innerhalb des Halbleitersubstrats angeordneten Verbindungsbereich (21) miteinander verbunden werden.
Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die zweite Kondensatorelektrode (8) und der erste Source-/Drain-Bereich (18) des Auswahltransistors (10) über einen oberhalb der Oberfläche des Halbleitersubstrats angeordneten Verbindungsbereich (43) miteinander verbunden werden.
Speicherzellenanordnung, die eine Vielzahl von zumindest teilweise in einem Halbleitersubstrat (2) ausgebildeten Speicherzellen (42), die jeweils einen Speicherkondensator (9) zur Speicherung von elektrischer Ladung und einen Auswahltransistor (10) zur Ansteuerung des Speicherkondensators (9) umfassen, sowie eine Vielzahl von Wortleitungen (33), die in einer ersten Richtung angeordnet sind, und Bitleitungen (38), die in einer zweiten, die erste Richtung schneidenden Richtung angeordnet sind, umfasst, wobei – der Speicherkondensator (9) mindestens eine erste Kondensatorelektrode (6), ein Speicherdielektrikum (7) und eine zweite Kondensatorelektrode (8) umfasst; – der Auswahltransistor (10) mindestens einer Gate-Elektrode (17) aus einem elektrisch leitenden Gate-Material, einen ersten Source-/Drain-Bereich (18) sowie einen zweiten Source/Drain-Bereich (19) umfasst, wobei die zweite Kondensator elektrode (8) des Speicherkondensators (9) mit dem ersten Source-/Drain-Bereich (18) des Auswahltransistors (10) verbunden ist und der erste und der zweite Source-/Drain-Bereich (18, 19) miteinander über einen in dem Halbleitersubstrat angeordneten Kanalbereich (23) verbunden sind und die Gate-Elektrode (17) benachbart zu dem Kanalbereich (23) angeordnet ist und von dem Kanalbereich (23) elektrisch isoliert ist; – eine Wortleitung (33) mit einer Vielzahl von abschnittsweise ausgebildeten Gate-Elektroden (17), die jeweils entlang der ersten Richtung angeordneten Speicherzellen zugeordnet sind, verbunden ist und geeignet ist, die mit ihnen verbundenen Gate-Elektroden (17) zur Auslösung eines Auslesevorgangs anzusteuern, – jeweils der zweite Source-/Drain-Bereich (19) eines Auswahltransistors (10) über einen Bitleitungskontakt (37) mit der zugehörigen Bitleitung (38), die geeignet ist, die ausgelesene elektrische Ladung zu übertragen, verbunden ist, wobei in einem Querschnitt entlang des leitenden Kanalbereichs (23) die Unterkante der Gate-Elektroden (17) jeweils auf einer anderen Höhe als die Unterkante der Wortleitungen (33) angeordnet ist, wobei die Höhe senkrecht zur Substratoberfläche (1) gemessen ist.
Speicherzellenanordnung nach Anspruch 18, dadurch gekennzeichnet, dass das elektrisch leitende Material der Wortleitungen (33) von dem Material der Gate-Elektroden (17) verschieden ist.
Speicherzellenanordnung nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass die Speicherzellen (42) jeweils in Zellenzeilen und Zellenspalten angeordnet sind und die Speicherkondensatoren (9) und Auswahltransistoren (10) in der Art eines Schachbrettmusters angeordnet sind, wobei die Auswahltransistoren (10) jeweils einander diagonal benachbarten ersten Feldern und die Speicherkondensatoren (9) jeweils dazwischenliegenden und diagonal benachbarten zweiten Feldern zugeordnet sind.
Speicherzellenanordnung nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass die Speicherzellen (42) jeweils in Zellenzeilen und Zellenspalten angeordnet sind und die Speicherkondensatoren (9) und Auswahltransistoren (10) jeweils paarweise zueinander benachbart angeordnet sind, so dass jeweils zwei benachbarten Speicherzellen (42) ein gemeinsamer Bitleitungskontakt (37) zugeordnet ist.
Speicherzellenanordnung nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, dass die Speicherkondensatoren (9) jeweils als Grabenkondensatoren ausgeführt sind.
Speicherzellenanordnung nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, dass die Speicherkondensatoren (9) jeweils als Stapelkondensatoren ausgeführt sind.
Speicherzellenanordnung nach einem der Ansprüche 18 bis 22, dadurch gekennzeichnet, dass die zweite Kondensatorelektrode (8) und der erste Source-/Drain-Bereich (18) des Auswahltransistors (10) über einen innerhalb des Halbleitersubstrats (2) angeordneten Verbindungsbereich (21) miteinander verbunden sind.
Speicherzellenanordnung nach einem der Ansprüche 18 bis 23, dadurch gekennzeichnet, dass die zweite Kondensatorelektrode (8) und der erste Source-/Drain-Bereich (18) des Auswahltransistors (10) über einen oberhalb der Oberfläche des Halbleitersubstrats (2) angeordneten Verbindungsbereich (43) miteinander verbunden sind.
Speicherzellenanordnung nach einem der Ansprüche 18 bis 25, dadurch gekennzeichnet, dass der erste und der zweite Source-/Drain-Bereich (18, 19) jeweils derart ausgebildet sind, dass der Stromfluß durch den leitenden Kanalbereich (23) im wesentlichen horizontal erfolgt.
Speicherzellenanordnung nach einem der Ansprüche 18 bis 26, dadurch gekennzeichnet, dass der leitende Kanalbereich (23) in einem stegförmigen Halbleitersubstratbereich ausgebildet ist.
Speicherzellenanordnung nach Anspruch 27, dadurch gekennzeichnet, dass die Gate-Elektrode (17) den Kanalbereich (23) an mindestens zwei gegenüberliegenden Seiten umschließt.
Speicherzellenanordnung nach Anspruch 28, dadurch gekennzeichnet, dass die Gate-Elektrode (17) im Querschnitt im Wesentlichen U-förmig ausgebildet ist, wobei der Kanalbereich (23) an drei Seiten von der Gate-Elektrode (17) umschlossen wird.