DE102004043858A1

DE102004043858A1 - Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung und Speicherzellenanordnung

Info

Publication number: DE102004043858A1
Application number: DE102004043858A
Authority: DE
Inventors: Rolf Weis
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-09-10
Filing date: 2004-09-10
Publication date: 2006-03-16
Also published as: US20060057814A1

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer DRAM-Speicherzelle (25), die einen Grabenkondensator (23) und einen Auswahltransistor (24) umfasst. Bei dem Verfahren wird nach Ätzen des Kondensatorgrabens und optional Herstellung der ersten Kondensatorelektrode der Graben mit einer Dummy-Füllung (9) gefüllt. Nach Bereitstellen von Gate-Elektrode und dem ersten und zweiten Source-/Drain-Bereich wird die Dummy-Füllung (9) wieder entfernt und das Kondensatordielektrikum (7) und die zweite Kondensatorelektrode (8) bereitgestellt. Dadurch können trotz Verwendung von Hochtemperaturschritten temperaturempfindliche Materialien für das Kondensatordielektrikum und die zweite Kondensatorelektrode verwendet werden. DOLLAR A Bei der erfindungsgemäßen Speicherzellenanordnung weicht die Richtung des leitenden Kanals, welcher ersten und zweiten Source-/Drain-Bereich (18, 19) miteinander verbindet, von der Richtung der Bitleitungen (40) und der Wortleitungen (20) ab, vorzugsweise um 45 DEG .

Description

Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung und Speicherzellenanordnung
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung sowie auf eine Speicherzellenanordnung.

Speicherzellen dynamischer Schreib-Lesespeicher mit wahlfreiem Zugriff (Dynamic Random Access Memory; DRAMs) umfassen in der Regel einen Speicherkondensator und einen Auswahltransistor. In dem Speicherkondensator wird die Information von einer elektrischen Ladung gespeichert, die eine logische Größe 0 oder 1, darstellt. Durch Ansteuerung des Auslese- bzw. Auswahltransistors über eine Wortleitung kann die in dem Speicherkondensator gespeicherte Information über eine Bitleitung ausgelesen werden. Zur sicheren Speicherung der Ladung und Unterscheidbarkeit der ausgelesenen Information muss der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicherkondensators wird derzeit bei ca. 25 fF gesehen.

Durch Ansprechen des Auswahltransistors wird ein Einschreibbeziehungsweise Auslesevorgang des Speicherkondensators ausgelöst. Da die Kondensatorladung des Speicherkondensators infolge von Rekombination und Leckströmen sich sehr schnell abbaut, wird die Ladung in der Regel im Millisekundentakt wieder aufgefrischt.

Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muss die benötigte Fläche der Ein-Transistor-Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muss die Mindestkapazität des Speicherkondensa tors erhalten bleiben, damit ein ausreichend großes Lesesignal der DRAM-Speicherzelle erhalten wird.

Bis zur 1 MBit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4 MBit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensionale Anordnung des Speicherkondensators erzielt. Eine Möglichkeit besteht darin, den Speicherkondensator in einem Graben zu realisieren. Als Elektroden des Speicherkondensators wirken in diesem Fall beispielsweise ein an die Wand des Grabens angrenzendes Diffusionsgebiet sowie eine dotierte Polysiliziumfüllung im Graben. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Dadurch wird die effektive Fläche des Speicherkondensators, von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Durch Reduktion des Querschnitts des Grabens bei gleichzeitiger Erhöhung seiner Tiefe lässt sich die Packungsdichte weiter erhöhen.

Eine weitere Ausgestaltung eines dreidimensionalen Speicherkondensators ist der so genannte Stapelkondensator, der ebenfalls seitlich an den Auswahltransistor angrenzt und vorzugsweise im Wesentlichen oberhalb des Auswahltransistors angeordnet ist, wobei die innenliegende Kondensatorelektrode mit dem Auswahltransistor leitend verbunden ist.

In der Vergangenheit sind zahlreiche Maßnahmen ergriffen worden, um die Speicherkapazität der Grabenkondensatoren zu erhöhen. Eine Maßnahme ist die Skalierung der Dicke des Speicherdielektrikums. Weiterhin kann die Oberfläche innerhalb des Grabenkondensators durch nasschemische Aufweitung der Grabenstruktur vergrößert werden (bottle). Darüber hinaus ist es möglich, die Oberfläche innerhalb des Grabens durch eine Aufrauung, beispielsweise, indem eine HSG-Polysilizium-Schicht aufgebracht wird, zu vergrößern.

Weitere Ansätze umfassen eine Minimierung der Elektrodenverarmung der Kondensatorelektroden durch eine Erhöhung der Dotierung des Si-Elektrodenmaterials bzw. die Verwendung von Metall-Elektroden, wodurch zugleich der Widerstand der Elektroden drastisch verringert werden kann. Auch kann das bisherige NO-Dielektrikum durch ein High-k-Dielektrikum ersetzt werden, um die Kapazität des Grabenkondensators zu erhöhen.

Üblicherweise verlieren High-k-Dielektrika ihre vorteilhaften Eigenschaften, wenn sie auf höhere Temperaturen, d.h. Temperaturen größer als 600 bis 700°C erhitzt werden.

Die Verwendung von High-k-Dielektrika würde eine Verringerung der für den Speicherkondensator mit einer vorgegebenen Speicherkapazität erforderlichen Fläche zulassen, wodurch eine vorgegebene Zelle ohne Kapazitätsverlust in ihrer Größe reduziert werden kann. Als Folge kann die Retentionszeit, d.h. die Zeit innerhalb derer eine gespeicherte Ladung wieder erkennbar gespeichert bleibt, bei verringertem Platzbedarf beibehalten werden.

Der Integration von High-k-Dielektrika in die derzeitige DRAM-Technologie mit Grabenkondensatoren sind Grenzen gesetzt gewesen, da nach Bildung des Grabenkondensators und insbesondere Abscheidung des Speicherdielektrikums und der oberen Kondensatorelektrode mehrere Hochtemperatur- und insbesondere Temperaturbehandlungsschritte durchgeführt werden, die zur Fertigstellung der Komponenten erforderlich sind. Beispielsweise sind für die Oxidation der Isolationsgräben, die die aktiven Bereiche seitlich begrenzen, für Schritte zur Oxida tion der Seitenwände der Gate-Elektroden und zur Erzeugung von Oxid-Opferschichten Hochtemperaturschritte erforderlich.

Der derzeitige DRAM-Prozess zur Herstellung einer DRAM-Speicherzelle mit Grabenkondensator hat die folgende Reihenfolge:

– Bildung des Kondensatorgrabens,
– Ausbilden des Kondensators mit unterer Kondensatorelektrode, Speicherdielektrikum, oberer Kondensatorelektrode,
– Bildung der Isolationsgräben,
– Bildung der Gate-Elektroden,
– Herstellung der MOL-Metallisierungsebene,
– Herstellung der BEOL-Metallisierungsebene.

Dabei umfassen insbesondere die Schritte zur Bildung der Isolationsgräben, der Gate-Elektroden sowie zum Bereitstellen der Source/Drain-Bereiche Hochtemperaturschritte. So werden beispielsweise zur Aktivierung der hochdotierten Source/Drain-Bereiche Temperaturbehandlungsschritte bei etwa 950° bis 1000°C durchgeführt.

Bei derzeit verwendeten DRAM-Speicherzellen wird der elektrische Anschluss zwischen zweiter Kondensatorelektrode und erstem Source-/Drain-Bereich des Auswahltransistors durch einen vergrabenen, hochdotierten Anschlussbereich (Buried Strap) realisiert. Mit einem derartigen Buried Strap ist jedoch einerseits das Problem der Ausdiffusion des hochdotierten Bereichs verbunden, andererseits darf der Buried-Strap-Anschluss nur einseitig kontaktiert werden und schließlich ist zwischen den hochdotierten Bereichen immer ein Mindestabstand erforderlich, damit die Eigenschaften der Vorrichtung nicht beeinträchtigt werden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung einer Speicherzelle bereitzustellen.

Es ist weiterhin Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Speicherzellenanordnung bereitzustellen, und es ist Aufgabe der Erfindung, eine Speicherzellenanordnung bereitzustellen.

Gemäß der vorliegenden Erfindung wird die Aufgabe gelöst durch ein Verfahren zur Herstellung einer zumindest teilweise in einem Halbleiter-Substrat angeordneten Speicherzelle mit einem Speicherkondensator, der als Grabenkondensator ausgeführt ist und geeignet ist, elektrische Ladung zu speichern, und einem Auswahltransistor, der geeignet ist, den Speicherkondensator anzusteuern, mit den Schritten:

– Bereitstellen eines Halbleiter-Substrats;
– Ätzen eines Grabens in eine Oberfläche des Halbleiter-Substrats, wobei eine Grabenwand erzeugt wird;

wobei das Verfahren weiterhin das Bereitstellen des Auswahltransistors mit einem ersten und zweiten Source-/Drain-Bereich, einem leitenden Kanal in dem Halbleiter-Substrat, der sich zwischen erstem und zweiten Source-/Drain-Bereich erstreckt, und einer Gate-Elektrode sowie die Bildung des Speicherkondensators mit einer ersten, an die Grabenwand angrenzenden Kondensatorelektrode, einer dielektrischen Schicht, die an die Kondensatorelektrode angrenzt, und einer zweiten, an die dielektrische Schicht angrenzenden Kondensatorelektrode, und das
elektrische Verbinden von zweiter Kondensatorelektrode mit dem ersten Source-/Drain-Bereich des Auswahltransistors umfasst,
wobei die Schritte zum Bilden der dielektrischen Schicht und der zweiten Kondensatorelektrode nach dem Schritt zum Bereitstellen des ersten und des zweiten Source-/Drain-Bereichs durchgeführt werden.

Gemäß der vorliegenden Erfindung ist somit vorgesehen, dass die dielektrische Schicht und die zweite Kondensatorelektrode nach den Schritten zum Bereitstellen der Source-/Drain-Bereiche und der Gate-Elektrode ausgebildet werden. „Bereitstellen" umfasst dabei nicht nur das Dotieren sondern auch insbesondere das Durchführen der notwendigen Hochtemperaturbehandlungsschritte bei Temperaturen höher als 900°, 800° oder auch 700°C, durch die die dotierten Bereiche elektrisch aktiviert werden. Dadurch ist es möglich, sämtliche Schritte, bei denen eine hohe Temperatur erforderlich ist, durchzuführen, bevor die dielektrische Schicht gebildet wird. Entsprechend kann die dielektrische Schicht aus einem temperaturempfindlichen Material, insbesondere aus einem Material mit einer hohen Dielektrizitätskonstante gebildet sein, ohne dass diese Eigenschaft durch einen nachfolgenden Hochtemperaturschritt verloren ginge. Ferner kann auch als Material der zweiten Kondensatorelektrode ein temperaturempfindliches Material, insbesondere ein hochleitfähiges Material verwendet werden. Als Folge kann die Kapazität des Kondensators und damit die Leistungsfähigkeit der sich ergebenden Speicherzelle stark erhöht werden.

Dadurch, dass die Komponenten aus temperaturempfindlichen Materialien erst nach den Schritten zum Bilden der Source-/Drain-Bereiche und der Gate-Elektrode ausgebildet werden, können für die Ausbildung der Gate-Elektrode auch Prozessschritte verwendet werden, die eine hohe Temperatur erfordern und die bei üblicherweise verwendeten Prozessflüssen nicht verwendet oder modifiziert wurden, um eine Temperaturbelastung der bereits abgeschiedenen dielektrischen Schicht sowie der zweiten Kondensatorelektrode zu vermindern.

Der Transistor der Speicherzelle kann dabei beliebig ausgeführt sein und insbesondere einen so genannten Fin-FET umfassen.

Gemäß der vorliegenden Erfindung ist insbesondere vorgesehen, dass der Kondensatorgraben nach seiner Herstellung mit einem Dummymaterial aufgefüllt wird, welches nach den Schritten zur Bildung der Source-/Drain-Bereiche und der Gate-Elektrode wieder entfernt wird.

Geeignete Dummymaterialien sind solche Materialien, die temperaturbeständig während den durchzuführenden Hochtemperaturschritten sind und die auch nach Durchführung der Hochtemperaturschritte wieder vollständig entfernbar sind. Beispiele für Dummymaterialien umfassen insbesondere Silizium oder auch Silizium-Germanium-Legierungen, die vorteilhaft sind, weil sie eine höhere Ätzselektivität aufweisen.

Der Schritt zum Bilden der ersten Kondensatorelektrode kann beispielsweise den Schritt zum Dotieren des an die Grabenwand angrenzenden Substratbereichs umfassen und/oder das Abscheiden einer Metallschicht umfassen. Das heißt, die erste Kondensatorelektrode kann beispielsweise aus einem hochdotierten Grabenwandbereich und einer angrenzenden Metallschicht aufgebaut sein. Insbesondere ist bevorzugt, dass der Schritt zum Dotieren des an die Grabenwand angrenzenden Substratbereichs zu einem früheren Verfahrensstadium durchgeführt wird, da dieser Schritt üblicherweise bei sehr hohen Temperaturen durchgeführt wird. Beispielsweise kann als Dotierquellenmaterial ein hochdotiertes Material wie Arsenglas verwendet werden, aus dem die Dotierstoffe während eines Temperaturbehandlungsschrittes ausdiffundieren.

Der Schritt zum Bilden der ersten Kondensatorelektrode kann vor oder nach dem Schritt zum Bilden der Gate-Elektrode durchgeführt werden. Genauer gesagt ist es möglich, erst die Kondensatorelektrode zu bilden, den Rest des Kondensatorgrabens mit einer Dummyfüllung, die später entfernt werden wird, zu füllen und sodann die weiteren Verfahrensschritte zur Herstellung der Speicherzelle durchzuführen. Alternativ kann aber auch, beispielsweise nach dem Schritt zum Dotieren des an die Grabenwand angrenzenden Substratbereichs, der Kondensatorgraben mit dem Dummy-Material verfüllt werden und erst nach Fertigstellung der weiteren Komponenten der Speicherzelle und insbesondere der Gate-Elektrode mit der ersten Kondensatorelektrode, dem Speicherdielektrikum und der zweiten Kondensatorelektrode gefüllt werden.

Wenn der Schritt zum Bilden der ersten Kondensatorelektrode die Schritte zum Dotieren des an die Grabenwand angrenzenden Substratbereichs und zum Abscheiden eines Elektrodenmaterials umfasst, kann insbesondere zunächst der Dotierschritt durchgeführt werden; sodann wird die Gate-Elektrode gebildet, und anschließend wird das Elektrodenmaterial abgeschieden.

Allgemeiner ausgedrückt, wird bei einem mehrstufigen Verfahren zur Herstellung der ersten Kondensatorelektrode ein Teil vor und ein anderer Teil der Schritte nach Bereitstellen der Gate-Elektrode durchgeführt.

Gemäß der vorliegenden Erfindung ist insbesondere bevorzugt, dass der Schritt zum elektrischen Verbinden von zweiter Kondensatorelektrode mit dem ersten Source-/Drain-Bereich des Auswahltransistors nach dem Schritt zum Bilden der zweiten Kondensatorelektrode durchgeführt wird. Insbesondere ist bevorzugt, dass diese elektrische Verbindung durch einen Oberflächenanschluss, das heißt, einen so genannten Surface- bzw. Plug-Strap realisiert wird. Dadurch können die mit dem Buried Strap verbundenen Nachteile, also insbesondere die Ausdiffusion und das Problem des einseitigen Anschlusses vermieden werden.

Durch das erfindungsgemäße Verfahren wird insbesondere eine Speicherzelle mit einem planaren Auswahltransistor herge stellt, d.h. einem Auswahltransistor, bei dem der Stromfluss im Wesentlichen horizontal zur Substratoberfläche erfolgt. Genauer gesagt, ist der Betrag der effektiven horizontal zurückgelegten Wegstrecke des Zellenstroms größer als der Betrag der effektiven vertikal zurückgelegten Wegstrecke. „Effektive" Wegstrecke bezeichnet dabei die Summe der zurückgelegten Einzelstrecken. Fließt der Strom beispielsweise die Strecke x nach unten, z in horizontaler Richtung und y nach oben, so ist der Betrag der effektiven vertikal zurückgelegten Wegstrecke |x – y|, und gemäß der vorliegenden Erfindung gilt vorzugsweise |z| > |x – y|.

Die vorliegende Erfindung stellt darüber hinaus ein Verfahren zur Herstellung einer Speicherzellenanordnung nach Anspruch 11 bereit.

Bei dem erfindungsgemäßen Verfahren zur Herstellung einer Speicherzellenanordnung werden die Gate-Elektroden für jede Speicherzelle zunächst isoliert von allen anderen Gate-Elektroden, die einer bestimmten Wortleitung zugeordnet sind, hergestellt und erst in einem nachfolgenden Schritt über die Wortleitung mit den anderen Gate-Elektroden, die der entsprechenden Wortleitung zugeordnet sind, verbunden. Dadurch wird vermieden, dass nach Bildung der Gate-Elektrode sämtliche Kondensatorgräben mit passiven Wortleitungen bedeckt sind und entsprechend nicht mehr zugänglich sind. Dadurch, dass die Kondensatorgräben nach der Ausbildung der Gate-Elektroden noch frei zugänglich sind, ist es möglich, das in den Kondensatorgräben eingebrachte Dummy-Material zu entfernen und die dielektrische Schicht und die zweite Kondensatorelektrode auszubilden.

Die vorliegende Erfindung stellt darüber hinaus das Verfahren nach Anspruch 12 bereit. Gemäß dieser bevorzugten Ausführungsform wird der Schritt zum Definieren des leitenden Ka nals derart ausgeführt, dass die Richtung des leitenden Kanals von der Richtung der Bitleitung und der Wortleitung abweicht. Üblicherweise umfasst der Schritt zum Definieren des leitenden Kanals das Herausbilden von aktiven Bereichen, die beispielsweise durch Isolationsgräben voneinander isoliert sein können. Der zu einem Auswahltransistor gehörende leitende Kanal bildet sich dabei zwischen erstem und zweitem Source-/Drain-Bereich aus. Dadurch, dass die Richtung des leitenden Kanals von der Richtung der Bitleitungen abweicht, können die Wortleitungen in der Weise angeordnet werden, dass sie genau zwischen den Kondensatorgräben verlaufen. Entsprechend gibt es keine passiven Wortleitungen mehr, die oberhalb der Kondensatorgräben verlaufen. Das heißt, auch nach Ausbildung der Gate-Elektroden sind die Kondensatorgräben zugänglich, so dass ihre Dummy-Füllung entfernt werden kann und sie mit einem Kondensatordielektrikum sowie einer zweiten Kondensatorelektrode gefüllt werden können.

Gemäß der vorliegenden Erfindung ist insbesondere bevorzugt, dass die Richtung des leitenden Kanals um 45° von der Richtung der Bitleitung abweicht. Dabei kann die Speicherzellenanordnung in der Weise ausgestaltet werden, dass die Kondensatorgräben jeweils in der Form eines regelmäßigen Gitters angeordnet sind, wobei die aktiven Bereiche jeweils die Diagonale bilden. Entsprechend können die Wortleitungen zwischen zwei benachbarten Spalten bzw. Reihen von Kondensatorgräben ausgebildet werden. Bei einer Drehung der Kondensatorgrabenanordnung um 45° gegenüber einer schachbrettmusterartigen Anordnung wird weiterhin der Vorteil erzielt, dass die Gräben entsprechend der bevorzugten kristallografischen Richtung angeordnet werden, wodurch eine Analyse mit dem Rasterelektronenmikroskop einfacher durchzuführen ist.

Bei einer Drehung um 45° ergibt sich der Abstand zwischen den Wortleitungen und den Bitleitungen zu jeweils √8 F.

Bei dieser Ausführungsform ist auch möglich, dass die Gate-Elektrode einer jeden Speicherzelle zunächst isoliert von allen anderen Gate-Elektroden, die einer bestimmten Wortleitung zugeordnet sind, hergestellt wird und erst in einem nachfolgenden Schritt über die Wortleitung mit den anderen Gate-Elektroden, die der entsprechenden Wortleitung zugeordnet sind, verbunden wird. Das heißt, auch bei einer derartigen Anordnung der Speicherzellen, wie vorstehend definiert, kann die Ausbildung von Gate-Elektroden und Wortleitungen in separaten Schritten erfolgen.

Die vorliegende Erfindung stellt darüber hinaus eine Speicherzellenanordnung nach Anspruch 15 bereit. Bei dieser Speicherzellenanordnung ist insbesondere vorgesehen, dass die Kondensatorgräben in der Form eines regelmäßigen Gitters angeordnet sind, so dass jedem Kreuzungspunkt einer Bitleitung und einer Wortleitung eine Speicherzelle zugeordnet ist. Dadurch, dass die aktiven Bereiche schräg in Bezug auf die durch die Bitleitungen bzw. die Wortleitungen definierte Richtung ausgerichtet sind, kann die effektive Kanallänge des leitenden Kanals zwischen erstem und zweitem Source-/Drain-Bereich bei gleich bleibender minimaler Strukturgröße verlängert werden. Als Folge werden die charakteristischen Größen I_ON und I_OFF verbessert.

Ferner ist bevorzugt, dass die Richtung des leitenden Kanals um 45° von der Richtung der Bitleitung abweicht.

Weiterhin ist bei dieser Ausführungsform in einem Querschnitt entlang des leitenden Kanalbereichs die Unterkante der Gate-Elektroden jeweils auf einer anderen Höhe als die Unterkante der Wortleitung angeordnet, wobei diese Höhe senkrecht zur Substratoberfläche gemessen wird. Genauer gesagt sind bei dieser Ausführungsform die Gate-Elektroden jeweils unabhängig von den Wortleitungen ausgebildet worden. Als Folge ist die Gate-Elektrode abschnittsweise ausgebildet, so dass sie oberhalb der aktiven Bereiche vorliegt. Die einer Wortleitung zugeordneten Gate-Elektrodenabschnitte sind über die Wortleitung miteinander verbunden.

Die vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert. Es zeigen:
1–18 Drauf- bzw. Querschnittsansichten nach Durchführung einzelner Prozessschritte gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
19–26 Draufsichten nach Durchführung entsprechender Prozessschritte gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
27 ein Blockschaltbild einer Speicherzellenanordnung, die sich nach dem zweiten Ausführungsbeispiel ergibt; und
28 eine beispielhafte Anordnung von Bitleitung und Speicherzelle zur Erhöhung der Auslesegenauigkeit.
Die 1 bis 18 veranschaulichen ein erstes Ausführungsbeispiel der vorliegenden Erfindung, bei dem nach der Ausbildung der Gate-Elektrode die Metallschicht der ersten Kondensatorelektrode, das Kondensatordielektrikum und die zweite Kondensatorelektrode bereitgestellt werden und die Herstellung der Wortleitungen von der Herstellung der Gate-Elektroden getrennt wird. Das heißt, die Gate-Elektroden für die jeweiligen Auswahltransistoren werden unabhängig von den später herzustellenden Wortleitungen bereitgestellt. Aus diesem Grund gibt es nach Ausbildung der Gate-Elektrode keine passive Wortleitung, die oberhalb des Kondensatorgrabens verläuft und den Zugang zum Kondensatorgraben blockiert. Die Wortleitungen werden entsprechend erst nach Fertigstellung des Grabenkondensators, das heißt nach Befüllen des Kondensatorgrabens mit Kondensatordielektrikum und oberer Kondensatorelektrode hergestellt, wobei die Herstellung der Wortleitungen vorzugsweise keinen Hochtemperaturschritt umfasst.
Ausgangspunkt für das erste Ausführungsbeispiel der vorliegenden Erfindung ist die in 1A gezeigte Struktur. Zur Herstellung der in 1A gezeigten Struktur werden auf einer Oberfläche 1 eines Halbleitersubstrats 2 eine etwa 3 nm dicke SiO₂(Oxid)Schicht 3 und eine etwa 200 nm dicke Si₃N₄-Schicht 4 aufgebracht. Darauf wird eine 1 μm dicke BPSG-Schicht (nicht dargestellt) aufgebracht.
Unter Verwendung einer fotolithografisch erzeugten Maske (nicht dargestellt) werden die BPSG-Schicht, die Si₃N₄-Schicht 4 und die SiO₂-Schicht 3 in einem Plasma-Ätz-Prozess mit CF₄/CHF₃ strukturiert, so dass eine Hartmaske gebildet wird. Unter Verwendung dieser Hartmaske als Ätzmaske werden in einem weiteren Plasma-Ätzprozess mit HBr/NF₃ Gräben 5 in die Hauptfläche 1 geätzt, wobei innerhalb eines jeden Grabens 5 eine Grabenwand 47 freigelegt wird.
Vorzugsweise erfolgt die Ätzung des Grabens derart, dass der Graben in seinem unteren Bereich aufgeweitet wird und einen größeren Durchmesser als in einem oberen Bereich aufweist. Dies kann durch ein üblicherweise verwendetes Wet-Bottle-Verfahren erfolgen.
Nachfolgend wird durch eine nasse Ätzung mit H₂SO₄/HF die BPSG-Schicht entfernt.
Die Gräben 5 weisen beispielsweise in ihrem oberen Bereich einen Durchmesser von 100 nm und in ihrem unteren Bereich einen Durchmesser von 120 bis 130 nm auf. Die Tiefe der Grä ben 5 beträgt etwa 6 bis 7 μm, und ihr gegenseitiger Abstand beträgt etwa 100 nm. Der Abstand von der Substratoberfläche bis zu dem aufgeweiteten Bereich beträgt etwa 1μm.
Durch konventionelle Verfahren wird die erste Kondensatorelektrode 6, insbesondere durch einen Buried-Plate-Dotierschritt, durch den alle unteren Kondensatorelektroden über ein gemeinsames n⁺-dotiertes Gebiet 22 miteinander verbunden werden, nach bekanntem Verfahren, insbesondere durch Auffüllen des Grabens mit einer hochdotierten Silikatglasschicht und Durchführen eines Temperaturbehandlungsschritts zur Ausdiffusion oder einer Gasphasendotierung, gebildet. Weiterhin wird eine Si₃N₄-Schicht 10 mit einer Dicke von 5 bis 10 nm gebildet, der untere Grabenteil wird mit intrinsischem Polysilizium aufgefüllt, und im oberen Grabenteil wird nach bekannten Verfahren der Isolationskragen 14 ausgebildet. Der Isolationskragen 14, der üblicherweise aus SiO₂ hergestellt ist, hat die Aufgabe, einen parasitären Transistor zu unterdrücken, der sich sonst an dieser Stelle ausbilden würde.
Die sich ergebende Struktur wird mit intrinsischem Polysilizium aufgefüllt. Die Si₃N₄-Schicht 10 und die Polysiliziumfüllung 9 bilden eine Dummy-Füllung für den Grabenkondensator, die nach Beenden der Hochtemperaturschritte wieder entfernt werden. Die verwendete Dummy-Füllung muss vollständig temperaturbeständig sein und auch nach Hochtemperaturschritten wieder vollständig entfernbar sein. Die Si₃N₄-Schicht 10 ist bei allen Ausführungsformen der vorliegenden Erfindung insbesondere bevorzugt, um die spätere Entfernbarkeit der Dummy-Füllung sicherzustellen. Als Alternativmaterial kann statt dem intrinsischen Polysilizium auch Silizium-Germanium verwendet werden. Beim Aufbringen des Dummy-Materials bildet sich in dem Inneren des Kondensatorgrabens ein Hohlraum.
Es ergibt sich der in 1A gezeigte Aufbau.
1B zeigt eine Draufsicht auf die Anordnung der definierten Kondensatorgräbengebiete 5a. Die definierten Grabenbereiche 5a sind schachbrettmusterartig angeordnet, das heißt sie sind in Spalten und Reihen angeordnet, wobei die definierten Grabenbereiche benachbarter Spalten bzw. Reihen jeweils versetzt zueinander angeordnet sind. Der größte Durchmesser eines definierten Grabenbereichs beträgt an der Oberfläche 2 F, und der Abstand zweier definierter Grabenbereiche 5a beträgt 4 F, wobei F die minimale Strukturgröße der jeweiligen Technologie bezeichnet.
Alternativ kann als Ausgangspunkt für die Ausführung der vorliegenden Erfindung auch die in 1C gezeigte Grabenstruktur dienen, bei der in einem oberen Grabenbereich oberhalb des Isolationskragens 14 jeweils Source-/Drain-Bereiche durch selektives epitaktisches Aufwachsen von einkristallinem Siliziummaterial 11 gebildet worden sind. Diese werden in einem darauf folgenden Schritt durch eine Si₃N₄-Schicht 12 von dem später einzufüllenden Polysiliziummaterial 9 isoliert. Durch die in 1C gezeigte Anordnung ist es möglich, Source-/Drain-Bereiche bereitzustellen, die in Bezug auf die Substratoberfläche 1 räumlich erhöht sind. Dadurch kann ein Abstand zwischen Source-/Drain-Bereich und Gate-Elektrode weiter erhöht werden, was sich als vorteilhaft herausgestellt hat, da bei dieser Anordnung die Kanallänge vergrößert ist. Des Weiteren ist die Gesamtlänge des aktiven Gebiets um die epitaktisch aufgewachsenen Gebiete verlängert.
In einem nächsten Schritt werden die aktiven Bereiche definiert, indem Isolationsgräben 16a definiert werden, die mit einem isolierenden Material, beispielsweise einer Si₃N₄-Linerschicht 27 und einer SiO₂-Schicht 16 gefüllt werden. Die Anordnung von definierten Isolationsbereichen 16a und definierten aktiven Bereichen 41 ist in 2B veranschaulicht.
2A veranschaulicht eine Querschnittsansicht des in 1A gezeigten Kondensatorgrabens mit gestrichelt angedeuteten Isolationsstrukturen, die vor oder hinter der dargestellten Zeichenebene erzeugt werden. 2A veranschaulicht insbesondere die Ätztiefe, bis in die die Isolationsstrukturen 16 erzeugt werden. Es ist zu beachten, dass durch das Ätzen der Isolationsgräben natürlich die sich in die Isolationsbereiche 16a erstreckenden Bereiche der Grabenkondensatoren 5a entfernt werden.
In einem nächsten Schritt werden die Gate-Elektroden 17 definiert. Dazu werden zunächst die Si₃N₄-Schicht 4 sowie die SiO₂-Schicht 3 entfernt. Anschließend werden die Gate-Oxidschicht 48 und die Gate-Elektroden aus Polysilizium 17 mit einer Si₃N₄-Deckschicht 29 lokal an den Stellen erzeugt, an denen später die Gate-Elektrode des Auswahltransistors vorliegen wird. Dies kann beispielsweise durch ganzflächiges Abscheiden einer Polysiliziumschicht und einer Si₃N₄-Deckschicht und nachfolgendes Strukturieren oder aber auch durch ein so genanntes Damascene-Verfahren erfolgen, bei dem eine Hilfsschicht abgeschieden wird und nachfolgend strukturiert wird, wobei die Oberflächenbereiche, an denen die Gate-Elektrode zu bilden ist, freigelegt werden. Durch nachfolgendes Abscheiden einer Polysiliziumschicht und Planarisieren der sich ergebenden Oberfläche wird Polysilizium nur an den Stellen abgeschieden, an denen auch die Gate-Elektrode zu bilden ist. Die Hilfsschicht wird nachfolgend entfernt.
Nach Abscheiden des Polysilizium-Materials für die Gate-Elektrode werden die ersten und zweiten Source-/Drain-Bereiche 18, 19 nach bekannten Verfahren, insbesondere durch Ionenimplantation erzeugt. Danach erfolgen die üblichen weiteren Schritte bei der Herstellung einer Gate-Elektrode. Insbesondere wird ein Oxidationsschritt zur Erzeugung einer Seitenwand-Oxidschicht 28 durchgeführt, und ein Si₃N₄-Spacer erzeugt. Nachfolgend werden die freiliegenden Bereiche zwischen den Gate-Elektroden 17 mit einer Si₃N₄-Linerschicht 49 und einer BPSG-Schicht 30 verfüllt, ein Planarisierungsschritt bis zur Oberkante der Si₃N₄-Deckschicht 29 wird durchgeführt, und anschließend werden Vorder- und Rückseite des Wafers mit einer Si₃N₄-Schicht 29a bedeckt.
3B zeigt eine Draufsicht auf die sich ergebende Anordnung von Kondensatorgräben. Zwischen benachbarten definierten Grabenbereichen 5a ist jeweils ein definierter Gate-Elektrodenbereich 17a vorgesehen. Im Gegensatz zu herkömmlich gebildeten Wortleitungen, die streifenförmig senkrecht zu den aktiven Bereichen 41 jeweils oberhalb der definierten Grabenbereiche 5a verlaufen würden, sind diese definierten Gate-Elektrodenbereiche 17a nur lokal ausgebildet. Das heißt insbesondere, dass auch nach Ausbildung der Gate-Elektroden 17 die Kondensatorgräben von oben zugänglich sind bzw. mit später wieder entfernbaren Deckschichten, die für die Funktionsweise der Speicherzelle nicht notwendig sind, bedeckt sind.
Unter Verwendung einer weiteren Ätzmaske, der DT-Maske II, werden in einem nachfolgenden Schritt die Oberflächen der Kondensatorgräben 5 freigelegt. Die Öffnungen innerhalb der Substratoberfläche werden zunächst fotolithografisch strukturiert und durch Ätzen der Si₃N₄-Schicht 29a und der darunter liegenden BPSG-Schicht 30 geöffnet. Es ergibt sich der in 4A gezeigte Aufbau.
4B zeigt eine Draufsicht auf die sich ergebende Kondensatorgrabenanordnung. Oberhalb der definierten Grabenbereiche 5a sind jeweils die Öffnungen der DT-Maske II 42 angeordnet, so dass nach Ätzen der entsprechenden Löcher in der BPSG-Schicht 30 die Kondensatorgräben 5 wieder zugänglich werden.
Zum Schutz des nun zwischen Kondensatorgraben 5 und den Resten der BPSG-Schicht 30 verbleibenden Oberflächenbereichs wird in einem nachfolgenden Schritt eine Si₃N₄-Füllung 31 in diesen Zwischenraum eingebracht. Dies erfolgt üblicherweise durch Aufbringen der Si₃N₄-Schicht in einer Dicke, die größer als die doppelte Breite dieses Bereichs ist, wodurch der zuvor freie Zwischenraum aufgefüllt wird und nachfolgendes Rückätzen.
Dadurch wird das unterhalb des Bereichs 31 liegende aktive Gebiet vor dem nachfolgenden Schritt zum Ätzen des in den Kondensatorgraben eingefüllten Polysiliziums 9 geschützt.
Es ergibt sich der in 5 gezeigte Aufbau. Nachfolgend wird die Polysiliziumfüllung 9 aus dem Kondensatorgraben 5 durch nasschemisches Ätzen mit NH₄OH entfernt.
Es ergibt sich der in 6 gezeigte Aufbau.
Wie in 7 gezeigt, wird nachfolgend die erste Kondensatorelektrode 6 ausgebildet. Dazu wird zunächst die Si₃N₄-Schicht 10 aus dem unteren Grabenbereich entfernt. Anschließend wird das Material der ersten Kondensatorelektrode derart aufgebracht, dass es sich bis oberhalb der Unterkante des Kragenbereichs 14 erstreckt. Dies kann beispielsweise durch ganzflächiges Aufbringen einer Metallschicht, Auffüllen des Kondensatorgrabens mit einer TEOS-SiO₂-Schicht, Aufbringen eines Resistmaterials, Strukturieren des Resistmaterials, so dass der im oberen Grabenbereich vorliegende Teil der Resistschicht offenliegt, Nassätzen der freiliegenden SiO₂-Schicht, Ätzen der freiliegenden Metallschicht und Entfernen des verbleibenden SiO₂-Materials erfolgen.
Es ergibt sich der in 7 gezeigte Aufbau. Nachfolgend wird eine dielektrische Schicht 7 ganzflächig aufgebracht.
Das Material der dielektrischen Schicht ist bevorzugt ein High-K-Dielektrikum, wie beispielsweise Al₂O₃ oder HfO₂. Es ergibt sich der in 8 gezeigte Aufbau.
Nachfolgend wird, wie in 9 gezeigt, das Material der zweiten Metallelektrode 8 aufgebracht. Das Material der ersten Metallelektrode 6 kann ein beliebiges Metall oder eine Metallverbindung sein und insbesondere Refraktärmetalle, Refraktärmetallverbindungen, insbesondere Wolfram, Wolframsilizid oder andere Metallsilizide, Ti, TiN, Wo, Ru oder Al oder auch Polysilizium umfassen. Das Material der zweiten Metallelektrode 8 kann dieselben Materialien umfassen und von dem Material der ersten Metallelektrode verschieden sein oder aber auch gleich sein. Es ergibt sich der in 9 gezeigte Aufbau. Wie in 9 zu sehen ist, bildet sich im Inneren des Kondensatorgrabens ein Hohlraum aus.
In einem nächsten Schritt wird die zweite Metallelektrodenschicht 8 zurückgeätzt, und die freiliegende Dielektrikumsschicht 7 wird entfernt. Dadurch, dass alle Bereiche, die nicht zu ätzen sind, mit der Si₃N₄-Schicht 29a bedeckt sind, wird die ausreichende Selektivität der Ätzung sichergestellt.
Es ergibt sich der in 10 gezeigte Aufbau.
In 10 sind die dielektrische Schicht 7 und die zweite Metallelektrode 8 bis auf eine Höhe etwas unterhalb der Oberkante des Isolationskragens 14 zurückgeätzt. In einem nächsten Schritt wird die Oberfläche der Grabenfüllung durch eine Si₃N₄-Schicht 32, die beispielsweise durch einen HDP-Prozess („high density plasma) sowie eine nachfolgende Rückätzung erzeugt wird, und eine SiO₂-Füllung 33 versiegelt.
Es ergibt sich der in 11 gezeigte Aufbau. Anschließend wird ein Si₃N₄-Ätzschritt durchgeführt, wodurch einerseits die Si₃N₄-Schicht 29a und auch die zwischen dem Isolationskragen 14 und den Resten der BPSG-Schicht 30 verbliebene Si₃N₄-Füllung 31 entfernt wird.
Es ergibt sich der in 12 gezeigte Aufbau. Anschließend wird durch ein TEOS-Verfahren eine SiO₂-Schicht 34 abgeschieden, und ein CMP-Verfahren (chemisch-mechanisches Polieren) wird auf der Oberfläche der Si₃N₄-Schicht 29 durchgeführt.
Es ergibt sich der in 13 gezeigte Aufbau. Nach einer fotolithografischen Strukturierung wird anschließend die SiO₂-Füllung 34 teilweise zur Bildung eines Oberflächenanschlusses derart geöffnet, dass die Oberfläche der zweiten Kondensatorelektrode 8 freigelegt wird. 14A veranschaulicht den sich ergebenden Aufbau mit dem definierten Oberflächenanschlussbereich 13.
14B veranschaulicht eine Draufsicht auf die sich ergebende Anordnung aus Kondensatorgräben. Zwischen den definierten Grabenbereichen 5a und den Gate-Elektroden 17 ist räumlich gesehen jeweils ein definierter Oberflächenanschlussbereich 13 vorgesehen.
In einem nächsten Schritt wird in dem definierten Oberflächenanschlussbereich 13 zunächst ein Oberflächenanschluss-Material, beispielsweise ein Metall oder Polysilizium 35 abgeschieden. Das eingebrachte Material wird zurückgeätzt, anschließend wird ein Aufweitungsschritt durchgeführt, durch den der zuvor definierte Anschlussflächenbereich 13 in seinem oberen Teil verbreitert wird, und in dem sich ergebenden Zwischenraum wird eine Si₃N₄-Schicht 36 abgeschieden.
Es ergibt sich der in 15 gezeigte Aufbau.
In einem nächsten Schritt werden die Wortleitungen durch ein Damascene-Verfahren definiert. Dazu werden in den Si₃N₄-Schichten 29 und 36 durch bekannte Verfahren die Bereiche, durch die die Wortleitungen verlaufen werden, fotolithografisch definiert und geätzt. Anschließend wird ein Material für die Wortleitungen beispielsweise Wolfram, durch bekannte Verfahren ganzflächig abgeschieden und durch ein CMP-Verfahren planarisiert. Alternativ kann natürlich auch eine Metallschicht oder ein Metallschichtstapel, beispielsweise aus Al und W, ganzflächig aufgebracht und nachfolgend strukturiert werden. Anschließend wird eine Si₃N₄-Schicht 38 als Spacer-Schicht und Deckschicht aufgebracht.
Es ergibt sich der in 16A gezeigte Aufbau, bei dem Bezugszeichen 37 die Wortleitungen, die jeweils an die Gate-Elektroden 17 angeschlossen sind, bezeichnen.
16B zeigt eine Draufsicht auf die sich ergebende Speicherzellenanordnung, bei der nun senkrecht zu den aktiven Bereichen 41 die Wortleitungen 37 verlaufen. Die Wortleitungen 37 verbinden jeweils die Gate-Elektroden 17 einer Spalte.
17A zeigt den Querschnitt durch eine erfindungsgemäße Speicherzelle nach Durchführung eines Schritts zum Herstellen von Bitleitungskontakten 39. Dazu wird zunächst in die nach dem in 16A gezeigten Schritt sich ergebende Oberfläche eine Öffnung für den Bitleitungskontakt fotolithografisch strukturiert und mit einem geeigneten Metall oder auch dotierten Polysilizium aufgefüllt. Nach einem Planarisierungsschritt ergibt sich der in 17A gezeigte Aufbau.
17B zeigt eine Draufsicht auf die sich ergebende Speicherzellenanordnung, bei der oberhalb der aktiven Bereiche 41 jeweils definierte Bitleitungskontaktöffnungen 39a vorgesehen sind, die den zweiten Source-Drain-Bereich 19 eines jeden Auswahltransistors jeweils mit der nachfolgend zu bildenden Bitleitung verbinden.
In einem nächsten Schritt wird die MO-Metallisierungsebene hergestellt, indem zunächst ganzflächig nach bekannten Verfahren eine Metallschicht abgeschieden wird und diese durch reaktives Ionenätzen zu Bitleitungen 40 strukturiert wird.
Der sich ergebende Aufbau ist in 18A gezeigt. Beim Betrieb der dargestellten Speicherzelle wird die in dem Speicherkondensator 10 gespeicherte Ladung über den Oberflächenanschlussbereich 35 und den ersten Source-/Drain-Bereich ausgelesen, wenn der Auswahltransistor angesprochen wird. Beim Ansprechen des Auswahltransistors über die Wortleitung 37 wird die Gate-Elektrode auf ein derartiges Potential gesetzt, dass sich zwischen erstem und zweitem Source-/Drain-Bereich ein leitfähiger Kanal 46 ausbildet. Die ausgelesene Ladung wird von zweitem Source-/Drain-Bereich 19 über den Bitleitungskontakt 39 an die zugehörige Bitleitung 40 weitergeleitet.
18B zeigt eine Draufsicht auf die sich ergebende Speicherzellenanordnung. Wie in 18B gezeigt, sind die Bitleitungen 40 streifenförmig senkrecht jeweils zu den Wortleitungen 37 angeordnet. Die Bitleitungen 40 sind oberhalb der aktiven Bereiche 41 und parallel zu dieser über die Bitleitungskontakte 39a mit den zweiten Source-/Drain-Bereichen 19 der Auswahltransistoren verbunden.
19 zeigt eine schematische Draufsicht auf eine weitere Speicherzellenanordnung, bei deren Herstellung das erfindungsgemäße Verfahren eingesetzt werden kann. In 19 sind die definierten Grabenbereiche 5a in der Form eines regelmäßigen Gitters in Reihen und Spalten angeordnet. Die Bitleitungen 40 verlaufen entlang der Zeilenrichtung und die Wort leitungen 20 verlaufen senkrecht dazu, das heißt in Spaltenrichtung. Die definierten aktiven Bereiche 41 verlaufen jeweils parallel zueinander in einer Richtung, die von der Spalten- bzw. Zeilenrichtung abweicht. Genauer gesagt, beträgt der Winkel zwischen den definierten aktiven Bereichen 41 und den Bitleitungen vorzugsweise 45°. Die Wortleitungen 20 sind derart angeordnet, dass sie genau zwischen zwei benachbarten Spalten von definierten Grabenbereichen verlaufen.
Als Folge werden bei der Herstellung der in 19 dargestellten Speicherzellenanordnung die Grabenbereiche 5a nicht durch Wortleitungen bzw. Gate-Elektroden bedeckt, sondern sie sind bis zur Herausbildung der Bitleitung 40 frei zugänglich. Entsprechend ist es möglich, dass in den Kondensatorgräben auch nach Fertigstellung der Wortleitung bzw. Gate-Elektroden optional die erste Kondensatorelektrode sowie das Kondensatordielektrikum und der zweiten Kondensatorelektrode ausgebildet werden. Weiterhin ist bei einer derartigen Speicherzellenanordnung möglich, den Anschluss zwischen erstem Source-/Drain-Bereich 18 und der zweiten Kondensatorelektrode nach Fertigstellung des Grabenkondensators durch einen so genannten Oberflächenanschluss bzw. Surface-Strap-Anschluss bereitzustellen. Die Bitleitungen 40, die oberhalb der definierten Kondensatorgräben verlaufen, werden erst nach Fertigstellung der Kondensatorgräben hergestellt. Sie verlaufen in eine Ebene oberhalb der Wortleitungsebene.
Unter Bezugnahme auf die 20 bis 26 wird das Verfahren zur Herstellung der in 19 veranschaulichten Speicherzellenanordnung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Da die Querschnittsansichten nach den einzelnen Prozessschritten jeweils identisch zu denen der 1 bis 18A sind, werden nachfolgend lediglich die Draufsichten, die sich nach der Durchführung der jeweiligen Prozessschritte ergeben, beschrieben.
In 20 ist eine Vielzahl von definierten Grabenbereichen 5a in der Form eines regelmäßigen Gitters angeordnet. Das heißt, die in 1B gezeigte schachbrettartige Anordnung von definierten Grabenbereichen der 8F²-Zelle ist um 45° gedreht. Der Abstand benachbarter Zeilen bzw. Spalten beträgt jeweils 2,8 F, wobei F die minimal erzielbare Strukturgröße der jeweils verwendeten Technologie bezeichnet. Der Querschnitt der definierten Kondensatorgräben ist jeweils elliptisch oder rund.
21 zeigt eine Draufsicht auf die Anordnung von definierten Grabenbereichen 5a nach Durchführung des in 1A gezeigten Verfahrens zur Herstellung der Kondensatorgräben. Auch hier können die Kondensatorgräben in ihrem oberen Bereich epitaktisch gewachsene Siliziumbereiche 11, die in 1C dargestellt sind, aufweisen, in denen später erhöhte Source-/Drainbereiche ausgebildet werden. In 21 bezeichnet Bezugszeichen 25 exemplarisch den Ausschnitt, in dem später die Speicherzelle zu bilden ist.
22 veranschaulicht die Anordnung der definierten Grabenbereiche nach Durchführung des unter Bezugnahme auf 2A beschriebenen Schritts zur Definition der aktiven Bereiche 16a. Die Maske zur Definition der Isolationsgräben 16a wird dabei derart gedreht, dass in der sich ergebenden Anordnung die aktiven Bereiche nicht parallel zu der Spalten- bzw. Zeilenrichtung verlaufen. Genauer gesagt sind die aktiven Bereiche 41 um denselben Winkel gedreht, um den vorher auch die schachbrettmusterartige Anordnung von definierten Grabenbereichen gedreht worden ist.
Die 23A und 23B veranschaulichen jeweils eine Draufsicht auf die Anordnung von definierten Grabenbereichen 5a nach Bildung der Gate-Elektroden 17 und der Wortleitungen 20. Dabei können Wortleitungen und Gate-Elektroden in einem Schritt gebildet werden, es ist aber auch möglich, erst die Gate-Elektroden 17 und danach die Wortleitungen 20 zu bilden. Insbesondere können die Wortleitung 20 auch zu einem späteren Zeitpunkt ausgebildet werden, beispielsweise nach Definition der Source-/Drain-Bereiche oder nach Füllung der Speicherkondensatoren mit Kondensatordielektrikum und zweiter Kondensatorelektrode. In beiden Fällen, das heißt bei Aufteilung der Herstellungsschritte oder auch bei gleichzeitiger Herstellung von Wortleitung und Gate-Elektroden, ist es möglich, die Gate-Elektrodenbereiche 17 mit einem größeren Querschnitt als die Wortleitungsabschnitte 20 auszubilden. Insbesondere können Wortleitung und Gate-Elektrode 17 jeweils die in den 23A und 23B dargestellten Formen aufweisen.
Die 23A ist eine Draufsicht nach Durchführung des in 3A beschriebenen Verfahrensschrittes, und die 24 ist eine Draufsicht nach Durchführung des in 5 beschriebenen Verfahrensschrittes.
Anschließend werden die unter Bezugnahme auf die 6 bis 13 beschriebenen Verfahrensschritte zum Einbringen des Kondensatordielektrikums und der zweiten Kondensatorelektrode in den Kondensatorgraben durchgeführt. Dabei kann wie bei dem vorstehend beschriebenen Ausführungsbeispiel die erste Kondensatorelektrode vor oder nach der Definition der Gate-Elektrode ausgebildet werden. Es ist zur Herstellung einer in 19 gezeigten Speicherzellenanordnung selbstverständlich auch möglich, erst den Speicherkondensator vollständig fertig zu stellen und dann die Gate-Elektrode sowie die zugehörigen Wortleitungen zu bilden.
24 zeigt eine Draufsicht auf die Speicherzellenanordnung nach Definition der Oberflächenanschlussbereiche 21. Ein Querschnitt, in dem die Schritte zur Herstellung des Oberflächenanschlusses beschrieben sind, ist in den 13, 14A und 15 beschrieben. Dadurch, dass die Wortleitungen bei diesem Layout der Speicherzellenanordnung nicht oberhalb der definierten Kondensatorgrabenbereiche 5a verlaufen, ist es möglich, den Anschluss zwischen zweiter Kondensatorelektrode und erstem Source-/Drain-Bereich 18 durch einen Oberflächenanschluss zu realisieren.
25 zeigt eine Draufsicht auf die Speicherzellenanordnung nach Definition der Bitleitungskontaktbereiche 39a. Dies entspricht dem Verfahrensschritt nach Durchführung des in 17A gezeigten Prozessschritts.
26 veranschaulicht eine Draufsicht auf die Speicherzellenanordnung nach Herstellung der Bitleitung 40, wie unter Bezugnahme auf 18A beschrieben.
27 zeigt ein Blockschaltbild der in 26 dargestellten Speicherzellenanordnung. In 27 ist eine Vielzahl von Speicherzellen 25 in Form eines regelmäßigen Gitters angeordnet. Jede Speicherzelle 25 umfasst einen Speicherkondensator 23 sowie einen Auswahltransistor 24. Die zweite Kondensatorelektrode des Speicherkondensators ist über einen Anschluss 21 mit dem ersten Source-/Drain-Bereich 18 des Auswahltransistors verbunden. Die Gate-Elektrode 17 wird von einer Wortleitung 20 angesteuert und schaltet den leitfähigen Kanal 46 zwischen erstem und zweitem Source-/Drain-Bereich 18, 19 auf leitend, wenn sie angesteuert wird. Eine Bitleitung 40 ist jeweils mit dem zweiten Source-/Drain-Bereich 19 verbunden. Über die Bitleitung 40 wird die in dem Speicherkondensator 23 gespeicherte Ladung bei Ansteuerung der Gate-Elektrode 17 durch eine Wortleitung 20 ausgelesen. Um eine Aufladung des Halbleitersubstrats bei den Ein- und Ausschaltvorgängen des Transistors zu verhindern, ist weiterhin ein Substratausschuss 44 vorgesehen, der üblicherweise durch einen geeignet dotierten Substratbereich realisiert wird.
Bei Speicherzellenanordnungen der so genannten Folded-Bitline-Architektur gibt es für jede Bitleitung zwei Wortleitungen, so dass nur jeder zweite Knoten angeschlossen ist. Genauer gesagt ist jede zweite Wortleitung eine passive Wortleitung, und nur jedes zweite Zellenfeld ist mit einer Speicherzelle belegt. Bei Ansteuerung einer Wortleitung wird daher bei der so genannten Folded-Bitline-Architektur zusätzlich zu der auszulesenden Bitleitung die benachbarte Bitleitung parallel ausgelesen und die Signale werden in einem Leseverstärker verglichen.
Bei der in 27 dargestellten Speicherzellenanordnung würde, wenn die Wortleitung WL1 aktiviert wird, sowohl die. an dem Kreuzungspunkt von WL1 und BL2 liegende Speicherzelle als auch die am Kreuzungspunkt zwischen WL1 und BL3 liegende Speicherzelle aktiviert werden. Aus diesem Grund kann ein Referenzsignal nicht durch Abgreifen des Signals an der Bitleitung BL3 generiert werden. Das Problem kann dadurch gelöst werden, dass eine zweite Bitleitungsebene eingeführt wird, in der sich für jede Bitleitung BL1, ..., BL4 der ersten Bitleitungsebene je eine Referenz-Bitleitung befindet.
Dies ist in 28 veranschaulicht. Bei der in 28 gezeigten Zellarchitektur, bei der beispielsweise in einer höheren Metallisierungsebene eine Referenz-Bitleitung 47 vorgesehen ist, die sich mit der ersten Bitleitung 40 kreuzt, so dass an jeder der beiden Bitleitungen 40, 47 eine gleiche Anzahl von Speicherzellen 25 angeschlossen ist, kann bei Ansprechen einer speziellen Speicherzelle das Signal der Bitleitung 40 mit dem Signal der Referenz-Bitleitung 47 in dem Leseverstärker 46 miteinander verglichen werden.
Diese Zellarchitektur wird als Vertically Twisted Bitline Architektur bezeichnet. Dadurch, dass eine zweite Bitleitungsebene eingeführt werden muss, wird der Prozess etwas aufwändiger und teurer, aber durch Weglassen der jeweils passiven Wortleitungen wird eine Vielzahl von Vorteilen erzielt, insbesondere, dass beispielsweise die zweite Kondensatorelektrode über einen Oberflächenanschluss mit dem ersten Source-/Drain-Bereich des Auswahltransistors verbunden werden kann. Ein derartiger Oberflächenanschluss ist einerseits besonders einfach und beispielsweise aus einem hochleitfähigen Material zu realisieren, andererseits können auch unerwünschte Wechselwirkungen zwischen Anschlussbereich und Gate-Elektrode vermieden werden.
Ein weiterer Vorteil ergibt sich daraus, dass durch die Drehung des aktiven Bereichs um 45° die Kanallänge bei gleichbleibendem Platzbedarf für die Speicherzelle auf beispielsweise 1,5 F erhöht werden kann, wodurch die charakteristische Größe I_ON verbessert wird. Die aktiven Bereiche sind segmentiert und jeweils durch Kondensatorgräben voneinander isoliert, wodurch Kurzschlüsse wirkungsvoll vermieden werden können. Umgekehrt wird bei diesem Konzept der Abstand benachbarter Bitleitungen auf 2,8 F erhöht, wodurch die kapazitive Koppelung benachbarter Bitleitungen besser unterdrückt werden kann.

1: Oberfläche
2: Halbleitersubstrat
3: SiO₂-Schicht
4: Si₃N₄-Schicht
5: Graben
5a: definierter Grabenbereich
6: erste Kondensatorelektrode
7: Kondensatordielektrikum
8: zweite Kondensatorelektrode
9: intrinsische Polysiliziumfüllung
10: Si₃N₄-Schicht
11: epitaktisch gewachsene Siliziumschicht
12: Si₃N₄-Schicht
13: definierter Oberflächenanschlussbereich
14: Isolationsgraben
15: n⁺-dotierte Polysiliziumfüllung
16: SiO₂-Isolationsstruktur
16a: definierter Isolationsgrabenbereich
17: Gate-Elektrode
17a: definierter Gate-Elektrodenbereich
18: erster Source-/Drain-Bereich
19: zweiter Source-/Drain-Bereich
20: Wortleitung
21: Oberflächenanschluss
22: n⁺-dotiertes Gebiet (buried plate)
23: Speicherkondensator
24: Auswahltransistor
25: Speicherzelle
26: Si₃N₄-Schicht
27: Si₃N₄-Schicht
28: SiO₂-Spacer
29: Si₃N₄-Schicht
29a: Si₃N₄-Schicht
30: SiO₂-Schicht
31: Si₃N₄-Füllung
32: Si₃N₄-Schicht
33: SiO₂-Füllung
34: SiO₂-Füllung
35: Metallfüllung
36: Si₃N₄-Füllung
37: Gate-Leitungsstreifen
38: Si₃N₄-Schicht
39: Bitleitungskontakt-Metall
39a: definierter Bitleitungskontaktbereich
40: Bitleitung
41: definierter aktiver Bereich
42: Maskenöffnung der DTII-Maske
43: Leseverstärker
44: Substratanschluss
45: Bitleitung der zweiten Bitleitungsebene
46: leitender Kanal
47: Grabenwand
48: Gateoxidschicht
49: Si₃N₄-Liner

Claims

Verfahren zur Herstellung einer zumindest teilweise in einem Halbleiter-Substrat (2) angeordneten Speicherzelle (25) mit einem Speicherkondensator (23), der als Grabenkondensator ausgeführt ist und geeignet ist, elektrische Ladung zu speichern, und einem Auswahltransistor (24), der geeignet ist, den Speicherkondensator anzusteuern, mit den Schritten: – Bereitstellen eines Halbleiter-Substrats (2); – Ätzen eines Grabens (5) in eine Oberfläche (1) des Halbleiter-Substrats (2), wobei eine Grabenwand (47) erzeugt wird, wobei das Verfahren weiterhin das Bereitstellen des Auswahltransistors (24) mit einem ersten und zweiten Source-/Drain-Bereich (18, 19), einem leitenden Kanal (46) in dem Halbleiter-Substrat (2), der sich zwischen erstem und zweiten Source-/Drain-Bereich (18, 19) erstreckt, und einer Gate-Elektrode (17) sowie die Bildung des Speicherkondensators mit einer ersten, an die Grabenwand angrenzenden Kondensatorelektrode (6), einer dielektrischen Schicht (7), die an die Kondensatorelektrode angrenzt, und einer zweiten, an die dieelektrische Schicht angrenzenden Kondensatorelektrode (8), und das elektrische Verbinden von zweiter Kondensatorelektrode (8) mit dem ersten Source-/Drain-Bereich (18) des Auswahltransistors (24) umfasst, wobei die Schritte zum Bilden der dielektrischen Schicht (7) und der zweiten Kondensatorelektrode (8) nach dem Schritt zum Bereitstellen des ersten und des zweiten Source-/Drain-Bereichs durchgeführt werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt zum Bilden der ersten Kondensatorelektrode (6) den Schritt zum Dotieren des an die Grabenwand (47) angrenzenden Substratbereichs (25) umfasst.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Schritt zum Bilden der ersten Kondensatorelektrode (6) den Schritt zum Abscheiden einer Metallschicht umfasst.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die erste Kondensatorelektrode (6) nach dem Schritt zum Bereitstellen des ersten und des zweiten Source/Drain-Bereichs (18, 19) und vor dem Schritt zum Bilden der dielektrischen Schicht (7) ausgebildet wird.
Verfahren nach Anspruch 4, gekennzeichnet durch den Schritt zum Abscheiden eines Dummymaterials in dem Graben, der nach dem Schritt zum Ätzen des Grabens (5) und vor dem Schritt zum Bereitstellen einer Gate-Elektrode (17) durchgeführt wird, wobei das Dummymaterial vor dem Schritt zum Bilden der ersten Kondensatorelektrode (6) wieder entfernt wird.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Schritt zum Bilden der ersten Kondensatorelektrode (6) nach dem Schritt zum Ätzen eines Grabens (5) und vor dem Schritt zum Bereitstellen einer Gate-Elektrode (17) durchgeführt wird.
Verfahren nach Anspruch 6, gekennzeichnet durch den Schritt zum Abscheiden eines Dummymaterials in dem Graben, der nach dem Schritt zum Bilden der ersten Kondensatorelektrode und vor dem Schritt zum Bereitstellen einer Gate-Elektrode (17) durchgeführt wird, wobei das Dummymaterial vor dem Schritt zum Bilden der dielektrischen Schicht (7) wieder entfernt wird.
Verfahren nach Anspruch 5 oder 7, dadurch gekennzeichnet, dass das Dummymaterial Silizium oder Silizium-Germanium umfasst.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Schritt zum Bereitstellen von erstem und zweitem Source-/Drain-Bereich (18, 19) nach dem Schritt zum Ausbilden der Gate-Elektrode (17) durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Schritt zum elektrischen Verbinden von zweiter Kondensatorelektrode (8) mit dem ersten Source-/Drain-Bereich (18) des Auswahltransistors nach dem Schritt zum Bilden der zweiten Kondensatorelektrode (8) durchgeführt wird.
Verfahren zur Herstellung einer Speicherzellenanordnung, wobei zumindest teilweise in einem Halbleitersubstrat (2) eine Vielzahl von Speicherzellen (25), die jeweils einen Speicherkondensator (23) zur Speicherung von elektrischer Ladung und einen Auswahltransistor (24) zur Ansteuerung des Speicherkondensators (23) umfassen, sowie eine Vielzahl von Wortleitungen (20), die in einer ersten Richtung angeordnet sind, und Bitleitungen (40), die in einer zweiten, die erste Richtung schneidenden Richtung angeordnet sind, gebildet werden, mit den Schritten: – Durchführen des Verfahrens nach einem der Ansprüche 1 bis 10, wobei eine Vielzahl von Speicherzellen (25) bereitgestellt wird; – Bereitstellen einer Vielzahl von Wortleitungen (20) aus einem elektrisch leitenden Material, wobei eine Wortleitung (20) mit einer Vielzahl von Gate-Elektroden (17), die jeweils entlang der ersten Richtung angeordneten Speicherzellen (25) zugeordnet sind, verbunden ist und geeignet ist, die mit ihnen verbundenen Gate-Elektroden (17) zur Auslösung eines Auslesevorgangs anzusteuern, – Bereitstellen von Bitleitungskontakten (39), die geeignet sind, jeweils den zweiten Source-/Drain-Bereich (19) eines Auswahltransistors (24) mit der zugehörigen Bitleitung (40) zu verbinden, – Bereitstellen einer Vielzahl von Bitleitungen (40) aus einem elektrisch leitenden Material, die geeignet sind, die ausgelesene elektrische Ladung zu übertragen, wobei für jede Speicherzelle (25) die mindestens eine Gate-Elektrode (17) zunächst isoliert von allen anderen Gate-Elektroden (17), die der entsprechenden Wortleitung (40) zugeordnet sind, hergestellt wird und erst in einem nachfolgenden Schritt über die Wortleitung (40) mit den anderen Gate-Elektroden (17), die der entsprechenden Wortleitung (40) zugeordnet sind, verbunden wird.
Verfahren zur Herstellung einer Speicherzellenanordnung, wobei zumindest teilweise in einem Halbleitersubstrat (2) eine Vielzahl von Speicherzellen (25), die jeweils einen Speicherkondensator (23) zur Speicherung von elektrischer Ladung und einen Auswahltransistor (24) zur Ansteuerung des Speicherkondensators (23) umfassen, sowie eine Vielzahl von Wortleitungen (20), die in einer ersten Richtung angeordnet sind, und Bitleitungen (40), die in einer zweiten, die erste Richtung schneidenden Richtung angeordnet sind, gebildet werden, mit den Schritten: – Durchführen des Verfahrens nach einem der Ansprüche 1 bis 10, wobei eine Vielzahl von Speicherzellen (25) bereitgestellt wird; – Bereitstellen einer Vielzahl von Wortleitungen (20) aus einem elektrisch leitenden Material, wobei eine Wortleitung (20) mit einer Vielzahl von Gate-Elektroden (17), die jeweils entlang der ersten Richtung angeordneten Speicherzellen (25) zugeordnet sind, verbunden ist und geeignet ist, die mit ihnen verbundenen Gate-Elektroden (17) zur Auslösung eines Auslesevorgangs anzusteuern, – Bereitstellen von Bitleitungskontakten, die geeignet sind, jeweils den zweiten Source-/Drain-Bereich (19) eines Auswahltransistors (24) mit der zugehörigen Bitleitung (40) zu verbinden, – Bereitstellen einer Vielzahl von Bitleitungen (40) aus einem elektrisch leitenden Material, die geeignet sind, die ausgelesene elektrische Ladung zu übertragen, wobei der Schritt zum Definieren des leitenden Kanals (46) so ausgeführt wird, dass die Richtung des leitenden Kanals (46) von der Richtung der Bitleitungen (40) und der Wortleitungen (20) abweicht.
Verfahren nach Anspruch 12, dadurch gekennneichnet, dass der Schritt zum Definieren des leitenden Kanals (46) so ausgeführt wird, dass die Richtung des leitenden Kanals (46) um 45° von der Richtung der Bitleitungen (40) abweicht.
Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass für jede Speicherzelle (25) die mindestens eine Gate-Elektrode (17) zunächst isoliert von allen anderen Gate- Elektroden (17), die der entsprechenden Wortleitung (20) zugeordnet sind, hergestellt wird und erst in einem nachfolgenden Schritt über die Wortleitung (20) mit den anderen Gate-Elektroden (17), die der entsprechenden Wortleitung (20) zugeordnet sind, verbunden wird.
Speicherzellenanordnung, die eine Vielzahl von zumindest teilweise in einem Halbleitersubstrat (2) ausgebildeten Speicherzellen (25), die jeweils einen Speicherkondensator (23) zur Speicherung von elektrischer Ladung und einen Auswahltransistor (24) zur Ansteuerung des Speicherkondensators (23) umfassen, sowie eine Vielzahl von Wortleitungen (20), die in einer ersten Richtung angeordnet sind, und Bitleitungen (40), die in einer zweiten, die erste Richtung schneidenden Richtung angeordnet sind, umfasst, wobei – der Speicherkondensator (23) mindestens eine erste Kondensatorelektrode (6), ein Speicherdielektrikum (7) und eine zweite Kondensatorelektrode (8) umfasst; – der Auswahltransistor (24) mindestens eine Gate-Elektrode (17) aus einem elektrisch leitenden Gate-Material, einen ersten Source-/Drain-Bereich (18) sowie einen zweiten Source-/Drain-Bereichs (19) umfasst, wobei die zweite Kondensatorelektrode (8) des Speicherkondensators (23) mit dem ersten Source-/Drain-Bereich (18) des Auswahltransistors verbunden ist und der erste und der zweite Source-/Drain-Bereich (18, 19) miteinander über einen in dem Halbleitersubstrat (2) angeordneten leitenden Kanalbereich (46) verbunden sind und die Gate-Elektrode (17) an den Kanalbereich (46) angrenzt und von dem Kanalbereich (46) elektrisch isoliert ist; – eine Wortleitung (20) mit einer Vielzahl von Gate-Elektroden (17), die jeweils entlang der ersten Richtung angeordneten Speicherzellen (25) zugeordnet sind, verbunden ist und geeignet ist, die mit ihnen verbundenen Gate- Elektroden (17) zur Auslösung eines Auslesevorgangs anzusteuern, – jeweils der zweite Source-/Drain-Bereich (19) eines Auswahltransistors (23) über einen Bitleitungskontakt mit der zugehörigen Bitleitung (40), die geeignet ist, die ausgelesene elektrische Ladung zu übertragen, verbunden ist, wobei die Richtung des leitenden Kanals (46), welcher durch den ersten und den zweiten Source-/Drain-Bereich (18, 19) definiert wird, von der Richtung der Bitleitungen (40) und der Wortleitungen (20) abweicht und in einem Querschnitt entlang des leitenden Kanalbereichs (46) die Unterkante der Gate-Elektroden (17) jeweils auf einer anderen Höhe als die Unterkante der Wortleitungen (20) angeordnet ist, wobei die Höhe senkrecht zur Substratoberfläche (1) gemessen ist.
Speicherzellenanordnung nach Anspruch 15, dadurch gekennzeichnet, dass die Richtung des leitenden Kanals (46), welcher durch den ersten und den zweiten Source-/Drain-Bereich (18, 19) definiert wird, um 45° von der Richtung der Bitleitungen (40) abweicht.