Aufgabe
der Erfindung ist es, einen Halbleiterspeicher und ein Verfahren
zum Ausbilden eines solchen Halbleiterspeichers bereitzustellen,
mit denen die oben beschriebenen Nachteile bisher bekannter Bausteine
und Verfahren gelöst
werden können
und die eine verbesserte Überlagerungsgenauigkeit
der Lage der Gate-Elektrode eines Auswahltransistors mit einer rückgeätzten Elektrode
bezüglicher
der Lage des Grabenkondensators aufweisen.
Diese
Aufgabe wird mit einem Halbleiterspeicher gemäß Anspruch 1 und einem Verfahren
gemäß Anspruch
5 gelöst.
Bevorzugte Ausführungsformen sind
in den abhängigen
Ansprüchen
angegeben.
Gemäß der vorliegenden
Erfindung wird ein Halbleiterspeicher mit einem Speicherzellenfeld
und ein Verfahren zum Ausbilden eines solchen Halbleiterspeichers
zur Verfügung
gestellt, wobei jede Speicherzelle einen Grabenkondensator aufweist,
der Grabenkondensator eine innere Elektrode, eine äußere Elektrode
und eine zwischen der inneren und der äußeren Elektrode eingebrachte
dielektrische Schicht aufweist, sowie einen Auswahltransistor, wobei
der Auswahltransistor einen ersten Source-/Drain-Bereich, einen
zweiten Source-/Drain-Bereich und eine zwischen dem ersten und dem
zweiten Source-/Drain-Bereich
in eine Vertiefung eingebrachte Kanalregion aufweist, wobei der
Grabenkondensator und der Auswahltransistor einer jeden Speicherzelle
nebeneinander angeordnet sind, wobei der erste Source-/Drain-Bereich
des Auswahltransistors elektrisch mit der inneren Elektrode des
Grabenkondensators verbunden ist, und die Vertiefung, in welcher
die Kanalregion des Auswahltransistors ausgebildet wird, sich selbstjustierend
zwischen dem Grabenkondensator der Speicherzelle und dem Grabenkondensator
der benachbarten Speicherzelle befindet.
Gemäß der Erfindung
wird die rückgeätzte Gate-Elektrode
des Auswahltransistors selbstjustierend bezüglich des Grabenkondensators
hergestellt. Folglich tritt zwischen der Lage des Grabenkondensators
und der Lage des Auswahltransistors mit der rückgeätzten Gate-Elektrode keine Überlagerungsabweichung
auf. Gemäß der Erfindung
sind keine Anpassungsschritte zum Positionieren des Auswahltransistors
mit der rückgeätzten Gate-Elektrode
bezüglich
des Grabenkondensators notwendig. Daher kann der Abstand zwischen
der rückgeätzten Gate-Elektrode des Auswahltransistors
und dem Grabenkondensator verringert werden. Der verringerte Flächenbedarf,
der durch eine Annäherung
der rückgeätzten Gate-Elektrode
des Auswahltransistors an den Grabenkondensator entsteht, kann entweder zur
Verkleinerung der Speicherzelle oder zur Vergrößerung des Durchmessers des
Grabenkondensator verwendet werden, was eine erhöhte Kondensatorkapazität und daher
eine verbesserte Funktionalität der
Speicherzelle zur Folge hat. Alternativ kann der Flächengewinn
aufgrund des verringerten Abstands zwischen der rückgeätzten Gate-Elektrode
des Auswahltransistors und dem Grabenkondensator zum Vergrößern der
Kontaktfläche
zwischen der Source-/Drain-Elektrode des Auswahltransistors und
einer Bitleitung verwendet werden, was zu einem geringeren Kontaktwiderstand
und damit zu einem größeren Prozessfenster
für den Überlagerungsschritt führt, der
für die
Ausrichtung der Bitleitung bezüglich des
Source-/Drain-Gebiets des Auswahltransistor verwendet wird.
In
einer weiteren Ausführungsform
der vorliegenden Erfindung entspricht der Abstand zwischen der Gate-Vertiefung
des Auswahltransistors und dem Grabenkondensator der Speicherzelle
im Wesentlichen dem Abstand zwischen der Gate-Vertiefung des Auswahltransistors
und dem Grabenkondensator der benachbarten Speicherzelle.
In
einer weiteren Ausführungsform
der vorliegenden Erfindung sind die Speicherzellen in Zeilen und
Spalten angeordnet, wobei der Grabenkondensator und der Auswahltransistor
einer jeden Speicherzelle entlang der den Zeilen zugeordneten Bitleitungen
und rechtwinklig zu den den Spalten zugeordneten Wortleitungen angeordnet
sind.
In
einer weiteren Ausführungsform
der vorliegenden Erfindung ist einer der Source-/Drain-Bereiche
des Auswahltransistors elektrisch über ein Buried-Strap-Gebiet
mit der inneren Speicherelektrode des Grabenkondensators verbunden.
Gemäß einer
Ausführungsform
der vorliegenden Erfindung umfasst das Ausbilden eines Arrays von
Grabenkondensatoren das Ätzen
eines Arrays von Grabenkondensatoren in das Halbleitersubstrat,
das Dotieren des Halbleitersubstrats um den unteren Teil des Grabens
zum Ausbilden der äußeren Elektroden,
das Ausbilden einer dielektrischen Schicht auf den Grabenwänden, das
Auffüllen
der Gräben
mit einem ersten leitenden Material zum Ausbilden der inneren Speicherelektroden,
das Rückätzen der
ersten inneren Elektrodenfüllung
auf eine erste Grabentiefe, das Beschichten der freiliegenden Grabenwand
oberhalb der inneren Elektrode mit einer ersten Isolationsschicht,
das Auffüllen
der Gräben
mit einem zweiten leitenden Material zum Ausbilden einer elektrischen
Verbindung mit der inneren Speicherelektrode, das Rückätzen des
zweiten leitenden Materials auf eine zweite Grabentiefe, die geringer
als die erste Grabentiefe ist,
das Entfernen der ersten Isolationsbeschichtung
von den Grabenwänden,
das Auffüllen
der Gräben
mit einem dritten leitenden Material, das Ätzen des dritten leitenden
Materials zum Ausbilden eines Buried Strap an einem Wandbereich
der Gräben,
das Auffüllen
der Gräben
mit einem zweiten Isolationsmaterial, und
das Ausbilden einer
Stufe zwischen dem zweiten Isolationsmaterial und dem angrenzenden
Bereich, so dass das zweite Isolationsmaterial hervorragt, und wobei
das Ausbilden eines Arrays von Auswahltransistoren das selektive
Aufwachsen eines Spacers auf dem zweiten Isolationsmaterial umfasst,
wobei die Dicke des Spacers im Wesentlichen dem Abstand zwischen
der Kanalregion des Auswahltransistors und des Grabens entspricht,
sowie das Ätzen
eines Arrays von Vertiefungen im Halbleitersubstrat, wobei die Spacer
als Maske verwendet wer den, und das Aufbringen einer Gate-Isolationsschicht
auf den Wandungen der Vertiefungen,
das Auffüllen der
Vertiefungen mit einem vierten leitenden Material zum Ausbilden
der Gate-Elektroden, das Rückätzen des
vierten leitenden Materials auf eine dritte Vertiefungstiefe, das
Beschichten der freiliegenden Vertiefungswandungen mit einer dritten Isolationsschicht
oberhalb des vierten leitfähigen
Materials, das Auffüllen
der Vertiefungen mit einem zweiten leitenden Material zum Ausbilden
einer elektrischen Verbindung mit den Gate-Elektroden, das Ätzen der
Spacer und das Dotieren des Halbleitersubstrats auf beiden Seiten
der Vertiefungen bis auf die dritte Vertiefungstiefe zum Ausbilden
des ersten Source-/Drain-Bereichs und des zweiten Source-/Drain-Bereichs,
wobei der erste Source-/Drain-Bereich an den Buried Strap an den
Grabenwandbereichen angrenzt.
Gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung wird eine Kontaktschicht auf den Bereichen
ausgebildet, die an das die Gräben füllende zweite
Isolationsmaterial angrenzen, wobei die Stufe zwischen dem zweiten
Isolationsmaterial und den angrenzenden Bereichen durch anisotropisches
und selektives Ätzen
der Kontaktschicht auf das zweite Isolationsmaterial ausgebildet
wird.
Gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung ist das zweite Isolationsmaterial auf
den Gräben
ein multiples Schichtsystem mit einer oben liegenden Polysiliziumschicht,
wobei ein selektiv auf dem zweiten Isolationsmaterial aufgewachsener
Spacer ein Polysilizium-Spacer ist.
Gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung wird der Polysilizium-Spacer nach dem
Aufbringen oxidiert.
Gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung dient ein multiples Kontaktschichtsystem
als Ätzmaske zum Ätzen der
Gräben, wobei
das multiple Schichtsystem als Basisschicht eine Siliziumoxidschicht
umfasst.
In
einer weiteren Ausführungsform
der vorliegenden Erfindung wird die Dotierung des dritten leitenden
Materials, welches an den Wandbereichen der Gräben den Buried Strap bildet,
so ausgewählt, dass
unter Berücksichtigung
des Temperaturbudgets der nachfolgenden Verfahren eine ausreichende Menge
von Dotierstoffen ausdiffundiert, um eine ausreichend geringe Impedanzverbindung
der inneren Speicherelektrode des Grabenkondensators mit dem zweiten
Source-/Drain-Bereich des Auswahltransistors sicherzustellen.
In
einer weiteren Ausführungsform
der vorliegenden Erfindung umfasst das Ätzen des dritten leitenden
Materials zum Ausbilden des Buried Strap an einem Wandungsbereich
der Gräben
ein lokales Verändern
der Ätzrate
einer Opferschicht auf dem dritten leitenden Material durch eine
schräge
Implantation, und das Entfernen des Bereichs des dritten leitenden
Materials unterhalb der Opferschicht zeigt die schräge Implantation.
Gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung umfasst das Auffüllen der Gräben mit dem zweiten Isolationsmaterial
das Aufwachsen einer dünnen
Siliziumdioxidschicht, das Auffüllen
der Gräben
mit einem CVD-Oxid und das Rückpolieren
des CVD-Oxids.
Gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung werden nach dem Auffüllen der Gräben mit dem zweiten Isolationsmaterial STI-Bereiche
(shallow trench isolations) zwischen benachbarten Speicherzellen
ausgebildet.
Ein
Vorteil der vorliegenden Erfindung besteht darin, dass infolge der
selbstjustierenden Anordnung der rückgeätzten Gate-Elektrode des Auswahltransistors
bezüglich
des Grabenkondensators der Abstand zwischen der rückgeätzten Gate- Elektrode des Auswahltransistors
und dem Grabenkondensator ohne Überlagerungsabweichung
festgelegt wird. Dadurch kann der nominale Abstand zwischen der
rückgeätzten Gate-Elektrode
des Auswahltransistors und dem Grabenkondensator verringert werden.
Durch den Selbstjustierungsvorgang beim Positionieren der rückgeätzten Gate-Elektrode
des Auswahltransistors bezüglich
des Grabenkondensators brauchen eine kritische lithographische Maske
und die entsprechenden lithographischen Verfahrensschritte, die
in der Regel für
die Überlagerung
der rückgeätzten Gate-Elektrode
des Auswahltransistors mit der Lage des Grabenkondensator verwendet werden,
nicht berücksichtigt
werden. Die Selbstjustierung der rückgeätzten Gate-Elektrode des Auswahltransistors
bezüglich
des Grabenkondensators wird erreicht, indem die für die Strukturierung
der rückgeätzten Gate-Elektrode
verwendete Ätzmaske durch
eine Erweiterung der Grabenkondensator-Struktur ausgebildet wird,
wobei der Abstand zwischen der rückgeätzten Gate-Elektrode
und dem Grabenkondensator durch die Dicke einer aufgebrachten Schicht
definiert ist. Die Schwankungen der Dicke der aufgebrachten Schicht
können
viel kleiner gehalten werden als die Überlagerungstoleranzen zweier
lithographischer Lagen, die gegeneinander angepasst werden müssen.
Die
Erfindung wird im Folgenden anhand der in den Zeichnungen dargestellten
beispielhaften Ausführungsformen
näher erläutert. Es
zeigen:
1 ein
Schaltdiagramm einer dynamischen Speicherzelle in einem DRAM-Speicher;
2 ein
erfindungsgemäßes Layout
in der Ebene, mit einer Speicherzellenanordnung in Form eines Schachbrettmusters;
3 bis 18 vertikale
Teilansichten der Stadien 1 bis 16 eines Herstellungsverfahrens
gemäß der vorliegenden
Erfindung.
Die
Erfindung wird anhand eines Verfahrens zum Ausbilden eines DRAM-Speichers
auf der Grundlage von Silizium beschrieben. Die einzelnen Strukturen
einer dynamischen Speicherzelle werden vorzugsweise mithilfe der
Silizium-Planar-Technologie ausgeführt. Diese Technologie umfasst
eine Reihe einzelner Prozesse, die in jedem Fall auf die gesamte
Oberfläche
eines Siliziumsubstrats wirken, wobei lokale Veränderungen des Siliziumsubstrats mithilfe
geeigneter Maskenschichten durchgeführt werden. Bei der Herstellung
des DRAM-Speichers wird eine Vielzahl von Speicherzellen gleichzeitig ausgebildet.
In
DRAM-Speichern werden hauptsächlich Speicherzellen
mit je einem einzelnen Transistor verwendet. Das entsprechende Schaltungsdiagramm
ist in 1 gezeigt. Eine Speicherzelle mit einem Transistor
umfasst einen Speicherkondensator 1 und einen Auswahltransistor 2.
Der Auswahltransistor 2 wird vorzugsweise als Feldeffekttransistor
mit einer ersten Source-/Drain-Elektrode 21 und
einer zweiten Source-/Drain-Elektrode 23 zwischen einem
aktiven Gebiet 22 angeordnet. Oberhalb des aktiven Gebiets 22 befinden
sich eine Gate-Isolationsschicht 24 und eine Gate-Elektrode 25,
die als Plattenkondensator fungieren, durch den eine Ladungsdichte
in dem aktiven Gebiet 22 beeinflusst werden kann, um so
einen stromleitenden Kanal zwischen der ersten Source-/Drain-Elektrode 21 und
der zweiten Source-/Drain-Elektrode 23 auszubilden oder
zu blockieren.
Die
zweite Source-/Drain-Elektrode 23 des Auswahltransistors 2 ist
mit einer ersten Speicherelektrode 11 des Speicherkondensators 1 über eine Verbindungsleitung 4 verbunden.
Die zweite Speicherelektrode 12 des Speicherkondensators 1 ist wiederum
mit einer Kondensatorplatte 5, wie sie vorzugsweise in
Speicherkondensatoren von DRAM-Speicherzellenanordnungen vorkommt,
verbunden. Die erste Source-/Drain-Elektrode 21 des Auswahltransistors 2 ist
darüber
hinaus mit einer Bitleitung 6 verbunden, so dass Information,
die im Speicherkondensator 1 in der Form von Ladungen gespeichert
ist, ein- und ausgele sen werden kann. Dieser Ein- und Auslesevorgang
wird über
eine Wortleitung 7 gesteuert, die vorzugsweise gleichzeitig
als Gate-Elektrode 25 des Auswahltransistors dient, um durch
Anlegen einer Spannung einen stromleitenden Kanal in dem aktiven
Gebiet 22 zwischen der ersten Source-/Drain-Elektrode 21 und
der zweiten Source-/Drain-Elektrode 23 herzustellen.
In
DRAM-Speicherzellen kann eine Verringerung der Speicherzellenfeldfläche aufgrund
dreidimensionaler Strukturen erreicht werden. Daher ist der Speicherkondensator
vorzugsweise als Grabenkondensator mit einem Graben ausgebildet,
der in das Siliziumsubstrat geätzt
wird und in der Regel mit hochdotiertem Silizium, das als innere
Speicherelektrode dient, ausgeführt
ist. Diese Polysiliziumfüllung ist
im unteren Grabenbereich durch eine dielektrische Speicherschicht
von einer äußeren Speicherelektrode
isoliert, die durch Einführung
von Dotierstoff im unteren Bereich des Grabens ausgebildet wird.
Im oberen Bereich des Grabens ist die Polysiliziumfüllung vom
Siliziumsubstrat durch eine Isolationsschicht isoliert, um das Auftreten
eines parasitären Transistors
entlang des Grabens zu vermeiden.
Der
Auswahltransistor, der planar auf der Oberfläche des Siliziumsubstrats ausgebildet
ist, umfasst zwei Diffusionsgebiete, die jeweils die zwei Source-/Drain-Elektroden
bilden, wobei ein Diffusionsgebiet an den Graben angrenzt. In diesem
Bereich ist eine Kondensatorverbindung, ein sogenannter Buried-Strap-Kontakt,
ausgeführt
und mit dem Diffusionsgebiet des Auswahltransistors and mit der Polysiliziumfüllung im
Grabenkondensator verbunden. Um die Funktion des Auswahltransistors
zu verbessern und insbesondere, um Kurzkanaleffekte zu verringern,
wird die Gate-Elektrode des Auswahltransistors in einer Vertiefung
ausgebildet, was kleine kritische Abmessungen und ein langes aktives
Gebiet zur Folge hat.
2 zeigt
ein bevorzugtes Layout eines Halbleiterspeichers. Das DRAM-Speicherzellenfeld ist
vorzugsweise in einem Schachbrettmuster angeordnet, die Speicherzellen
sind entlang der Bitleitungen 6 in senkrechten Reihen angeordnet,
wobei die Bitleitungen die in waagrechten Reihen liegenden Wortleitungen 7 kreuzen.
Unterhalb der waagrecht verlaufenden Reihen der Bitleitungen sind
die Auswahltransistoren 2 angeordnet, wobei die erste Source-/Drain-Elektrode 21 des
Auswahltransistors durch diese über
den Bitleitungskontakt 26 kontaktiert werden. Die Bitleitungskontakte 26 der
einzelnen Reihen sind versetzt von einander angeordnet, wie in der Flächendarstellung
von 2 gezeigt, und bilden so ein Schachbrettmuster.
Die rückgeätzten Gate-Elektroden 25 sind
unterhalb der Schnittpunkte der Bitleitungen 6 und der
Wortleitungen 7 angeordnet, und ergeben ebenfalls ein Schachbrettmuster.
In 2 wird eine DRAM-Speicherzelle durch eine gestrichelte
Linie abgegrenzt. Durch die Verwendung des Schachbrettprinzips bei
der Anordnung des Speicherzellenfelds kann der Abstand zwischen
den benachbarten Speicherzellen auf 4F verringert werden, wobei
F die kleinste Strukturgröße darstellt,
die mit der verwendeten Lithographietechnik erreicht werden kann.
Die
Speicherzellengröße für DRAM-Speicher
mit einer Strukturgröße von 100
nm und kleiner wird von den erreichbaren lithographischen Überlagerungstoleranzen
beträchtlich
begrenzt. Der Abstand zwischen den strukturellen Elementen, die
sich auf unterschiedlichen lithographischen Ebenen befinden, können so
ausgewählt
werden, dass die größtmögliche Abweichung
die Funktion des Bauelements nicht beeinträchtigt. Die kritischste Strukturgröße der DRAM-Speicherzelle
ist der Abstand zwischen dem Grabenkondensator und dem aktiven Gebiet
des Auswahltransistors. Dies trifft insbesondere auf Auswahltransistoren
mit einer rückgeätzten Gate-Elektrode
zu.
Die
erfindungsgemäße Idee
löst das
Anpassungsproblem durch Positionierung der rückgeätzten Gate-Elektrode des Auswahltransistors
bezüglich
der Position des Grabenkondensators. Folglich müssen Überlagerungstoleranzen bei
der Positionie rung der rückgeätzten Gate-Elektrode
des Auswahltransistors in Bezug auf den Grabenkondensator nicht
berücksichtigt
werden. Aus diesem Grund kann der Abstand zwischen der rückgeätzten Gate-Elektrode
des Auswahltransistors und dem Grabenkondensator minimal ausgeführt werden.
Die Verringerung des Abstands zwischen der rückgeätzten Gate-Elektrode des Auswahltransistors
und dem Grabenkondensator kann entweder zur Verkleinerung der Speicherzelle
oder zur Vergrößerung der
anderen kritischen Strukturgrößen genutzt
werden. Möglicherweise kann
der Durchmesser des Grabens erweitert werden, was eine erhöhte Speicherzellenkapazität und damit
eine verbesserte Funktionalität
der Speicherzelle zur Folge hat. Alternativ oder zusätzlich kann die
Bitleitungskontaktfläche
vergrößert werden,
um den Kontaktwiderstand zu verringern. Durch die Positionierung
der rückgeätzten Gate-Elektrode
des Auswahltransistors, die im Hinblick auf die Position des Grabenkondensators
selbstjustierend erfolgt, kann ein kritischer lithographischer Vorgang
verhindert werden.
Um
die rückgeätzte Gate-Elektrode
des Auswahltransistors in Bezug auf den Grabenkondensator selbstjustierend
auszuführen,
wird die Ätzmaske
zur Strukturierung der rückgeätzten Gate-Elektrode durch Vergrößern der
Grabenstruktur ausgebildet. Durch Ausbilden einer Schicht mit vorgegebener
Dicke auf einer hervorstehenden Isolationsdeckschicht auf dem Grabenkondensator
wird der Abstand zwischen dem Grabenkondensator und der rückgeätzten Gate-Elektrode
des Auswahltransistors bestimmt. Diese Steuerung der Schichtdicke,
durch die die Position der Gate-Vertiefung bestimmt wird, ist viel
einfacher als die Anpassung zweier lithographischer Ebenen, wie
sie aus dem Stand der Technik bekannt ist.
Die 3 bis 18 zeigen
eine mögliche Prozessfolge
zum Ausbilden eines erfindungsgemäßen DRAM-Speichers mit einem
Speicherzellenfeld, wobei jede Speicherzelle einen Grabenkondensator und
einen Auswahltransistor mit einer rückgeätzten Gate-Elektrode umfasst,
wobei die rückgeätzte Gate-Elektrode im
Hinblick auf den Grabenkondensator selbstjustierend angeordnet ist.
Jede der 3 bis 18 stellt
einen Querschnitt entlang der XX-Linie von 2 dar, welche
den Siliziumwafer nach dem jeweils vorangegangenen Einzelschritt
zeigt. In der nachfolgenden Beschreibung werden die erfindungswesentlichen
Verfahrensschritte zum Ausbilden der dynamischen Speicherzelle erläutert. Die
beschriebene Prozessfolge muss um Verfahrensschritte erweitert werden,
die zur Herstellung von Trägerbestandteilen
des DRAM-Speichers notwendig sind.
In
einer ersten Prozessfolge wird der Grabenkondensator ausgebildet.
Ein p-dotierter Siliziumwafer 100 bildet den Anfangspunkt.
In einem ersten Schritt wird der Siliziumwafer 100 geätzt, um
die Grabenlöcher
auszubilden. Wie in 3 gezeigt, wird eine Ätzmaske
zu diesem Zweck auf das Siliziumsubstrat aufgebracht. Die vielschichtige Ätzmaske umfasst
eine thermische Oxidschicht 101, eine Nitridschicht 102 und
eine weitere Oxidschicht 103, die vorzugsweise aus Borsilikatglas
besteht und mithilfe eines CVD-Verfahrens aufgebracht wird. Anstelle
einer thermischen Oxidschicht kann eine Oxynitridschicht verwendet
werden. Die Dicke der grundlegenden thermischen Oxidschicht 101 wird
so ausgewählt,
dass die Dicke der thermischen Oxidschicht ausreicht, um die Isolation
einer Wortleitung im Hinblick auf das Siliziumsubstrat sicherzustellen,
wenn zwischen einer rückgeätzten Gate-Elektrode und der Wortleitung
ein Versatz auftritt. Die thermische Oxidschicht 101 ist
etwa 5 nm dick, die Nitridschicht 102 weist eine Dicke
von vorzugsweise 200 nm auf. Die Dicke der Oxidschicht beträgt vorzugsweise
etwa 1000 nm.
Eine
Photoresistschicht wird auf der vielschichtigen Ätzmaske aufgebracht, wobei
die Photoresistschicht einem lithographischen Verfahren unterzogen
und anschließend
geätzt
wird, um die Grabenöffnungen
festzulegen. Anschließend
wird die vielschichtige Ätzmaske
durch anisotropisches Ätzen mithilfe
der strukturierten Photoresistschicht strukturiert und anschlie ßend wird
das Siliziumsubstrat auf eine vorbestimmte Dicke zurückgeätzt, um
die Grabenöffnungen 107 herzustellen.
Das Ätzen
des Siliziumsubstrats kann in einem zweistufigen Ätzprozess stattfinden,
wobei eine flaschenförmige
Grabenöffnung
mit einer erhöhten
Grabenkapazität
ausgebildet wird.
Nach
dem Ätzen
der Grabenöffnungen 104 werden
sowohl die Photoresistschicht als auch die obere Oxidschicht 103 der
vielschichtigen Ätzmaske entfernt.
Anschließend
wird die äußere Speicherelektrode 105 des
Grabenkondensators als vergrabene Platte ausgebildet. Zu diesem
Zweck wird in jede Grabenöffnung 104 eine
arsendotierte Oxidschicht eingebracht. Die arsendotierte Oxidschicht
wird auf eine erste Tiefe zurückgeätzt, vorzugsweise
bis auf den Flaschenhals der Grabenöffnung. Eine weitere Oxidschicht
wird mithilfe eines CVD-Verfahrens
auf der arsendotierten Oxidschicht aufgebracht. Anschließend folgt
eine Ausdiffusion zur Herstellung eines n-dotierten Bereichs 105 im Siliziumsubstrat 100 um
den unteren, breiteren Teil des Grabens herum. Der n-dotierte Bereich
wird als vergrabene Platte bezeichnet und fungiert als äußere Speicherelektrode des
Grabenkondensators.
Nach
dem Entfernen der Oxidschicht und der arsendotierten Schicht aus
den Grabenöffnungen wird
eine dielektrische Schicht 107 auf die Innenseite der Grabenöffnungen
aufgebracht. Die dielektrische Schicht 107, die vorzugsweise
eine ONO-Schicht, eine NO-Schicht oder eine NONO-Schicht ist, dient als
Dielektrikum für
den Grabenkondensator. Anschließend
wird der untere breitere Bereich der Grabenöffnungen mit einer ersten n-dotierten
Polysiliziumschicht 108 aufgefüllt. Zu diesem Zweck wird die gesamte
Grabenöffnung
mit n-dotiertem
Polysilizium 108 aufgefüllt
und anschließend
wird das n-dotierte Polysilizium auf die erste Tiefe zurückgeätzt, die
in einem ersten Rückätzungsschritt
dem Flaschenhals der Grabenöffnung
entspricht. Daraufhin wird die dielektrische Schicht 107 außerhalb
der Polysiliziumfüllung
von den Seitenwänden
der Grabenöffnungen 104 entfernt.
In einem nächsten Schritt
wird durch ein CVD-Verfahren eine sogenannte Kragenoxidschicht 108 auf
den Seitenwänden
der Grabenöffnungen
in dem Bereich oberhalb der dielektrischen Schicht 107 aufgebracht.
Die Kragenoxidschicht 18 besteht vorzugsweise aus Siliziumdioxid
und dient dazu, parasitäre
Ströme
zwischen der äußeren Speicherelektrode
und dem Auswahltransistor der nachfolgend beschriebenen Speicherzelle
zu verhindern. In 4 ist der Verfahrensstand nach
der Ausbildung des Kragenoxids gezeigt, wobei 4 einen
Querschnitt mit zwei benachbarten Grabenöffnungen darstellt.
In
einem nächsten
Schritt wird eine zweite n-dotierte Polysiliziumschicht 110 in
die Grabenöffnungen 104 eingebracht
und anschließend
in einem zweiten Rückätzschritt
auf eine zweite Tiefe unterhalb der Oberfläche des Siliziumsubstrats zurückgeätzt. Diese
Verfahrensstufe ist in 5 gezeigt. In einem nächsten Schritt
wird das Kragenoxid bis unterhalb der oberen Kante der n-dotierten
zweiten Polysiliziumschicht 110 entfernt. Dieser Verfahrensschritt ist
in 6 gezeigt.
In
einem weiteren Verfahrensschritt wird eine weitere n-dotierte Polysiliziumschicht 111 in
den Grabenöffnungen 104 aufgebracht
und dotiert. In einem nachfolgenden dritten Rückätzungsschritt wird die dritte
n-dotierte Polysiliziumschicht 111 auf eine dritte Tiefe
zurückgeätzt, vorzugsweise
30 nm unterhalb der Oberfläche
des Siliziumsubstrats. Die Dotierrate der dritten Polysiliziumschicht 111 wird
so ausgewählt,
dass das Temperaturbudget des gesamten Verfahrens zur Herstellung
der Speicherzelle ausreichend hoch ist, um ein Ausdiffundieren des
Dotierstoffs durch das nachfolgend beschriebene Buried-Strap-Fenster
zu erreichen, um so eine ausreichend niedrige Widerstandsverbindung
mit einem Source-/Drain-Bereich
eines Auswahltransistors zu gewährleisten.
In
der folgenden Prozessabfolge wird ein Buried-Strap-Fenster festgelegt.
Auf der dem Auswahltransistor gegenüberliegenden Seite wird die
dritte n-dotierte Polysiliziumschicht 111 ent fernt. Dieses Entfernen
findet mittels einer schrägen
Ionenimplantation in die auf der dritten Polysiliziumschicht 111 liegenden
Opferschicht statt, wodurch die Ätzrate
der Opferschicht in diesem Bereich lokal verändert wird, so dass die Opferschicht
und die Polysiliziumschicht 111 beim Ätzen nur im gewünschten
Bereich entfernt werden. In einem weiteren Ätzschritt wird die Vertiefung
in der dritten n-dotierten Polysiliziumschicht 111 bis
in die zweite n-dotierte Polysiliziumschicht 110 vertieft.
Dieser Verfahrensstand ist in 7 gezeigt.
In
einem nächsten
Verfahrensschritt wird eine Isolationsdeckschicht auf den Grabenöffnungen 104 ausgeführt. Zuerst
wird eine dünne
erste Oxidschicht 112 vorzugsweise thermisch aufgewachsen, wobei
die erste Oxidschicht eine Dicke von etwa 5 nm hat. Die erste Oxidschicht 112 wird
ausgebildet, um die Schnittstelle mit den Polysiliziumschichten
zu verbessern. Anschließend
wird die Grabenöffnung 104 mithilfe
eines CVD-Verfahrens
mit einer zweiten Oxidschicht 113 aufgefüllt, wobei
die zweite Oxidschicht 113 bis auf die obere Kante der
Nitridschicht 102 abpoliert wird und dann auf etwa 50 nm
unterhalb der oberen Kante der Nitridschicht 102 zurückgeätzt wird.
Dieser Verfahrensstand ist in 8 gezeigt.
In
einer darauffolgenden Prozessabfolge wird die Position einer Vertiefung,
in der eine Gate-Elektrode eines Auswahltransistors ausgebildet ist,
selbstjustierend festgelegt. Das grundlegende Prinzip, die Position
der rückgeätzten Gate-Elektrode des Auswahltransistors
selbstjustierend im Hinblick auf die Position des Grabenkondensators
anzuordnen, umfasst die Tatsache, dass die zur Strukturierung der
Gate-Vertiefung verwendete Maske durch Vergrößern der Grabenöffnungsstruktur
ausgeführt wird.
Hierzu wird eine Schicht mit vorgegebener Dicke auf der Grabendeckschicht,
die von der neben dem Graben liegenden Oberfläche hervorragt, aufgetragen.
Da die Schwankung der Schichtdicke genau gesteuert werden kann,
tritt keine Schwankung im Abstand zwischen der Vertiefung, in der
die Gate-Elektrode des Auswahltransistors ausgeführt wird, und der Grabenöffnung auf.
Erfindungsgemäß wird der
Abstand zwischen der Vertiefung, in der die Gate-Elektrode des Auswahltransistors
ausgeführt wird,
und der Grabenkondensator ohne die Notwendigkeit einer Anpassung
zweier lithographischer Lagen bestimmt.
Ausgehend
von dem in 8 gezeigten Verfahrensstand
wird in die Vertiefung oberhalb der Oxiddeckschicht 113 eine
Polysiliziumschicht 114 aufgebracht. Anschließend wird
die Polysiliziumschicht 114 auf die obere Kante der benachbarten
Nitridschicht 102 zurückpoliert.
Dieser Verfahrensstand ist in 9 gezeigt.
Bevor
die Position der Vertiefung für
die Gate-Elektrode des Auswahltransistors festgelegt wird, werden
in einem Zwischenschritt STI-Bereiche (STI – shallow trench isolations – flache
Grabenisolationen) zwischen den Speicherzellen ausgebildet. Die
flachen Gräben
werden in das Siliziumsubstrat eingeätzt. Anschließend werden
die flachen Gräben, vorzugsweise
mittels eines HDP-Verfahrens, mit einer Oxidschicht befüllt. Die
Oxidschichtfüllung
in den flachen Gräben
wird auf die obere Kante der Nitridschicht 102 zurückpoliert.
Nach
der Ausbildung der STI-Bereiche wird zwischen der Polysiliziumschicht 114 oberhalb
des Grabens 104 und der Nitridschicht 102 durch
anisotropisches und selektives Ätzen
der Nitridschicht 102 auf die STI-Bereiche und die Polysiliziumschicht 102 eine
Stufe ausgebildet. Dieser Verfahrensstand ist in 10 gezeigt.
Anschließend wird
eine Polysilizium-Maskenschicht 115 selektiv auf der Polysilizium-Deckschicht 114,
die die Gräben
bedeckt, aufgewachsen. Die Öffnung 116 zwischen
den beiden auf den Gräben 104 aufgewachsenen
benachbarten Polysilizium-Maskenschichten 115 legt
die Position und den Umfang für
die Vertiefung fest, in der die Gate-Elektrode des Auswahltran sistors
ausgebildet wird. Die Anpassung der Position der Vertiefung geschieht durch
die Steuerung der Dicke der Polysilizium-Maskenschichten 115,
die auf den Gräben 104 aufgewachsen
werden. Ein Querschnitt nach der Bildung der Polysilizium-Maskenschichten 115 auf
den Gräben 104 mit
der Gate-Vertiefungsöffnung 116 ist
in 11 gezeigt.
Wahlweise
ist es möglich,
den Abstand zwischen dem Grabenkondensator und der Gate-Elektrodenvertiefung
des Auswahltransistors durch Oxidieren der Polysilizium-Maskenschichten 115 zu
vergrößern, um
eine weitere Oxidschicht 117 wie in 12 gezeigt
auszubilden.
In
einem nächsten
Verfahrensschritt werden die Nitridkontaktschicht 102 und
die Oxid-Kontaktschicht 101 mithilfe der Polysiliziummaske 115 auf den
Gräben 104 anisotropisch
geätzt.
Anschließend wird
die Vertiefung 118 für
die Gate-Elektrode in das Siliziumsubstrat 100 geätzt. Daraufhin
werden die Polysiliziummaske 115 und die Polysiliziumdeckschicht 114 auf
den Gräben 104 entfernt.
Dieser Verfahrensstand ist in 13 gezeigt.
In
einem nächsten
Schritt wird eine optionale kurze Oxidätzung durchgeführt, um
einen Auswahltransistor mit Eckbauelementen herzustellen. Anschließend wird
die Gate-Elektrode ausgebildet. Zuerst wird ein in einem thermischen
Verfahren gebildetes Gate-Oxid 119 auf den Seitenwänden der
Vertiefung 118 aufgebracht. In einem darauffolgenden Schritt
wird die Vertiefung 118 mit einem n-dotierten Polysilizium 120 gefüllt. Diese
Polysiliziumfüllung 120 wird
in die Vertiefung auf eine vorgegebene Tiefe etwa 100 nm unterhalb
der Oberfläche
zurückgeätzt. Dieser
Verfahrensschritt ist in 14 dargestellt.
Anschließend
wird in der Vertiefung 118 eine Oxidschicht 121 auf
der Polysiliziumfüllung 120 aufgebracht,
wobei das Oxid anisotropisch geätzt
wird, so dass das Oxid auf den Seitenwänden der Vertiefung 119 verbleibt.
Daraufhin wird die Vertiefung 118 mit n-dotiertem Polysilizium 122 ge füllt, das
auf die obere Kante der Oxidkontaktschicht 101 zurückgeätzt wird. Dieser
Verfahrensstand ist in 15 gezeigt.
In
der nachfolgenden Prozessfolge werden die Source-/Drain-Bereiche der Auswahltransistoren ausgebildet.
In einem ersten Schritt wird die Nitridkontaktschicht 102 entfernt.
Dann werden mittels Dotierung durch die freiliegende Oxidkontaktschicht 101 in
das Siliziumsubstrat 100 die Source-/Drain-Bereiche der Auswahltransistoren
ausgeführt.
Anschließend werden die Wortleitungen der Speichervorrichtung
im Schachbrettmuster ausgebildet. Nach einem kurzen nasschemischen Überätzvorgang
zum Entfernen der Oxid-Überreste
von der Oberfläche
werden eine dünne
n-dotierte Polysiliziumschicht 123, eine Barriereschicht 124,
vorzugsweise eine Wolframnitridschicht, eine Metallschicht 125,
vorzugsweise eine Wolframschicht, und eine Nitridschicht 126 als
Deckschicht aufgebracht. Mithilfe eines lithographischen Verfahrens
wird der Schichtaufbau strukturiert, um die Wortleitungen vorzusehen. Die
Breite der Wortleitungen kann relativ schmal ausfallen, da die Leitungsbreite
nicht die Länge
des Gates festlegt, wie dies im Stand der Technik der Fall ist.
Nach der Strukturierung werden die Wortleitungen von einer Nitridschicht 127 umschlossen,
um eine Oxidierung der Metallschicht 125 durch die nachfolgende
Oxidierung der Seitenwände 128 zu verhindern.
Die vorzugsweise aus Oxid oder Nitrid gefertigten Seitenwand-Spacer 129 werden
dann zwischen den Wortleitungen ausgeführt. Der Verfahrensstand ist
in 16 abgebildet.
In
einem nächsten
Schritt wird eine Isolationsschicht 130, vorzugsweise ein
glasähnliches
Material wie z.B. BPSG aufgebracht. Nach dem Aufschmelzen der BPSG-Schicht
wird das BPSG wie in 17 gezeigt zurückpoliert.
Wahlweise wird eine weitere dünne
Oxidschicht mittels CVD-Technik aufgewachsen.
Als
letzter Verfahrensschritt werden die Bitleitungen 130 mit
den Bitleitungskontakten ausgebildet. Das Ausbilden der Bit leitungen 130 mit
den Bitleitungskontakten, sowie das Auffüllen der Bitleitungen und der
Bitleitungskontakte mit Metall ist in 18 gezeigt.
Die
vorstehende Beschreibung beschreibt lediglich vorteilhafte beispielhafte
Ausführungsformen
der vorliegenden Erfindung. Die hierin und in den Ansprüchen sowie
in den Figuren beschriebenen Merkmale können daher im Wesentlichen
sowohl einzeln als auch in beliebiger Kombination zum Einsatz der
Erfindung in ihren verschiedenen Ausführungsformen verwendet werden.