CN1917212A - 具有mos晶体管的半导体存储单元阵列及其制造方法 - Google Patents
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Abstract
在一种包括存储单元阵列的半导体存储器中，每个存储单元包括沟槽电容器和选择晶体管，沟槽电容器包括内部电极、外部电极以及配置在内部电极和外部电极之间的电介质层，选择晶体管包括第一源/漏区、第二源/漏区以及配置在第一源/漏区和第二源/漏区之间凹槽中的沟道区，每个存储单元的沟槽电容器和选择晶体管并排配置，选择晶体管的第一源/漏区电连接到沟槽电容器的内部电极，其中形成有选择晶体管沟道区的凹槽自对准地位于存储单元的沟槽电容器和相邻存储单元的沟槽电容器之间。
Description
技术领域
本发明涉及一种包含存储单元阵列的半导体存储器及其制造方法，更具体地，涉及这样一种包含存储单元阵列的半导体存储器及其制造方法，其中每个存储单元包括一个沟槽电容器和一个具有凹入式栅极的选择晶体管。
背景技术
在动态随机存取存储器(DRAM)中，主要通过由选择晶体管和存储电容器构成的单晶体管存储单元实现应用，其中信息以电荷的形式存储在存储电容器中。DRAM包括以行和列的方式连接的存储单元阵列。通常，行被指定为字线(word lines)，列线被指定为位线(bit lines)。存储单元的选择晶体管和存储电容器以这种方式彼此连接，当通过字线驱动选择晶体管时，可以通过位线读入和读出存储电容器的电荷。
DRAM技术开发中的一个焦点是存储电容器。为了在不断按比例缩小存储单元阵列的情况下提供足够的存储电容，已经开发了三维存储电容器。这种三维存储电容器通常在DRAM存储单元中包含有沟槽电容器。在这种沟槽电容器的情况下，在半导体衬底上刻蚀沟槽，并在沟槽中填充电介质层和第一内部存储电极。半导体衬底的相邻区域作为第二外部存储电极。
DRAM存储单元的选择晶体管优选地形成为除沟槽电容器之外的平面半导体表面上的场效应晶体管。选择晶体管具有第一源/漏电极、第二源/漏电极以及位于它们之间的有源区。在有源区上设置栅绝缘层和栅极电极，作为平板电容器，由此可以影响有源区中的电荷密度，以便在第一源/漏电极和第二源/漏电极之间形成或阻断电流传导通道。选择晶体管的源/漏电极之一连接到沟槽电容器的内部存储电极。
除了沟槽电容器之外，选择晶体管也是技术开发的课题。用作选择晶体管的小尺寸场效应晶体管的性能受到短沟槽效应的影响。为了减小结漏电流，已经开发了具有形成在凹槽中的栅极的场效应晶体管，从而获得小的临界尺寸和长的沟槽。
最初由硅晶片制成的DRAM晶片借助于硅平面技术制造。通过光刻技术进行硅晶片的结构化，以形成单独的DRAM元件。首先通过辐照敏感薄膜中的光掩模生成期望的元件结构，再借助于特定的刻蚀工艺转变成位于光掩模下面的层。
随着DRAM单元的结构尺寸变得越来越小，更需要关注单元结构的几何条件和工艺过程，特别是光刻处理的覆盖公差和选择晶体管的电性能。位于不同光刻层上的临界单元结构之间的间隔必须以这样一种方式选择，即单元结构的准确覆盖的最大可能偏差不能损害存储元件的功能。
根据DRAM单元的原理，沟槽电容器和选择晶体管的栅极之间的间隔是最关键的距离之一。结构尺寸的减小意味着沟槽电容器的内部存储电极之间的界面向更靠近选择晶体管沟道区的方向移动。然而，栅极层相对于沟槽电容器层的光刻覆盖偏差阻止了沟槽电容器和选择晶体管的栅极之间间隔的进一步最小化。这一缺点特别会在如果将选择晶体管用作具有凹入式栅极的场效应晶体管的情况下出现。现有技术解决这一问题的方案包括引入新的光刻工具。然而，为减小选择晶体管的栅极层相对于沟槽电容器层的覆盖公差而改善的光刻装置不能保证起始于65nm技术形成的足够的层覆盖精度。
发明内容
在本发明的一个实施例中，提供了一种半导体存储器和一种形成这种半导体存储器的方法，它克服了上面提到的已知器件和方法的缺点。根据本发明，所提供的半导体存储器和形成这种半导体存储器的方法改善了具有凹入式电极的选择晶体管的栅极层相对于沟槽电容器层的覆盖精度。
根据本发明，提供了包括存储单元阵列的半导体存储器和形成这种半导体存储器的方法，其中每个存储单元包括沟槽电容器和选择晶体管，沟槽电容器包括内部电极、外部电极以及配置在内部电极和外部电极之间的电介质层，选择晶体管包括第一源/漏区、第二源/漏区以及配置在第一源/漏区和第二源/漏区之间凹槽中的沟道区，每个存储单元的沟槽电容器和选择晶体管并排配置，选择晶体管的第一源/漏区电连接到沟槽电容器的内部电极，其中形成有选择晶体管沟道区的凹槽自对准地位于存储单元的沟槽电容器和相邻存储单元的沟槽电容器之间。
根据本发明，选择晶体管的凹入式栅极相对于沟槽电容器自对准地形成。因此，在沟槽电容器层和具有凹入式栅极的选择晶体管层之间不会发生覆盖偏差。根据本发明，不需要相对沟槽电容器对具有凹入式栅极的选择晶体管进行定位的调整步骤。因此，可以减小选择晶体管的凹入式栅极和沟槽电容器之间的间隔。通过使选择晶体管的凹入式栅极更靠近沟槽电容器来减小面积需求，这可以用于使存储单元更小，或者加大沟槽电容器的直径以增大电容器电容，从而改善单元性能。可选地，通过减小选择晶体管的凹入式栅极和沟槽电容器之间的间隔而获得的空间盈余可以用来增大选择晶体管的源/漏电极和位线之间的接触面积，这将带来更低的接触电阻，从而在位线层相对于选择晶体管的源/漏区层的覆盖步骤中提供更大的工艺窗口。
根据本发明的另一实施例，选择晶体管的栅极凹槽和存储单元的沟槽电容器之间的间隔大致对应选择晶体管的栅极凹槽和相邻存储单元的沟槽电容器之间的间隔。
根据本发明的另一实施例，存储单元成行和列排布，其中每个存储单元的沟槽电容器和选择晶体管沿着分配为行的位线并垂直于分配为列的字线排列。
根据本发明的另一实施例，选择晶体管的源/漏区之一通过掩埋条区电连接到沟槽电容器的内部存储电极。
根据本发明的一个实施例，形成沟槽电容器阵列的步骤包括在半导体衬底上刻蚀沟槽阵列，在所述沟槽的下部附近掺杂半导体衬底以形成外部电极，在沟槽的壁上配置电介质层，使用第一导电材料填充沟槽以形成内部存储电极，刻蚀所填充的第一内部存储电极至第一沟槽深度，使用第一绝缘层覆盖内部电极之上的暴露的沟槽壁，使用第二导电材料填充沟槽以形成与内部存储电极的电连接，刻蚀第二导电材料到小于第一深度的第二沟槽深度，去除沟槽壁上覆盖的第一绝缘层，使用第三导电材料填充沟槽，以在沟槽的壁区域形成掩埋条的方式刻蚀第三导电材料，使用第二绝缘材料填充沟槽，并以使第二绝缘材料凸出的方式在第二绝缘材料和相邻区域之间形成台阶，；其中形成选择晶体管阵列的步骤包括在作为隔离层的第二绝缘材料上选择生长的步骤，所述隔离层的厚度大致对应选择晶体管的沟道区和沟槽之间的间隔，以隔离层为掩模在半导体衬底上刻蚀凹槽阵列，在凹槽的壁上配置栅绝缘层，使用第四导电材料填充凹槽以形成栅极，刻蚀第四导电材料到第三凹槽深度，使用第三绝缘层覆盖第四导电材料之上的暴露的凹槽壁，使用第二导电材料填充凹槽以形成与栅极的电连接，刻蚀隔离层，在凹槽的两侧掺杂半导体衬底向下至第三凹槽深度以形成第一源/漏区和第二源/漏区，第一源/漏区在沟槽的壁区域与掩埋条相邻。
根据本发明的另一实施例，在邻近填充沟槽的第二绝缘材料的区域上形成衬垫层(pad layer)，其中通过各向异性地和选择性地刻蚀衬垫层至第二绝缘材料以在第二绝缘材料和相邻区域之间形成台阶。
根据本发明的另一实施例，沟槽顶部上的第二绝缘材料是顶部具有多晶硅层的多层系统，其中选择生长在第二绝缘材料上的隔离层是多晶硅隔离层。
根据本发明的另一实施例，多晶硅隔离层在沉积之后进行氧化。
根据本发明的另一实施例，衬垫多层系统作为用来刻蚀沟槽的刻蚀掩模，所述多层系统包括作为底层的氧化物层。
根据本发明的另一实施例，对用于在沟槽的壁区域上形成掩埋条的第三导电材料的掺杂进行选择，从而考虑后续工序的温度安排使得掺杂剂向外扩散足够的量，以保证沟槽电容器的内部存储电极与选择晶体管的第二源/漏区之间充分的低阻抗连接。
根据本发明的另一实施例，以在沟槽的壁区域形成掩埋条的方式对第三导电材料进行刻蚀包括通过倾斜注入局部改变第三导电材料顶部牺牲层的刻蚀率的步骤，以及去除位于显示倾斜注入的牺牲层下面的第三导电材料的区域的步骤。
根据本发明的另一实施例，使用第二绝缘材料对沟槽的填充包括生长薄二氧化硅层的步骤、以CVD氧化物填充沟槽的步骤以及背向抛光CVD氧化物的步骤。
根据本发明的另一实施例，使用第二绝缘材料填充沟槽之后，在相邻存储单元之间进行浅沟槽隔离。
本发明的一个优点是，作为选择晶体管的凹入式栅极相对沟槽电容器自调整排布的结果，选择晶体管的凹入式栅极和沟槽电容器之间的间隔被固定而没有任何覆盖偏差。因此，可以减小选择晶体管的凹入式栅极和沟槽电容器之间的标准距离。定位选择晶体管的凹入式栅极相对沟槽电容器的自调整工艺，使得可以放弃通常用于以沟槽电容器层覆盖选择晶体管的凹入式栅极层的关键光刻掩模和相应光刻处理步骤。因为通过加大沟槽电容器结构形成用于结构化凹入式栅极的刻蚀掩模，实现了选择晶体管的凹入式栅极相对沟槽电容器的自调整，其中通过沉积层的厚度定义凹入式栅极和沟槽电容器之间的间隔。可以使沉积层厚度的偏差保持在远远小于不得不彼此调整的两个光刻层的覆盖公差。
附图说明
下面根据附图所示的示范性实施例更详细地描述本发明，其中：
图1显示了DRAM中一个动态存储单元的电路图。
图2显示了本发明具有以棋盘格图案形式排布的存储单元的平面布图。
图3至18是显示了根据本发明的制造方法中阶段1至16的局部垂直剖面图。
具体实施方式
通过形成硅基DRAM的工艺来说明本发明。优选地借助硅平面技术形成动态存储单元的单独结构，它包括一系列在硅衬底表面上以全面积方式在每种情况下实施的单独过程，其中通过适当的掩模层完成硅衬底的局部改变。在DRAM存储器制造中，同步形成多存储单元。
在DRAM中，应用主要由单晶体管存储单元构成，其电路图如图1所示。单晶体管存储单元包括存储电容器1和选择晶体管2。选择晶体管2优选地形成为具有第一源/漏电极21、第二源/漏电极23和位于它们之间的有源区22的场效应晶体管。栅绝缘层24和栅极25位于有源区22的上面，作用类似平板电容器，由此可以影响有源区22中的电荷密度，以便在第一源/漏电极21和第二源/漏电极23之间形成或阻断电流传导通道。
选择晶体管2的第二源/漏电极23经连接线4连接到存储电容器1的第一存储电极11。存储电容器1的第二存储电极12则依次连接到电容器板5，电容器板5优选地为DRAM单元排列的存储电容器所共有。选择晶体管2的第一源/漏电极21进一步连接到位线6，从而可以读入和读出以电荷形式存储在存储电容器1中的信息。通过字线7控制该读入(read in)和读出(read out)操作，字线7优选地同时是选择晶体管的栅极25，以便通过施加电压而在第一源/漏电极21和第二源/漏电极23之间的有源区22中产生电流传导通道。
在DRAM单元中，可以借助三维结构来实现单元阵列的面积缩减。因此存储电容器优选地形成为沟槽电容器，其具有在硅衬底上刻蚀形成的沟槽，并且通常包含有作为内部存储电极的高掺杂硅。通过存储电介质层该多晶硅填充层在下部沟槽区中与外部存储电极绝缘并通过将掺杂剂引入下部沟槽区形成该外部存储电极。在上部沟槽区中，通过绝缘层使多晶硅填充层和硅衬底绝缘，以防止沿沟槽产生寄生晶体管。
以平面方式包含在硅衬底表面上的选择晶体管具有两个形成两个源/漏电极的扩散区，一个扩散区与沟槽相邻。在该区中包含电容器连线即所谓的掩埋条接触，并连接到选择晶体管的扩散区和沟槽电容器的多晶硅填充层。为了改善选择晶体管的性能，特别是减小短沟槽效应，选择晶体管的栅极形成在凹槽中，从而获得小的临界尺寸和长的有源区。
图2显示了优选的半导体存储器的布图。DRAM单元阵列优选地排布成棋盘格形状，存储单元沿着以垂直的行延伸的位线6呈直线排列，位线与以水平行延伸的字线7呈十字交叉。在位线垂直延伸的行的下面设置选择晶体管2，选择晶体管的第一源/漏电极21通过位线接触26与它们相接触。如图2的平面图所示，各单独行的位线接触26彼此交错配置，从而形成棋盘格形状。凹入式栅极25配置在位线6和字线7的交叉点下面，并同样形成棋盘格形状。在图2中，虚线画出了一个DRAM单元的边界。通过采用棋盘格形状排布存储单元阵列，可以将相邻存储单元之间的距离缩小到4F，其中F表示应用光刻技术所能够实现的最小结构尺寸。
具有100nm及以下结构尺寸的DRAM存储单元的尺寸基本上受到可实现的光刻覆盖公差的限制。必须以这样一种方式选择位于不同光刻层上的结构元件之间的间隔，即，使得最大可能偏差不会影响器件的功能。DRAM存储单元的最关键结构尺寸是沟槽电容器和选择晶体管的有源区之间的距离。这特别适用于具有凹入式栅极的选择晶体管。
本发明的原理通过定位相对沟槽电容器的位置自调整的选择晶体管的凹入式栅极，解决了调整问题。因此，当相对沟槽电容器定位选择晶体管的凹入式栅极时不用考虑调整公差。因此，可以最小限度地实现选择晶体管的凹入式栅极和沟槽电容器之间的间隔。选择晶体管的凹入式栅极和沟槽电容器之间间隔的减小，可以用于使存储单元更小，或者增大其它关键结构的尺寸。能够加大沟槽的直径，以获得增大的单元电容，从而改善单元性能。可选地或额外地，可以增大位线接触面积，以降低接触电阻。通过相对沟槽电容器的位置自调整地定位选择晶体管的凹入式栅极，可以避免使用苛刻的光刻工艺。
为了实现相对沟槽电容器自调整的选择晶体管的凹入式栅极，通过加大沟槽结构形成用来结构化凹入式栅极的刻蚀掩模。通过在沟槽电容器顶部的凸出隔离覆层(cap)上形成一个具有预定厚度的层，以确定沟槽电容器和选择晶体管的凹入式栅极之间的间隔。这种对用来限定栅极凹槽位置的层厚度的控制，远比现有技术中两个光刻层的调整容易。
图3至18显示了用来形成根据本发明具有存储单元阵列的DRAM的可能的工序，其中每个存储单元包括沟槽电容器和具有凹入式栅极的选择晶体管，所述凹入式栅极相对沟槽电容器自调整地进行定位。图3至18分别示出了沿图2中XX线的剖面，图2显示了经过最后一个所述的相应工序后的硅晶片。在下面的描述中，论述对本发明起本质作用的形成动态存储单元的工艺步骤。所述工艺步骤必须通过用来形成DRAM的支持器件所必需的工艺步骤加以扩展。
在第一工艺步骤中，形成沟槽电容器。从p型掺杂的硅晶片100开始。在第一步骤中刻蚀硅晶片100以形成沟槽孔。如图3所示，为此目的，将刻蚀掩模应用到硅衬底。多层的刻蚀掩模包括热氧化物层101、氮化物层102和另一氧化物层103，其优选由通过化学气相沉积(CVD)方法沉积的硼硅酸盐玻璃制成。可以使用氮氧化物层代替热氧化物层。选择基础热氧化物层101的厚度，即使凹入式栅极和字线之间发生不对准，热氧化物层的厚度仍足以保证字线相对于硅衬底的隔离。热氧化物层101大约5nm厚，氮化物层102的厚度优选为200nm。氧化物层的厚度优选地约为1000nm。
在多层刻蚀掩模上涂敷光刻胶层，所述光刻胶层经光刻工艺曝光并随后刻蚀以形成沟槽孔。随后，使用结构化的光刻胶层通过各向异性刻蚀来使多层刻蚀掩模结构化，然后向下刻蚀硅衬底至预定深度以便形成沟槽孔107。可以采用两态刻蚀工艺进行硅衬底的刻蚀，以形成具有提高的沟槽电容的瓶状沟槽孔。
在刻蚀沟槽孔104之后，去除光刻胶层和多层刻蚀掩模的顶部氧化物层103。然后，作为掩埋极板形成沟槽电容器的外部存储电极105。为此目的，在每个沟槽孔104中沉积砷掺杂的氧化物层。将砷掺杂的氧化物层向下刻蚀至第一深度，优选至沟槽孔的瓶颈处。通过CVD方法在砷掺杂的氧化物层上形成另一氧化物层。随后进行向外扩散工艺，以在硅衬底100中沟槽的下部较宽部分周围产生n型掺杂区105。n型掺杂区域表示为掩埋极板并作为沟槽电容器的外部存储电极。
从沟槽孔中去除氧化物层和砷掺杂层之后，在沟槽孔内侧形成电介质层107。电介质层107作为沟槽电容器的电介质，优选为ONO层、NO层或NONO层。然后使用第一n型掺杂多晶硅层108填充沟槽孔的下部较宽区域。为此目的，整个沟槽孔都以n型掺杂多晶硅108填充，然后在第一凹槽形成步骤向下刻蚀n型掺杂多晶硅至对应沟槽孔的瓶颈的第一深度。随后，从沟槽孔104的侧壁处去除超过多晶硅填充物的电介质层107。接下来，在电介质层107以上的区域中通过CVD方法在沟槽孔的侧壁上沉积所谓的颈圈(collar)氧化物层108。颈圈氧化物层108优选地由二氧化硅构成，并用来防止如下进一步描述的存储单元的选择晶体管和外部存储电极之间产生寄生电流。图4示出了形成颈圈氧化物之后的方法的状态，其中图4显示了具有两个相邻沟槽孔的截面。
接下来，在沟槽孔104中沉积第二n型掺杂多晶硅层110，随后在第二凹槽形成步骤中向下刻蚀至低于硅衬底表面的第二深度。图5显示了这一方法的状态。接下来，去除颈圈氧化物109直到低于n型掺杂的第二多晶硅层110的上部边缘。图6显示了所述方法的步骤。
在另一方法步骤中掺杂的沟槽孔104中沉积另一n型掺杂多晶硅层111。随后在第三凹槽形成步骤中刻蚀第三n型掺杂多晶硅层111至第三深度，优选为硅衬底表面以下30nm。以这样的方式选择第三n型掺杂多晶硅层111的掺杂率：使整个存储单元形成工艺的温度安排具有足够的量以通过以下进一步描述的掩埋条窗口向外扩散掺杂剂，以便保证与选择晶体管的源/漏区的充分的低阻连接。
在以下工艺步骤中，限定掩埋条窗口。在与选择晶体管的位置相对的一侧，去除第三n型掺杂多晶硅层111。通过向第三多晶硅层111顶部的牺牲层内倾斜注入离子，局部改变牺牲层在该区域的刻蚀率以便可以通过刻蚀只在所期望区域去除牺牲层和多晶硅层111，从而完成所述去除。在进一步的刻蚀步骤中，将第三n型掺杂多晶硅层111中的凹槽加深到第二n型掺杂多晶硅层110。图7示出了这一方法的状态。
在下一工艺步骤中，在沟槽孔104的顶部形成隔离覆层。首先，优选地通过热生长形成薄的第一氧化物层112，第一氧化物层具有大约5nm的厚度。形成第一氧化物层112以改善与多晶硅层之间的界面。然后，通过CVD方法以第二氧化物层113填充沟槽孔104，向下抛光所述第二氧化物层113至氮化物层102的上部边缘，然后刻蚀至氮化物层102的上部边缘以下大约50nm。图8示出了这一方法的状态。
在下一工艺步骤中，以自调整的方式限定其中形成选择晶体管栅极的凹槽的位置。配置相对于沟槽电容器位置而自调整的选择晶体管的凹入式栅极位置的基本原理包括这样的事实，即通过增大沟槽孔结构形成用于结构化栅极凹槽的掩模。为此，在从临近沟槽的表面凸出的沟槽覆层上沉积具有确定厚度的膜层。由于可以精确地控制膜层厚度的变化，所以在用以形成选择晶体管栅极的凹槽和沟槽孔之间不会发生距离变化。根据本发明的原理，在不需要调整两个光刻层的情况下，确定其中形成选择晶体管栅极的凹槽和沟槽电容器之间的间隔。
从图8所示的方法的状态开始，在氧化物覆层113的顶部在凹槽中沉积多晶硅层114。然后抛光多晶硅层114至相邻氮化物层102的上部边缘。图9示出了这一方法的状态。
在确定用以形成选择晶体管栅极的凹槽的位置之前，进行中间处理以便在存储单元之间形成浅沟槽隔离。将浅沟槽刻蚀入硅衬底。然后，优选地使用HDP工艺以氧化物层填充浅沟槽。抛光填充浅沟槽的氧化物层至氮化物层102的上部边缘。
形成浅沟槽隔离之后，通过各向异性地以及选择性地将氮化物层102刻蚀到浅沟槽隔离和多晶硅层102，在沟槽104顶部的多晶硅层114和氮化物层102之间形成台阶。图10示出了这一方法的状态。
然后，在覆盖沟槽104的多晶硅覆层114上选择生长多晶硅掩模层115。生长在沟槽104顶部的两个相邻多晶硅掩模层115之间的开口116限定了其中形成选择晶体管栅极的凹槽的位置和直径。通过控制生长在沟槽104顶部的多晶硅掩模层115的厚度进行凹槽位置的调整。图11示出了在沟槽104顶部形成多晶硅掩模层114之后具有栅极凹槽开116的剖面。
可选地，如图12所示，可以通过氧化多晶硅掩模层115形成另一氧化物层117来增大沟槽电容器与选择晶体管的栅极凹槽之间的距离。
在下一工艺步骤，在沟槽104顶部通过多晶硅掩模115各向异性刻蚀衬垫(pad)氮化物层102和衬垫氧化物101。随后，刻蚀栅极凹槽118进入硅衬底100。然后，去除沟槽104顶部的多晶硅掩模115和多晶硅覆层114。图13示出了这一方法的状态。
下一步骤，进行可选的短氧化物刻蚀以便制作具有隅角(corner)器件的选择晶体管。然后形成栅极。首先，通过热处理将栅极氧化物119施加到凹槽118的侧壁。在随后的步骤中，使用n型掺杂多晶硅120填充凹槽118。刻蚀多晶硅填充物120至凹槽位于表面以下大约100nm的预定深度。图14示出了这一方法步骤。然后，在凹槽118中多晶硅填充物120的顶部沉积氧化物层121，各向异性刻蚀氧化物以便氧化物保留在凹槽119的侧壁上。随后，使用n型掺杂多晶硅122填充凹槽118，向下刻蚀n型掺杂多晶硅122至衬垫氧化物层101的上部边缘。图15示出了这一方法的状态。
在以下步骤工艺中，形成选择晶体管的源/漏区。在第一步骤中，去除衬垫氮化物层102。然后通过暴露的衬垫氧化物层101掺杂到硅衬底100中形成选择晶体管的源/漏区。随后，根据棋盘格图案形成存储器件的字线。在通过短湿法化学过刻蚀从表面上去除残留氧化物之后，沉积薄n型掺杂多晶硅层123、优选为氮化钨层的阻挡层124、优选为钨层的金属层125和作为覆层的氮化物层126。通过光刻工艺结构化层状系统以设计字线。由于如现有技术的情况，线宽并不决定栅极长度，所以字线的宽度可以相对较窄。结构化之后，通过氮化物层127包覆字线，以避免金属层125在随后的侧壁128氧化步骤中被氧化。然后，在字线之间形成优选由氧化物或氮化物构成的侧壁隔离物129。图16示出了这一方法的状态。
下一步骤，沉积绝缘层130，优选为类似玻璃的材料如BPSG。在BPSG层回流之后，如图17所示抛光BPSG。可选地，通过CVD技术生长另一薄氧化物层。
作为最后的工艺步骤，形成具有位线接触的位线130。具有位线接触的位线130、位线的填充和金属位线接触的形成如图18所示。
以上所述只描述了本发明的有益的示范性实施例。因此这里以及权利要求和附图所公开的特点在本质上可以被单独地使用，或者以其不同实施例获得任意希望的组合以实现本发明。
Claims (14)
1.一种半导体存储器，包括存储单元阵列，每个存储单元包括：
沟槽电容器，所述沟槽电容器包括内部电极、外部电极以及配置在内部电极和外部电极之间的电介质层；和
选择晶体管，所述选择晶体管包括第一源/漏区、第二源/漏区以及配置在第一源/漏区和第二源/漏区之间凹槽中的沟道区，其中
每个存储单元的沟槽电容器和选择晶体管并排配置，选择晶体管的第一源/漏区电连接到沟槽电容器的内部电极，以及
其中形成有选择晶体管沟道区的凹槽自对准地位于存储单元的沟槽电容器和相邻存储单元的沟槽电容器之间。
2.权利要求1所述的半导体存储器，其中存储单元的选择晶体管的栅极凹槽和沟槽电容器之间的间隔基本上对应相邻存储单元的选择晶体管的栅极凹槽和沟槽电容器之间的间隔。
3.权利要求1所述的半导体存储器，其中存储单元成行和列排布，其中每个存储单元的沟槽电容器和选择晶体管沿着分配为行的位线排列并垂直于分配为列的字线排列。
4.权利要求1所述的半导体存储器，其中选择晶体管的第一源/漏区通过掩埋条区电连接到沟槽电容器的内部电极。
5.一种在半导体衬底上形成半导体存储器的方法，包括：
用半导体衬底形成沟槽电容器阵列，每个沟槽电容器包括内部电极、外部电极以及配置在内部电极和外部电极之间的电介质层；和
形成选择晶体管阵列，每个选择晶体管包括第一源/漏区、第二源/漏区以及配置在第一源/漏区和第二源/漏区之间凹槽中的沟道区，其中
每个存储单元的沟槽电容器和选择晶体管并排配置，选择晶体管的第一源/漏区电连接到沟槽电容器的内部电极，以及
其中形成有选择晶体管沟道区的凹槽自对准地位于存储单元的沟槽电容器和相邻存储单元的沟槽电容器之间。
6.权利要求5所述的方法，其中形成沟槽电容器阵列包括：
在半导体衬底中刻蚀沟槽阵列；
在沟槽的下部周围掺杂半导体衬底以形成外部电极；
在沟槽的壁上配置电介质层；
使用第一导电材料填充沟槽以形成内部电极；
将填充的第一内部电极刻蚀至第一沟槽深度；
使用第一绝缘层覆盖内部电极之上的暴露的沟槽壁；
使用第二导电材料填充沟槽以形成与内部电极的电连接；
刻蚀第二导电材料至小于第一深度的第二沟槽深度；
从沟槽壁去除覆盖的第一绝缘层；
使用第三导电材料填充沟槽，以在沟槽的壁区域形成掩埋条的方式刻蚀第三导电材料；
使用第二绝缘材料填充沟槽；和
在第二绝缘材料和相邻区域之间形成台阶以使第二绝缘材料凸出，
以及
其中形成选择晶体管阵列包括：
在第二绝缘材料上选择生长隔离层，隔离层的厚度基本上对应选择晶体管的沟道区和沟槽之间的间隔；
以隔离层作为掩模在半导体衬底中刻蚀凹槽阵列；
在凹槽的壁上配置栅绝缘层；
使用第四导电材料填充凹槽以形成栅极；
刻蚀第四导电材料至第三凹槽深度；
使用第三绝缘层覆盖第四导电材料之上的暴露的凹槽壁；
使用第二导电材料填充凹槽以形成与栅极的电连接，刻蚀隔离层；
和
在凹槽的两侧掺杂半导体衬底向下至第三凹槽深度以形成第一源/漏区和第二源/漏区，第一源/漏区在沟槽的壁区域与掩埋条相邻。
7.权利要求6所述的方法，其中在邻近填充沟槽的第二绝缘材料的区域上形成衬垫层，并通过各向异性地和选择性地刻蚀衬垫层至第二绝缘材料以在第二绝缘材料和相邻区域之间形成台阶。
8.权利要求6所述的方法，其中在沟槽顶部上的第二绝缘材料是顶部具有多晶硅层的多层系统，并且
选择生长在第二绝缘材料上的隔离层是多晶硅隔离层。
9.权利要求7所述的方法，其中多晶硅隔离层在沉积之后进行氧化。
10.权利要求6所述的方法，其中衬垫多层系统作为刻蚀沟槽的刻蚀掩模，该多层系统包括作为底层的氧化硅层。
11.权利要求6所述的方法，其中对用于在沟槽的壁区域上形成掩埋条的第三导电材料的掺杂进行选择，从而考虑后续工序的温度安排使得掺杂剂向外扩散足够的量，以保证沟槽电容器的内部电极与选择晶体管的第二源/漏区之间充分的低阻抗连接。
12.权利要求6所述的方法，其中以在沟槽的壁区域形成掩埋条的方式刻蚀第三导电材料包括通过倾斜注入局部改变第三导电材料顶部上的牺牲层的刻蚀率，以及
去除第三导电材料位于显示倾斜注入的牺牲层下面的区域。
13.权利要求6所述的方法，其中使用第二绝缘材料填充沟槽包括生长薄二氧化硅层、使用CVD氧化物填充沟槽以及背向抛光CVD氧化物。
14.权利要求6所述的方法，其中在使用第二绝缘材料填充沟槽之后，在相邻存储单元之间进行浅沟槽隔离。
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