CN1206721C - 动态随机存取存储器 - Google Patents

动态随机存取存储器 Download PDF

Info

Publication number
CN1206721C
CN1206721C CNB001047450A CN00104745A CN1206721C CN 1206721 C CN1206721 C CN 1206721C CN B001047450 A CNB001047450 A CN B001047450A CN 00104745 A CN00104745 A CN 00104745A CN 1206721 C CN1206721 C CN 1206721C
Authority
CN
China
Prior art keywords
groove
semiconductor body
mask
sidewall
electric capacity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB001047450A
Other languages
English (en)
Other versions
CN1272688A (zh
Inventor
U·格吕宁
J·贝恩特纳
S·哈勒
J·A·曼德尔曼
C·J·拉登斯
J·维特曼
J·J·韦尔泽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infenion Tech North America Corp
International Business Machines Corp
Infineon Technologies North America Corp
Original Assignee
Infenion Tech North America Corp
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infenion Tech North America Corp, International Business Machines Corp filed Critical Infenion Tech North America Corp
Publication of CN1272688A publication Critical patent/CN1272688A/zh
Application granted granted Critical
Publication of CN1206721C publication Critical patent/CN1206721C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种方法包括在半导体本体中形成沟槽电容。凹槽形成在电容的上面部分中。第一材料淀积在侧壁上和凹槽的底部上。第二材料淀积在第一材料上。掩膜提供在第二材料上有选择地去掉部分的第二材料部分同时保留第一材料。有选择地去掉第一材料的暴露部分和半导体本体的下面部分。在半导体本体的去掉部分中形成绝缘区。在暴露的下面部分的半导体本体上刻蚀以形成浅沟槽。绝缘材料形成在浅沟槽中。这种方法允许较大的掩膜不对准裕度。

Description

动态随机存取存储器
技术领域
本发明涉及半导体，尤其涉及动态随机存取存储器(DRAM)。
背景技术
正如本领域公知，DRAM由存储单元构成，具有二个主要元件：存储电容和用于使能传输到和从该电容传输出电荷的晶体管。在沟槽型DRAM中，该电容位于在半导体衬底中刻蚀的深沟槽中。尤其是，沟槽具有导电材料，其提供电容的第一电极(即有时称作存储节点)。沟槽在其壁上具有介质，其提供该电容的介质。衬底中的掺杂区提供电容的第二电极。通过形成在半导体中在导电区上部和衬底中形成的埋置带之间的耦合区域，第一电极被耦合到单元晶体管的源极/漏极区之一上。
传统DRAM阵列组织成使多个存储单元尽可能彼此相互靠近布置。为了适当地工作，一个单元的晶体管与相邻单元的晶体管电隔离是必须的。这些晶体管形成在半导体衬底的有源区中。这些有源区是由掩膜和刻蚀工艺限定的。一种这种工艺有时称作为浅沟槽绝缘(STI)。尤其是，正如名称为“Nitride Cap Formation in DRAM Capacitors”的美国专利US5,717,628(1998年2月10日授予)中所说明的，在形成沟槽电容之后，垂直区被刻蚀在电激活的硅衬底中并用氧化物填充。垂直区的这个刻蚀典型地是使用掩膜完成的，其一定要与沟槽电容适当地对准。确切地说，随着掩膜变得更靠近晶体管区布置，耦合区的电阻增加；而如果膜变得距单元晶体管区较远布置，则二个相邻单元有源区电连接一个电容的可能性增加了。
发明内容
因此，本发明的目的是提供一种形成动态随机存取存储器的方法，其中在通过耦合区电连接到单元晶体管之电容的存储节点中的耦合区的长度以及电阻不进行对应改变的情况下，允许有效大的掩膜不对准裕度，而且，在形成电绝缘有源区的同时允许有较大的掩膜不对准裕度。
根据本发明，提供了一种方法，包括：(a)形成在半导体本体中的沟槽电容；(b)形成在电容上面部分的凹槽，这种凹槽具有在半导体本体中的侧壁；(c)在凹槽的侧壁上和底部上淀积第一材料；(d)在第一材料上淀积第二材料；(e)在第二材料上提供掩膜，这种掩膜具有：覆盖所述凹槽底部的一个部分的掩膜区；和在一部分所述凹槽侧壁和另一部分所述凹槽底部上的窗口，以暴露出下面的第二材料部分；(f)有选择地部分去掉暴露的下面的第二材料部分，同时保留基本上未刻蚀暴露出的下面的第一材料部分；(g)有选择地去掉暴露部分的第一材料和下面部分的半导体本体；(h)在移去部分的半导体本体中形成绝缘区；其中所述第一材料是选自多晶硅和非晶硅中的一种硅材料；所述第二材料是选自氧化物、氮化物和氮氧化物中的一种材料的抗反射层；所述绝缘区的底部在所述凹槽的底部之下；且在有选择地去掉暴露部分的第一材料之前执行有选择地部分去掉暴露的下面的第二材料部分的步骤。
其中掩膜包括：在第二材料上提供的掩膜具有：覆盖一部分所述凹槽侧壁和一部分所述凹槽底部的掩膜区和布置在所述凹槽侧壁的相对部分和所述凹槽底部上的相对部分用以暴露出下面部分的第二材料的窗口。
其中在移去部分的半导体本体中形成绝缘区的步骤包括：刻蚀露出的下面部分的半导体本体以在半导体本体中形成浅沟槽；和在浅沟槽中形成绝缘材料以形成浅沟槽绝缘区。
本发明还提供了一种方法，包括：(a)形成电容，其在半导体本体的沟槽中具有导电材料；(b)在导电材料的上面部分中形成凹槽，这种凹槽具有在半导体本体中的侧壁；(c)将第一材料淀积在半导体本体的表面上和在凹槽的侧壁和底部上，这种第一材料未填满这种凹槽；(d)在第一材料上淀积第二材料，这种第二材料填充该未填满的凹槽；(e)在第二材料上形成掩膜，这种掩膜具有在其中的开孔，该掩膜掩盖一部分所述凹槽侧壁和一部分所述凹槽底部，该开孔被布置在所述凹槽侧壁的相对部分和所述凹槽底部的相对部分上以暴露出下面部分的第二材料；(f)有选择地去掉暴露的下面部分的第二材料部分，同时保留基本上未刻蚀的暴露出的下面部分的第一材料；(g)有选择地去掉暴露部分的第一材料，暴露出下面部分的半导体本体；(h)在暴露的下面部分的半导体本体中形成绝缘区；其中所述第一材料是选自多晶硅和非晶硅中的一种硅材料；所述第二材料是选自氧化物、氮化物和氮氧化物中的一种材料的抗反射层；所述绝缘区的底部在所述凹槽的底部之下；且在有选择地去掉暴露部分的第一材料之前执行有选择地部分去掉暴露的下面的第二材料部分的步骤。
其中绝缘区的形成步骤包括：(a)刻蚀暴露的下面部分的半导体本体以在半导体本体中形成浅沟槽；和(b)将绝缘材料形成于浅沟槽中以形成浅沟槽绝缘区。
本发明还提供了一种用于在半导体本体中形成DRAM单元的方法，这种单元具有在半导体本体的有源区中的晶体管，其电连接到布置于这种半导体本体之沟槽中的电容，电容的第一上面部分电耦合到晶体管，这种电容的相对的第二上面部分与有源区电绝缘，包括：(a)在半导体本体的沟槽中形成电容，这种电容具有：在其下部侧壁部分上的绝缘体；和布置在沟槽中的导电材料，导电材料的下面部分布置在绝缘体上，导电材料的上面部分布置在半导体本体上，这种导电材料扩展到本体的表面；(b)在上部部分的导电材料中形成凹槽，这种凹槽具有在半导体本体表面下面的底部，以及在半导体本体中具有侧壁；(c)将第一材料淀积在半导体本体的表面上和在凹槽的侧壁和底部上，这种第一材料未填满这种凹槽；(d)将第二材料淀积在第一材料上，这种第二材料填充上述未填满的凹槽，在半导体本体上形成基本上平面的表面；(e)在平面表面上形成掩膜，这种掩膜具有在其中与电容对准的开孔以限定半导体本体中的有源区，该掩膜掩盖一部分所述凹槽侧壁和一部分所述凹槽底部，开孔布置在相对部分的所述凹槽侧壁和所述凹槽底部的相对部分上以暴露下面部分的第二材料；(f)有选择地去掉在所述凹槽侧壁上的暴露的下面部分的第二材料部分，以暴露下面部分的第一材料同时留下基本上未刻蚀暴露的下面部分的第一材料；(g)有选择地去掉暴露部分的第一材料，暴露出下面部分的半导体本体；(h)刻蚀上述的暴露的下面部分的半导体本体以形成半导体本体中的浅沟槽；和(i)将绝缘材料形成在浅沟槽中以形成在所述电容的所述第二上面部分中限定有源区的浅沟槽绝缘区，所述电容的相对的第一上面部分电连接到晶体管；其中所述第一材料是选自多晶硅和非晶硅中的一种硅材料；所述第二材料是选自氧化物、氮化物和氮氧化物中的一种材料的抗反射层；所述浅沟槽绝缘区的底部在所述凹槽的底部之下；且在有选择地去掉暴露部分的第一材料之前执行有选择地部分去掉暴露的下面的第二材料部分的步骤。
本发明还提供了一种在半导体本体中形成DRAM单元阵列的方法，所述单元的每一个具有在半导体本体的相应电绝缘有源区中的晶体管和布置在这种半导体本体之沟槽中的电容，电容的第一上面部分电耦合到晶体管，该电容的相对的第二上面部分布置在绝缘区，该绝缘区限定了具有这种单元之晶体管的一部分有源区，这种方法包括：(a)在半导体本体中形成沟槽电容阵列，每个这种电容具有：在其下面侧壁部分上的绝缘体和布置在沟槽中的导电材料，下面部分的导电材料布置在绝缘体上，上面部分的导电材料布置在半导体本体上，这种导电材料扩展到本体的表面；(b)在上面部分的导电材料中形成凹槽，这种凹槽具有在半导体本体之表面下面的底部和在半导体本体中的侧壁；(c)将第一材料淀积在半导体本体的表面上和凹槽的侧壁和底部上，这种第一材料未填满这种凹槽；(d)将第二材料淀积在第一材料上并填充未填满的凹槽，以在半导体本体上形成基本上平面的表面；(e)在平面表面上对准掩膜，这种掩膜的掩膜部分布置在有源区上，这种掩膜的窗口布置在有源区之间半导体的绝缘区上，这种掩膜部分覆盖凹槽的一个侧壁部分，窗口布置在凹槽的相对的侧壁部分上；(f)有选择地去掉在凹槽的相对侧壁部分上的暴露部分的第二材料，刻蚀由布置在每一个凹槽底部部分上的窗口所暴露的第二材料部分，以暴露出下面部分的第一材料同时保留基本上未刻蚀的暴露的下面部分的第一材料；(g)有选择地去掉暴露部分的第一材料，暴露出下面部分的半导体本体，同时留下未刻蚀的凹槽的底部，以在这种凹槽底部下面的半导体中提供用于每个单元的耦合区；(h)刻蚀暴露的下面部分的半导体本体，以形成浅沟槽同时保留未刻蚀的凹槽的底部，以在这种凹槽底部下面的半导体中提供用于每个单元的耦合区；和(i)将绝缘材料形成在浅沟槽中，以形成浅沟槽绝缘区，该浅沟槽绝缘区布置在所述第二上面部分的电容中并限定有源区；其中所述第一材料是选自多晶硅和非晶硅中的一种硅材料；所述第二材料是选自氧化物、氮化物和氮氧化物中的一种材料的抗反射层；所述浅沟槽绝缘区的底部在所述凹槽的底部之下；且在有选择地去掉暴露部分的第一材料之前执行有选择地部分去掉暴露的下面的第二材料部分的步骤。
借助这种方法，在通过耦合区电连接到单元晶体管之电容的存储节点中的耦合区的长度以及电阻不进行对应改变的情况下，允许有效大的掩膜不对准裕度。而且，在形成电绝缘有源区的同时允许有较大的掩膜不对准裕度。
当参考附图结合对下面的详细说明时将更清楚本发明的上述和其它特征以及本发明本身。
附图说明
图1是根据本发明制做的DRAM单元的剖面略图；
图1A是图1的DRAM单元的示意图；
图2是一部分半导体本体的平面图，其具有在其中形成的沟槽电容；
图3是一部分半导体本体的剖面视图，其具有在其中形成的沟槽电容，该剖面是沿图2中3-3线所做的剖面；
图4是一部分半导体本体的剖面视图，其具有在其中形成的沟槽电容，其是在根据本发明工艺的一个阶段上在这种电容的上部形成了凹槽之后所做的剖面图；
图5是根据本发明在图4凹槽形成之后和掩膜相对于沟槽电容对准之后一部分半导体本体的平面图；
图5A-10A是在图5掩膜如图5所示布置之后在图1单元制造的各种阶段具有在其中形成的沟槽电容之该部分半导体本体的剖面视图，图5A的剖面是沿图5的5A-5A线做的剖面；
图5A′-8A′是在图5掩膜如图5所示布置之后在图1单元制造的各个阶段具有在其中形成的沟槽电容之该部分半导体本体的剖面视图，图5A′的剖面对应于图5A-8A的剖面，具有稍微朝着图5A所示位置左边不对准的图5掩膜；
图5B-9B是在图5掩膜如图5所示布置之后在图1单元制造的各个阶段具有在其中形成的沟槽电容之该部分半导体本体的剖面视图，图5A的剖面是沿图5的5B-5B线做的剖面；
图5B′-9B′是在图5掩膜如图5所示布置之后在图1单元制造的各种阶段具有在其中形成的沟槽电容之该部分半导体本体的剖面视图，图5A′的剖面对应于图5A-8A的剖面，具有稍微对着图5B所示位置顶部不对准的图5掩膜。
具体实施方式
现在参考图1和1A，其示出在这里为硅本体16之半导体中相同DRAM单元8之阵列的一个示例性例子。这种示例性DRAM单元8(图1A)具有电连接到沟槽电容10的部分垂直MOS管9，MOS管9和电容10形成在半导体本体16的电绝缘有源区11中。MOS管9的源极S(这里为N+掺杂区)电连接到位线17，MOS管9的漏极D通过导电埋置带区22电连接到电容10的一个电极24。在晶体管9的源极S和漏极D之间载流子的流动是通过栅沟道的，这种载流子流动是由这里为字线的栅电极控制的，正如所示。字线是通过绝缘帽19与位线电绝缘的。注意，栅电极包括掺杂的多晶硅区20和提供字线的金属导体21。而且，掺杂的多晶区20是通过介质23与电容电极24电绝缘的。电容10的第二电极是由N+区25提供的，其通过绝缘体14与电极24绝缘。
特别是，电容10电极24的第一上部13(即掺杂区13)是通过半导体本体16中埋置的导电带22电耦合到晶体管9的N+漏极区D，并且该电容10相对的第二上部靠近定义了一部分具有单元8晶体管9之有源区11的绝缘区28。刻蚀到单晶P型掺杂硅衬底16中的沟槽电容10具有如所示的传统氧化物轴环18。沟槽12的下面部分或平面在这里用N+掺杂多晶硅(即多晶硅)材料12填充，以提供电容10的第一电极24，并且通过绝缘节点介质阻挡层即绝缘体14其与埋置N+区第二电极25电隔离。电容10存储节点24典型地由高掺杂N+多晶硅形成，并且通过自对准埋置带22连接到晶体管9的漏极区D。浅沟槽绝缘(STI)区28使该单元8与阵列中相邻单元隔离开。
因此，总之，DRAM单元8的阵列在半导体本体16中提供。这种单元的每一个具有半导体本体16之对应电绝缘有源区11中的晶体管9和布置在这种半导体本体16之沟槽12中的电容10。电容10之第一上面部分即耦合区13(即存储节点24)通过半导体本体16中的埋置带22电耦合到晶体管9的源极S/漏极D区之一，并且这种电容10之相反的第二上面部分布置在靠近定义其中具有这种单元8之晶体管9的一部分有源区11的STI绝缘区28。电容的第二电极由N+电极区25提供。字线通过绝缘体23与漏极D，耦合区23和掺杂多晶硅隔离。
现在参考图2到5，5A到10A，5A′到8A′，5B到9B和5A′到9B′，用与图1中的相同标记来指定类似的元件和材料，以此说明形成单元8的方法。诸如图1中说明的沟槽电容阵列形成在半导体本体16中，如用于示例一个电容10的图2和3中所示。电容10的每一个包括：在其下面侧壁部分上的绝缘体14以及布置在沟槽12中的导电材料24(即存储节点)。下面部分的导电材料24，这里为掺杂多晶硅，被布置在绝缘体14上，而上面部分的导电材料24则布置在半导体本体16上。导电材料24扩展到本体16的表面。注意，氮化硅层32(即填充氮化物)处在半导体本体16上，正如所说明的，并且在这里掺杂多晶硅材料24扩展到氮化硅层32的上部表面，如2和3中所示。
接着，参考图4，在上面部分的导电材料24中形成凹槽36(图3)。凹槽36具有在半导体本体16表面下面的底部38和在半导体本体16中的侧壁40。这里，底部38凹入表面下50-400nm以在电容10之上形成空隙。凹槽36的底部38也一定在轴环18顶部之一。应当理解，可以进行其它处理或淀积步骤，其包括在底部38上面形成绝缘层。
然后在将作为栅沟道G的侧壁40之暴露硅凹槽36部分上在这里通过热生长形成二氧化硅的薄介质层39(图1)，同时在掺杂多晶硅24的顶部上热生长较厚一层的这种二氧化硅。二氧化硅层39在掺杂多晶硅24上要厚于将作为栅沟道G的硅侧壁40的部分，这是因为多晶硅24的掺杂要大于侧壁40部分上的掺杂。例如，掺杂多晶硅24的掺杂浓度在2×1019到5×1019每cm3的量级，而栅沟道G的掺杂浓度在2×1017每cm3的量级。(注意，为了方便，在后续图中不示出介质层39)。
接着，参考图5和5A，在半导体本体16的表面之上(确切地说在氮化物层32的表面上)以及在凹槽36的侧壁40和底部38上淀积第一材料42，其中所述第一材料42未填满所述凹槽36，这里，所述第一材料为硅材料，例如多晶硅或非晶硅，所述硅材料具有均匀的预定的厚度。接着，这里为抗反射层，氧化物，多氮化物，或氮氧化物的第二材料淀积在第一材料42上并且填充未填满的凹槽以在半导体本体之上形成基本上平面的表面。接着，相对于电容10，掩膜46在该平面的表面之上对准，这种掩膜46的掩膜部分48布置在有源区11上，并且在这种掩膜46中的窗口或开口50布置在有源区11之间半导体本体16中的绝缘区上(即在将形成STI区28的本体16之上)。注意，掩膜部分48覆盖这里为凹槽36之图5A中左侧壁部分40L的一个侧壁部分，窗口50布置在这里为凹槽36之侧壁部分40R的相反侧壁部分上。
各向异性刻蚀作用于掩膜46以有选择地去掉在凹槽侧壁部分40R上的第二材料44的暴露部分(图6A)。注意，各向异性刻蚀去掉由布置在凹槽底部的窗口50暴露的部分第二材料44以露出下面部分的第一材料42，同时留下基本上未刻蚀暴露的下面部分的第一材料42。因此，刻蚀用于去掉由窗口50暴露的部分第二材料44，这里例如选择对硅具有选择性的公知氧化物反应离子刻蚀(RIE)(即在基本上远比硅高的速率下刻蚀二氧化硅的氧化物衬垫型刻蚀)，以便不刻蚀这里为硅的第一材料42。
接着，参考图7A，使用另一种刻蚀，在这里为刻蚀第一材料42不刻蚀第二材料44的反应离子刻蚀，以有选择地去掉暴露的部分第一材料42；(即通过光刻蚀掉第二材料44的部分所暴露的第一材料42的部分42a(图6A)，如图6A中所说明的)。该刻蚀由此暴露出下部分的半导体本体16，同时留下了凹槽未刻蚀的底部。因此，在底部38的下面提供半导体材料作为电连接到单元埋置带22(图1)的耦合区13(图1)。注意，耦合区13具有长度L。这里用对氧化物具有选择性(即以比二氧化硅更高刻蚀速率来刻蚀硅的栅多晶硅RIE刻蚀)和对掩膜48具有选择性的硅RIE来刻蚀暴露的下面部分的半导体本体以再次进行垂直刻蚀工艺形成浅沟槽56同时留下凹槽未刻蚀的底部38，以便在这种凹槽底部下面的半导体材料中提供其长度为L的耦合区13。
接着，使用氧化物RIE刻蚀有选择地去掉第二材料的剩余部分。注意，该刻蚀是非硅刻蚀。所得结果示于图8A。接着，参考图9A，例如TEOS的绝缘材料60形成在浅沟槽内，以形成浅沟槽绝缘(STI)区28，由此限定出有源区11。在后续处理期间，去掉层32和42，形成位线扩散区71(图1)和节点扩散区72(带状外扩散)。这些扩散用作为源极漏极扩散，这里对于其栅导体是侧壁上第一材料42的剩余部分的垂直MOSFET，其用图1和10A的N+漏极D区表示。为了理解当掩膜稍微朝着图5A所示左边位置不对准时上述的处理效果，请参考图5A′到8A′。确切地说，除了图5A中掩膜46移向图5A′的左边和这种左移掩膜46被指定为掩膜46′之外，图5A′对应于图5A。因此，注意，掩膜46′的窗口50比掩膜46更靠近侧壁40L(图5A)。重复结合图5A到8A的上述处理，最终结构示于图5A′到8A′。注意，即使具有掩膜46′的某些不对准，耦合区13的长度L保持不变。确切地说。与掩膜46′的不对准无关，只要这种不对准仍使窗口50的左边缘至少放置到左侧壁40L的右边，耦合区13的最小长度L是由凹槽36底部38(图4)的长度L′减去第一材料42的预定厚度限定的。
再次参考图5和图5B到9B，其示出关于结合图5A-9A的上述工艺之图5所示的结构效果。注意，图5B-9B所示剖面是沿图5的5B-5B线所做的剖面。因此，凹槽36形成在如图4所示的导电材料24的上部(图3)。接着，参考图5B，在半导体本体16的表面上(确切地说在氮化物层32的表面上)以及在具有这种第一材料42未填满该凹槽36的凹槽36的侧壁40和底部38上淀积了第一材料40为均匀的预定厚度的层。接着，第二材料44淀积在第一材料42上并填充未填满凹槽36以形成在半导体本体16上的基本上平面的表面。接着，相对于电容10，掩膜46在该平面表面上对准，其具有布置在有源区之上的这种掩膜46的掩膜部分48和布置在形成于有源区11之间半导体本体16中STI绝缘区上的这种掩膜46里的窗口50(图5)。注意，掩膜部分48覆盖一个侧壁部分，这里为每一个凹槽36的图5中的左侧壁部分40L，窗口50布置在剩余侧壁部分上，这里为每一个凹槽36的侧壁部分40T，40R，和40B。
刻蚀进行在掩膜46上，以有选择地去掉每个凹槽侧壁部分40T和40B上第二材料44的暴露部分(图6B)。注意，该刻蚀进行在布置于每个凹槽部分上由窗口50露出的第二材料44部分，以暴露出第一材料42的下面部分同时留下第一材料42的基本上未刻蚀暴露的下面部分。因此，用于去掉由窗口50暴露的第二材料44部分的刻蚀是选择性的，以便不刻蚀这里为硅的第一材料42。
接着，参考图6B，另一种刻蚀，这里为反应离子刻蚀来刻蚀第一材料42，而不刻蚀第二材料44。因此，该刻蚀用来有选择地去掉第一材料42的露出部分；(即正如图6B中说明的，通过刻蚀掉第二材料44部分露出的第一材料42部分42a)，由此暴露出下面部分的半导体本体16。接着这里用硅RIE，刻蚀暴露的下面部分半导体本体16，再次用垂直刻蚀工艺以形成浅沟槽56。
接着，使用氧化物RIE，去掉剩余部分的第二材料44。这种刻蚀将不刻蚀硅。所得结构示于图8B。接着，参考图9B，绝缘材料60形成在浅沟槽中，以形成被布置在所述第二部分电容中和限定有源区11的浅沟槽绝缘(STI)区28。
为了理解当掩膜从图5B所示位置稍微向左不对准时上述的工艺处理效果，参考图5B′到8B′。确切地说，除了图5B中掩膜46移到图5B′的左边和这种左移的掩膜指定为掩膜46′之外，图5B′对应于图5B。因此，注意，掩膜46′的窗口50比掩膜46更靠近侧壁40B(图5B′)。重复结合图5B描述的上述处理和将所得结构分别示于图5B′到8B′中。因此，在去掉由窗口50暴露的第二材料部分之后，如图6B′所示，暴露出第一材料的部分42a。使用第二材料44剩余的即先前未刻蚀的部分来去掉露出的部分42a。每个刻蚀还刻蚀第一层部分42a下的硅本体16的部分，以产生图7B′中所示的结构。
参考图9B′，刻蚀第二材料44的剩余露出部分以产生图8B′所示的结构。参考图9B′，淀积绝缘材料60以形成STI区28并由此定义有源区11。因此，借助上述的方法，在不对应改变通过该耦合区电连接到单元晶体之电容的存储节点中耦合区长度以及电阻的情况下，可允许有较大的掩膜不对准容限裕度。而且，在形成电绝缘有源区11的同时允许有较大的掩膜不对准裕度。

Claims (7)

1、一种方法，包括：
(a)形成在半导体本体中的沟槽电容；
(b)形成在电容上面部分的凹槽，这种凹槽具有在半导体本体中的侧壁；
(c)在凹槽的侧壁上和底部上淀积第一材料；
(d)在第一材料上淀积第二材料；
(e)在第二材料上提供掩膜，这种掩膜具有：覆盖所述凹槽底部的一个部分的掩膜区；和在一部分所述凹槽侧壁和另一部分所述凹槽底部上的窗口，以暴露出下面的第二材料部分；
(f)有选择地部分去掉暴露的下面的第二材料部分，同时保留基本上未刻蚀的暴露出的下面的第一材料部分；
(g)有选择地去掉暴露部分的第一材料和下面部分的半导体本体；
(h)在移去部分的半导体本体中形成绝缘区；
其中所述第一材料是选自多晶硅和非晶硅中的一种硅材料；所述第二材料是选自氧化物、氮化物和氮氧化物中的一种材料的抗反射层；
所述绝缘区的底部在所述凹槽的底部之下；且
在有选择地去掉暴露部分的第一材料之前执行有选择地部分去掉暴露的下面的第二材料部分的步骤。
2、根据权利要求1的方法，其中掩膜包括：
在第二材料上提供的掩膜具有：覆盖一部分所述凹槽侧壁和一部分所述凹槽底部的掩膜区和布置在所述凹槽侧壁的相对部分和所述凹槽底部上的相对部分用以暴露出下面部分的第二材料的窗口。
3、根据权利要求1的方法，其中在移去部分的半导体本体中形成绝缘区的步骤包括：
刻蚀露出的下面部分的半导体本体以在半导体本体中形成浅沟槽；和
在所述浅沟槽中形成绝缘材料以形成浅沟槽绝缘区。
4、一种方法，包括：
(a)形成电容，其在半导体本体的沟槽中具有导电材料；
(b)在导电材料的上面部分中形成凹槽，这种凹槽具有在半导体本体中的侧壁；
(c)将第一材料淀积在半导体本体的表面上和在凹槽的侧壁和底部上，这种第一材料未填满这种凹槽；
(d)在第一材料上淀积第二材料，这种第二材料填充该未填满的凹槽；
(e)在第二材料上形成掩膜，这种掩膜具有在其中的开孔，该掩膜掩盖一部分所述凹槽侧壁和一部分所述凹槽底部，该开孔被布置在所述凹槽侧壁的相对部分和所述凹槽底部的相对部分上以暴露出下面部分的第二材料；
(f)有选择地去掉暴露的下面部分的第二材料部分，同时保留基本上未刻蚀的暴露出的下面部分的第一材料；
(g)有选择地去掉暴露部分的第一材料，暴露出下面部分的半导体本体；
(h)在暴露的下面部分的半导体本体中形成绝缘区；
其中所述第一材料是选自多晶硅和非晶硅中的一种硅材料；所述第二材料是选自氧化物、氮化物和氮氧化物中的一种材料的抗反射层；
所述绝缘区的底部在所述凹槽的底部之下；且
在有选择地去掉暴露部分的第一材料之前执行有选择地部分去掉暴露的下面的第二材料部分的步骤。
5、根据权利要求4的方法，其中形成所述绝缘区的步骤包括：
(a)刻蚀暴露的下面部分的半导体本体以在半导体本体中形成浅沟槽；和
(b)将绝缘材料形成于浅沟槽中以形成浅沟槽绝缘区。
6、一种用于在半导体本体中形成DRAM单元的方法，这种单元具有在半导体本体的有源区中的晶体管，其电连接到布置于这种半导体本体之沟槽中的电容，电容的第一上面部分电耦合到晶体管，这种电容的相对的第二上面部分与有源区电绝缘，包括：
(a)在半导体本体的沟槽中形成电容，这种电容具有：在其下部侧壁部分上的绝缘体；和布置在沟槽中的导电材料，导电材料的下面部分布置在绝缘体上，导电材料的上面部分布置在半导体本体上，这种导电材料扩展到本体的表面；
(b)在上部部分的导电材料中形成凹槽，这种凹槽具有在半导体本体表面下面的底部，以及在半导体本体中具有侧壁；
(c)将第一材料淀积在半导体本体的表面上和在凹槽的侧壁和底部上，这种第一材料未填满这种凹槽；
(d)将第二材料淀积在第一材料上，这种第二材料填充上述未填满的凹槽，在半导体本体上形成基本上平面的表面；
(e)在平面表面上形成掩膜，这种掩膜具有在其中与电容对准的开孔以限定半导体本体中的有源区，该掩膜掩盖一部分所述凹槽侧壁和一部分所述凹槽底部，开孔布置在相对部分的所述凹槽侧壁和所述凹槽底部的相对部分上以暴露下面部分的第二材料；
(f)有选择地去掉在所述凹槽侧壁上的暴露的下面部分的第二材料部分，以暴露下面部分的第一材料同时留下基本上未刻蚀的暴露的下面部分的第一材料；
(g)有选择地去掉暴露部分的第一材料，暴露出下面部分的半导体本体；
(h)刻蚀上述的暴露的下面部分的半导体本体以形成半导体本体中的浅沟槽；和
(i)将绝缘材料形成在浅沟槽中以形成在所述电容的所述第二上面部分中限定有源区的浅沟槽绝缘区，所述电容的相对的第一上面部分电连接到晶体管；
其中所述第一材料是选自多晶硅和非晶硅中的一种硅材料；所述第二材料是选自氧化物、氮化物和氮氧化物中的一种材料的抗反射层；
所述浅沟槽绝缘区的底部在所述凹槽的底部之下；且
在有选择地去掉暴露部分的第一材料之前执行有选择地部分去掉暴露的下面的第二材料部分的步骤。
7、一种在半导体本体中形成DRAM单元阵列的方法，所述单元的每一个具有在半导体本体的相应电绝缘有源区中的晶体管和布置在这种半导体本体之沟槽中的电容，电容的第一上面部分电耦合到晶体管，该电容的相对的第二上面部分布置在绝缘区，该绝缘区限定了具有这种单元之晶体管的一部分有源区，这种方法包括：
(a)在半导体本体中形成沟槽电容阵列，每个这种电容具有：
在其下面侧壁部分上的绝缘体和布置在沟槽中的导电材料，下面部分的导电材料布置在绝缘体上，上面部分的导电材料布置在半导体本体上，这种导电材料扩展到本体的表面；
(b)在上面部分的导电材料中形成凹槽，这种凹槽具有在半导体本体之表面下面的底部和在半导体本体中的侧壁；
(c)将第一材料淀积在半导体本体的表面上和凹槽的侧壁和底部上，这种第一材料未填满这种凹槽；
(d)将第二材料淀积在第一材料上并填充未填满的凹槽，以在半导体本体上形成基本上平面的表面；
(e)在平面表面上对准掩膜，这种掩膜的掩膜部分布置在有源区上，这种掩膜的窗口布置在有源区之间半导体的绝缘区上，这种掩膜部分覆盖凹槽的一个侧壁部分，窗口布置在凹槽的相对的侧壁部分上；
(f)有选择地去掉在凹槽的相对侧壁部分上的暴露部分的第二材料，刻蚀由布置在每一个凹槽底部部分上的窗口所暴露的第二材料部分，以暴露出下面部分的第一材料同时保留基本上未刻蚀的暴露的下面部分的第一材料；
(g)有选择地去掉暴露部分的第一材料，暴露出下面部分的半导体本体，同时留下未刻蚀的凹槽的底部，以在这种凹槽底部下面的半导体中提供用于每个单元的耦合区；
(h)刻蚀上述暴露出的下面部分的半导体本体，以形成浅沟槽同时保留未刻蚀的凹槽的底部，以在这种凹槽底部下面的半导体中提供用于每个单元的耦合区；和
(i)将绝缘材料形成在浅沟槽中，以形成浅沟槽绝缘区，该浅沟槽绝缘区布置在所述第二上面部分的电容中并限定有源区；
其中所述第一材料是选自多晶硅和非晶硅中的一种硅材料；所述第二材料是选自氧化物、氮化物和氮氧化物中的一种材料的抗反射层；
所述浅沟槽绝缘区的底部在所述凹槽的底部之下；且
在有选择地去掉暴露部分的第一材料之前执行有选择地部分去掉暴露的下面的第二材料部分的步骤。
CNB001047450A 1999-03-24 2000-03-24 动态随机存取存储器 Expired - Fee Related CN1206721C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/275337 1999-03-24
US09/275,337 US6204140B1 (en) 1999-03-24 1999-03-24 Dynamic random access memory
US09/275,337 1999-03-24

Publications (2)

Publication Number Publication Date
CN1272688A CN1272688A (zh) 2000-11-08
CN1206721C true CN1206721C (zh) 2005-06-15

Family

ID=23051859

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001047450A Expired - Fee Related CN1206721C (zh) 1999-03-24 2000-03-24 动态随机存取存储器

Country Status (6)

Country Link
US (1) US6204140B1 (zh)
EP (1) EP1039534A3 (zh)
JP (1) JP2000323684A (zh)
KR (1) KR100413277B1 (zh)
CN (1) CN1206721C (zh)
TW (1) TW477062B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19907174C1 (de) * 1999-02-19 2000-09-14 Siemens Ag Verfahren zum Herstellen einer DRAM-Zelle mit einem Grabenkondensator
AU7565400A (en) * 1999-09-17 2001-04-17 Telefonaktiebolaget Lm Ericsson (Publ) A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices
TW429613B (en) * 1999-10-21 2001-04-11 Mosel Vitelic Inc Dynamic random access memory with trench type capacitor
US6271080B1 (en) * 1999-12-16 2001-08-07 International Business Machines Corporation Structure and method for planar MOSFET DRAM cell free of wordline gate conductor to storage trench overlay sensitivity
US6281539B1 (en) * 2000-03-31 2001-08-28 International Business Machines Corporation Structure and process for 6F2 DT cell having vertical MOSFET and large storage capacitance
TW469635B (en) * 2000-05-16 2001-12-21 Nanya Technology Corp Fabrication method of semiconductor memory cell transistor
US6284593B1 (en) * 2000-11-03 2001-09-04 International Business Machines Corporation Method for shallow trench isolated, contacted well, vertical MOSFET DRAM
US6441422B1 (en) * 2000-11-03 2002-08-27 International Business Machines Corporation Structure and method for ultra-scalable hybrid DRAM cell with contacted P-well
US6621112B2 (en) * 2000-12-06 2003-09-16 Infineon Technologies Ag DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication
US6498061B2 (en) * 2000-12-06 2002-12-24 International Business Machines Corporation Negative ion implant mask formation for self-aligned, sublithographic resolution patterning for single-sided vertical device formation
JP2002289816A (ja) * 2001-03-23 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
US6599798B2 (en) * 2001-07-24 2003-07-29 Infineon Technologies Ag Method of preparing buried LOCOS collar in trench DRAMS
DE10208249B4 (de) * 2002-02-26 2006-09-14 Infineon Technologies Ag Halbleiterspeicher mit vertikalem Auswahltransistor
US6605838B1 (en) * 2002-09-30 2003-08-12 International Business Machines Corporation Process flow for thick isolation collar with reduced length
US6979851B2 (en) * 2002-10-04 2005-12-27 International Business Machines Corporation Structure and method of vertical transistor DRAM cell having a low leakage buried strap
DE10254415A1 (de) * 2002-11-21 2004-08-05 Infineon Technologies Ag Feldeffekttransistorstruktur, zugehörige Halbleiter-Speicherzelle sowie zugehöriges Herstellungsverfahren
US6724031B1 (en) 2003-01-13 2004-04-20 International Business Machines Corporation Method for preventing strap-to-strap punch through in vertical DRAMs
TW200425416A (en) * 2003-05-02 2004-11-16 Nanya Technology Corp Self-alignment process in active area of memory cells with partial vertical channel
CN1317758C (zh) * 2003-05-23 2007-05-23 南亚科技股份有限公司 具有部分垂直信道的存储单元的主动区自对准制程
TWI223442B (en) * 2003-09-02 2004-11-01 Nanya Technology Corp DRAM cell array and its manufacturing method
US6998666B2 (en) * 2004-01-09 2006-02-14 International Business Machines Corporation Nitrided STI liner oxide for reduced corner device impact on vertical device performance
KR100688056B1 (ko) * 2005-01-31 2007-03-02 주식회사 하이닉스반도체 오메가 게이트를 갖는 반도체소자 및 그의 제조 방법
US20080048186A1 (en) * 2006-03-30 2008-02-28 International Business Machines Corporation Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions
US7898014B2 (en) * 2006-03-30 2011-03-01 International Business Machines Corporation Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures
CN100466231C (zh) * 2006-04-24 2009-03-04 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
TWI362744B (en) 2008-04-14 2012-04-21 Nanya Technology Corp Dram and memory array
CN101582425B (zh) * 2008-05-12 2010-12-08 南亚科技股份有限公司 动态随机存取存储器和存储器阵列
KR101075490B1 (ko) 2009-01-30 2011-10-21 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
US20130102123A1 (en) * 2011-10-19 2013-04-25 Nanya Technology Corporation Method for fabricating single-sided buried strap in a semiconductor device
CN103377953A (zh) * 2012-04-27 2013-10-30 南亚科技股份有限公司 形成单边埋入导电带的方法
US9842839B1 (en) * 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61179571A (ja) * 1984-09-27 1986-08-12 テキサス　インスツルメンツ　インコ−ポレイテツド メモリセルおよびそのアレイ
US4830978A (en) * 1987-03-16 1989-05-16 Texas Instruments Incorporated Dram cell and method
US5034787A (en) * 1990-06-28 1991-07-23 International Business Machines Corporation Structure and fabrication method for a double trench memory cell device
US5198383A (en) * 1991-06-25 1993-03-30 Texas Instruments Incorporated Method of fabricating a composed pillar transistor DRAM Cell
JP3301170B2 (ja) * 1993-08-09 2002-07-15 ソニー株式会社 半導体装置の製法
US5360758A (en) * 1993-12-03 1994-11-01 International Business Machines Corporation Self-aligned buried strap for trench type DRAM cells
US5543348A (en) * 1995-03-29 1996-08-06 Kabushiki Kaisha Toshiba Controlled recrystallization of buried strap in a semiconductor memory device
US5827765A (en) * 1996-02-22 1998-10-27 Siemens Aktiengesellschaft Buried-strap formation in a dram trench capacitor
US5717628A (en) * 1996-03-04 1998-02-10 Siemens Aktiengesellschaft Nitride cap formation in a DRAM trench capacitor
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
JPH10256498A (ja) * 1997-03-06 1998-09-25 Toshiba Corp 半導体記憶装置及びその製造方法
TW425718B (en) * 1997-06-11 2001-03-11 Siemens Ag Vertical transistor
US5990511A (en) * 1997-10-16 1999-11-23 International Business Machines Corporation Memory cell with transfer device node in selective polysilicon
US6066526A (en) * 1998-01-22 2000-05-23 International Business Machines Corporation Method of making trench DRAM
US6074909A (en) * 1998-07-31 2000-06-13 Siemens Aktiengesellschaft Apparatus and method for forming controlled deep trench top isolation layers
US6451648B1 (en) * 1999-01-20 2002-09-17 International Business Machines Corporation Process for buried-strap self-aligned to deep storage trench

Also Published As

Publication number Publication date
US6204140B1 (en) 2001-03-20
CN1272688A (zh) 2000-11-08
JP2000323684A (ja) 2000-11-24
TW477062B (en) 2002-02-21
EP1039534A3 (en) 2001-04-04
KR20000063008A (ko) 2000-10-25
EP1039534A2 (en) 2000-09-27
KR100413277B1 (ko) 2003-12-31

Similar Documents

Publication Publication Date Title
CN1206721C (zh) 动态随机存取存储器
US7109544B2 (en) Architecture for vertical transistor cells and transistor-controlled memory cells
US6365452B1 (en) DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation
US7279742B2 (en) Transistor structure with a curved channel, memory cell and memory cell array for DRAMs, and methods for fabricating a DRAM
CN1165984C (zh) 形成受控深沟槽顶部隔离层的装置和方法
KR930002292B1 (ko) 반도체 장치 및 그 제조방법
US7781773B2 (en) Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
CN1045349C (zh) 具有覆埋位线元件的半导体器件及其制备方法
KR100509210B1 (ko) Dram셀장치및그의제조방법
KR100445308B1 (ko) 트렌치 커패시터 및 선택 트랜지스터를 구비한 메모리 및그 제조 방법
US5225363A (en) Trench capacitor DRAM cell and method of manufacture
US6504200B2 (en) DRAM cell configuration and fabrication method
US7074660B2 (en) FinFet device and method of fabrication
JP3795366B2 (ja) 記憶素子及びその製造方法
EP1717852A2 (en) Manufacturing method for a trench capacitor for use in a semiconductor memory cell
US20070134871A1 (en) Memory chip having a memory cell with low-temperature layers in the memory trench and fabrication method
US6518613B2 (en) Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same
US5449636A (en) Method for the fabrication of DRAM cell having a trench in the field oxide
US7119390B2 (en) Dynamic random access memory and fabrication thereof
US7074689B2 (en) Method for fabricating a trench capacitor having an insulation collar, which is electrically connected to a substrate on one side via a buried contact, in particular for a semiconductor memory cell
US5105245A (en) Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
US7439125B2 (en) Contact structure for a stack DRAM storage capacitor
US5654223A (en) Method for fabricating semiconductor memory element
US20080246069A1 (en) Folded Node Trench Capacitor
JPH1154614A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050615