KR100445308B1 - 트렌치 커패시터 및 선택 트랜지스터를 구비한 메모리 및그 제조 방법 - Google Patents

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Abstract

트렌치 커패시터와 선택 스위치를 구비하는 메모리 및 그 제조방법.
본 발명은 기판(105)에 형성되고 트렌치 커패시터(110) 및 트랜지스터(160)를 포함하는 메모리 셀을 구비한 메모리를 포함한다. 트렌치 커패시터(110)는 자기-정렬 접속부(220)에 의해 트랜지스터(160)에 접속된다. 트랜지스터(160)는 적어도 부분적으로 트렌치 커패시터(110)를 커버한다. 트렌치 커패시터(110)는 도전성 트렌치 충전물(130)로 채워지고 절연 커버층(135)는 도전성 트렌치 충전물(130)위에 위치된다. 에피택셜 층(245)이 절연 커버층(135)위에 위치된다. 트랜지스터(160)가 에피택셜 층(245)에 형성된다. 자기-정렬 접속부(220)가 콘택 트렌치(205)에 형성되고 도전성 물질(225)이 안에 삽입되는 절연 칼라(235)를 포함한다. 도전성 캡(230)이 도전성 물질 위에 형성된다.

Description

트렌치 커패시터 및 선택 트랜지스터를 구비한 메모리 및 그 제조 방법{MEMORY WITH A TRENCH CAPACITOR AND A SELECTION TRANSISTOR AND METHOD FOR PRODUCING THE SAME}
본 발명은 DRAM 메모리 셀에서 사용되는 트렌치 커패시터에 관하여 설명된다. 논의의 목적으로, 본 발명은 각각의 메모리 셀을 형성하는 것으로 설명된다.
집적회로(ICs) 또는 칩은 전하를 충전할 목적으로 커패시터, 예를 들면, 동적 랜덤 액세스 메모리(DRAM)를 포함한다. 이 경우에, 커패시터에 있는 충전상태가 데이터 비트를 나타낸다.
DRAM 칩은 로우와 컬럼의 형태로 정렬되고 워드 라인과 비트라인으로 주소가 결정되는 메모리 셀의 매트릭스를 포함한다. 메모리 셀로부터 데이터를 판독하거나 메모리 셀로 데이터를 기록하는 것은 적당한 워드 라인과 비트 라인을 활성화함으로써 실현된다.
DRAM 메모리 셀은 일반적으로 커패시터에 연결된 트랜지스터를 포함한다. 트랜지스터는, 그중에서도 특히, 게이트에 의해 제어되는 채널에 의해 서로 분리되는 두개의 확산 영역을 포함한다. 전류흐름의 방향에 따라, 하나의 확산영역은 드레인으로 언급되고 다른 하나는 소스로 언급된다. 소스 영역은 비트 라인에 연결되고 드레인 영역은 트렌치 커패시터에 연결되며, 게이트는 워드 라인에 연결된다. 게이트에 적당한 전압을 인가함으로써, 드레인 영역과 소스 영역간의 채널을 통하는 전류 흐름이 스위치 온(on) 되고 스위치 오프(off)되는 방법으로 트랜지스터가 제어된다.
커패시터에 저장된 전하는 누설 전류때문에 시간이 흐르면서 감소한다. 전하가 문턱값(threshold value) 아래의 레벨로 감소하기 전에, 저장 커패시터는 재충전되어야 한다. 이러한 이유때문에, 상기 메모리를 동적 RAM(DRAM)이라 한다.
트렌치 커패시터를 기반으로 하는 공지된 DRAM 변형체에 있어서 중요한 문제점은 트렌치 커패시터에 대하여 충분히 큰 커패시턴스를 갖게하는 것이다. 이러한 문제는 반도체 구성요소를 진보적으로 축소함으로써 미래에 악화될 것이다. 집적 밀도의 증가는 메모리 셀 마다 이용가능한 영역 즉, 트렌치 커패시터의 커패시턴스가 더욱 감소되는 것을 의미한다.
판독 증폭기가 메모리 셀에 있는 정보를 신뢰성 있게 판독하기 위해서는 충분한 신호 레벨을 필요로 한다. 저장 커패시턴스 대 비트 라인 커패시턴스의 비율은 신호 레벨을 결정하는데 중요하다. 저장 커패시턴스가 너무 낮다면, 상기 비율이 충분한 신호를 발생하기에는 너무 작게 될 것이다. 트렌치 커패시터에 저장된전하량은 트렌치 커패시터의 커패시턴스에 의해 제한되고 추가적으로 누설 전류로 인해 감소하기 때문에, 더 작은 저장 커패시턴스는 마찬가지로 더 높은 재충전 횟수를 요구한다. 전하량이 저장 커패시터에서 최소 전하량 이하로 내려가면, 그 안에 저장된 정보가 접속된 판독 증폭기에 의해 판독될 가능성은 더 이상 없으며, 정보는 손실되고 판독 에러가 발생한다.
판독 에러를 회피하는 한가지 방법은 누설 전류를 감소시키는 것이다. 누설 전류는 한편으로는 트랜지스터에 의해 다른 한편으로는 유전체, 예를 들면, 커패시터 유전체에 의해 감소될 수 있다. 바람직하지 않게 감소된 유지시간은 이러한 방식에 의해 더 길어질 수 있다.
적층 커패시터 또는 트렌치 커패시터가 DRAM에 일반적으로 사용된다. 트렌치 커패시터를 구비하는 DRAM 메모리 셀의 예들이 미국특허 제5,658,816호, 미국특허 제4,649,625호, 미국특허 제5,512,767호, 미국특허 제5,641,694호, 미국특허 제5,691,549호, 미국특허 제5,065,273호, 미국특허 제5,736,760호, 미국특허 제5,744,386호 및 미국특허 제5,869,868호에 개시되어 있다. 트렌치 커패시터는, 예를 들면, 실리콘 기판에 형성된 3차원 구조를 갖는다. 커패시터 전극 영역의 증가, 즉, 트렌치 커패시터의 커패시턴스의 증가는 기판으로 더 깊게 에칭함으로써, 즉, 트렌치를 더 깊게 함으로써 이루어진다. 이 경우에, 트렌치 커패시터의 커패시턴스 증가는 메모리 셀에 의해 점유된 기판 표면이 확대되게 하지 않는다. 그러나, 상기 방법은 트렌치 커패시터의 달성가능한 에칭 깊이가 트렌치 직경에 의존하기 때문에 제한되고, 제조동안, 트렌치 깊이와 트렌치 직경간의 특정, 유한한종횡비(aspect ratio)를 얻는 것이 단지 가능할 뿐이다.
집적밀도가 증가함에 따라, 메모리 셀마다 이용가능한 기판 표면은 더 감소하게 된다. 트렌치 직경이 감소함에 따라 트렌치 커패시터의 커패시턴스가 감소하게 된다. 트렌치 커패시터의 커패시턴스가 너무 낮게 치수계획되어 저장될 수 있는 전하가 하향으로 연결된 판독증폭기에 의해 만족스럽게 판독하기에 불충분하다면, 이것은 결과적으로 판독 에러가 된다.
이러한 문제는, 예를 들면, N.C.C. Lou, IEDM 1988, 588 페이지 이하에 개시된 바와 같이 일반적으로 트렌치 커패시터 다음에 위치하여 트렌치 커패시터 위의 위치로 이동되는 트랜지스터에 의해 해결된다. 결과적으로, 상기 트렌치는 종래에 트랜지스터용으로 마련된 기판 표면의 일부를 취할 수 있다. 이러한 정렬을 통하여, 트렌치 커패시터와 트랜지스터가 기판 표면의 일부를 공유한다. 이러한 정렬은 트렌치 커패시터 위에 성장한 에피택셜층에 의해 가능하게 된다.
그러나, 문제가 되는 것은 트렌치 커패시터를 트랜지스터에 전기적으로 연결하는 것이다. 이러한 목적을 위해, N.C.C. Lou, TEDM 1988, 588 페이지 이하에서는 서로 각각의 리소그래피 평면의 리소그래픽 정렬에 있어서 트렌치 커패시터와 트랜지스터간의 최소거리를 필요로 하는 방법이 설명된다. 결과적으로, 메모리 셀 어레이에 있는 메모리 셀은 상대적으로 큰 영역을 필요로 하고 큰 스케일로 집적된 셀 어레이에서의 집적에는 적합하지 않다.
더우기, JP 10-321813 A는 트렌치 커패시터 위에 직접적으로 성장한 에피택셜 실리콘 층에 위치한 선택 트랜지스터를 구비한 DRAM 메모리를 개시한다. 소위 "표면 스트랩(surface strap)" 확산층(35)은 내부 커패시터 전극(25)을 소스/드레인 영역(34)에 전기적으로 연결하기 위해 제공된다.
더우기, 미국특허 제5,843,820호는 수평 트렌치 커패시터 위에 연속적으로 성장한 에피택셜 실리콘층에 위치한 선택 트랜지스터를 갖는 DRAM 메모리 셀을 개시한다.
그러나, 미국특허 제5,410,503호는 선택 트랜지스터와 트렌치 커패시터를 구비하는 메모리 셀을 개시한다. 이 경우에, 선택 트랜지스터는 연속적으로 성장한 에피택셜 실리콘층에 정렬되어 트렌치 커패시터에 수평으로 인접하게 되어 소스 전극이 외부 커패시터 전극에 전기적으로 연결된다.
본 발명은 선택 트랜지스터를 구비한 트렌치 커패시터 및 그 제조 방법에 관한 것이다.
본 발명의 예시적 실시예가 도면에 도시되어 있고 아래에서 더 상세하게 설명된다.
도 1은 본 발명에 따른 방법의 제 1 실시예에 대응하는 본 발명에 따른 DRAM 메모리 셀의 예시적 실시예를 도시한다.
도 2는 도 1에 따른 DRAM 메모리 셀 어레이의 예시적 실시예의 평면도를 도시한다.
도 3은 도 1에 따른 DRAM 메모리 셀 어레이의 예시적 실시예의 추가의 평면도를 도시한다.
도 4는 도 1에 따른 DRAM 메모리 셀 어레이의 예시적 실시예의 추가의 평면도를 도시한다.
도 5는 도 1에 따른 DRAM 메모리 셀 어레이의 예시적 실시예의 추가의 평면도를 도시한다.
도 6은 본 발명에 따른 방법의 제 2 실시예에 대응하는 DRAM 메모리 셀의 제 2 실시예를 도시한다.
도 7은 도 6에 따른 실시예의 초기 공정 단계를 도시한다.
도 8은 도 6에 따른 DRAM 메모리 셀 어레이의 실시예의 평면도를 도시한다.
도면에서, 동일한 참조부호는 동일하거나 또는 기능적으로 동일한 요소를 지칭한다.
본 발명의 목적은 고밀도 셀 어레이에 적합한 방법으로 트렌치 커패시터를 트랜지스터에 전기적으로 접속시키는 것이다.
본 발명에 따라, 상기 목적은 청구항 1에 설명된 메모리에 의해 달성된다. 더우기, 상기 목적은 청구항 7에 제시된 방법으로 이루어진다.
각 종속항은 바람직한 개선안에 관한 것이다.
본 발명이 기초로하고 있는 사상은 트렌치 커패시터를 트랜지스터에 전기적으로 연결하는 자기-정렬(self-aligned) 접속을 사용하는 것이다. 이 경우에, 자기-정렬 접속을 형성하기 위해 이미 기판상에 존재하는 구조가 사용된다.
이 경우에 절연 봉입부(insulation encapsulation)를 갖는 워드 라인이 콘택(contact) 트렌치를 형성하기 위한 에칭 마스크로 사용되는 이점이 있다. 그 결과, 자기-정렬 접속이 콘택 트렌치에 형성될 수 있다.
본 발명의 다른 바람직한 실시예에서, 트렌치 분리부(STI)가 콘택 트렌치를 형성하기 위한 에칭 마스크로 사용되어, 그 결과, 자기-정렬 접속이 형성된다.
본 발명의 또 다른 바람직한 실시예에서, 절연 칼라(insulation collar)가 콘택 트렌치의 하부 영역에 위치된다.
본 발명의 또 다른 바람직한 실시예에서, 트렌치 커패시터와 트랜지스터간의 전기 접속에 기여하는 도전 물질부가 콘택 트렌치에 위치된다.
본 발명의 또 다른 바람직한 실시예에서, 유사하게 트렌치 커패시터와 트랜지스터간의 전기 접속에 기여하는 도전 캡(cap)이 콘택 트렌치에 있는 도전 물질부 위에 위치된다.
절연 칼라는 절연 커버층부터 트랜지스터의 드레인 영역까지 뻗어있다. 결과적으로, 도전 물질과 도전 캡은 트렌치 커패시터를 방전시킬 수 있는 누설 전류가 감소되는 방식으로 절연된다.
본 발명의 또 다른 바람직한 실시예에서, 트렌치 분리부는 적어도 아래로는 절연 커버 층의 깊이까지 도달한다.
각각 드레인 영역, 소스 영역, 채널을 구비하는 트랜지스터, 소스 영역과 드레인 영역 사이에 배치되는 제 1 워드라인 및 내부전극, 외부전극 및 그 사이에 배치된 유전층을 구비한 트렌치 커패시터을 구비하는 메모리 셀을 구비하는 메모리를 제조하는 본 발명에 따른 방법에 있어서, 기판에 트렌치를 제공하는 단계, 트렌치커패시터의 내부 전극을 형성하기 위해 도전성 트렌치 충전물로 트렌치를 채우는 단계, 도전성 트렌치 충전부 위에 절연 커버층를 형성하는 단계, 기판의 표면상에 에피택셜 층을 성장시켜 적어도 부분적으로 절연 커버층을 커버링하는 단계, 인접한 메모리 셀을 절연시키기 위해 에피택셜 층에 적어도 트렌치 분리부를 형성하는 단계, 에피택셜 층위에 제 1 절연 봉입부로 둘러싸여지는 제 1 워드라인과 트렌치 분리부 위에 제 2 절연 봉입부로 둘러싸여지는 제 2 워드라인을 형성하는 단계, 에피택셜 층에 드레인 영역과 소스 영역을 구획형성하는 단계, 제 1 절연 봉입부를 구비한 제 1 워드라인 및 제 2 절연 봉입부를 구비한 제 2 워드라인을 콘택 트렌치를 에칭하는데 에칭 마스크로 사용하여, 에피택셜 층 및 절연 커버층을 통하여 도전성 트렌치 충전부까지 콘택 트렌치를 에칭하는 단계, 및 도전성 트렌치 충전물을 드레인 영역에 전기적으로 접속시키는 자기-정렬 접속부를 콘택 트렌치에 제공하는 단계를 포함한다.
본 발명에 따라, 콘택 트렌치는 제 1 및 제 2 워드라인 사이에 자기-정렬(self-aligned)되는 방식으로 형성된다. 이것은 제 1 및 제 2 절연 봉입부를 각각 구비하는 제 1 및 제 2 워드라인이 콘택 트렌치를 형성하기 위해 에칭 마스크로써 사용되는 것을 의미한다.
다른 실시예에서, 트렌치 분리부는 콘택 트렌치를 형성하기 위한 에칭 마스트로써 사용된다.
절연 칼라가 콘택 트렌치에 바람직하게 형성된다. 더우기, 트렌치 커패시와 트랜지스터간의 전기적 접속에 기여하는 적어도 하나의 도전성 물질이 콘택 트렌치에 삽입된다.
상기 제조방법의 또 다른 실시예에서, 전기 접속에 유사하게 기여하는 도전성 캡이 도전성 물질 위 및 절연 칼라 위에 형성된다.
절연 칼라는 도전성 물질 및 도전성 캡이 단지 드레인 영역을 경유하여 에피택셜 층에 전기적으로 접속되는 방식으로 바람직하게 형성된다. 이것은 트렌치 커패시트를 방전시킬 수 있는 누설 전류를 감소시킨다.
또 다른 바람직한 방법은 그 자리에서 에피택셜 층을 도핑하는 것이다. 결과적으로, 트랜지스터의 채널 도핑 및 웰 도핑은 에피택셜 층의 성장동안 빨리 세팅될 수 있다. 더우기, 매우 가파른 기울기를 갖는 도핑 프로파일(profiles)을 형성하는 것이 가능하여 누설 전류를 적게 할 수 있고, 구성요소의 크기를 조절가능하게 한다.
본 발명에 따른 또 다른 바람직한 실시예에서, 트렌치 분리부를 통하여 및/또는 콘택 트렌치를 통하여 적어도 부분적으로 제거되는 에피택셜 폐쇠 이음부가 에피택셜 층에 형성된다. 더우기, 에피택셜 폐쇠 이음부가 가능한 한 작게 되도록 하여 기판의 결정 지향(crystal orientation)에 대한 트렌치의 레이아웃을 지향하는 것이 바람직하다.
또 다른 변형예에서, 트렌치를 패터닝하는데 사용되었던 경질 마스크를 제거하기 전에 절연 커버층이 형성된다. 결과적으로, 도전성 트렌치 충전물부 위에 절연 커버층을 트렌치에 선택적으로 형성하는 것이 가능하다.
더우기, 에피택셜 층에 결함을 감소시키고 에피택셜 폐쇠 이음부를 어닐링하는 열처리 단계로 에피택셜을 처리하는 것이 바람직하다. 이 경우에, 에피택셜 폐쇠 이음부의 결정 구조는 가능한 한 완전하게 재구조화된다.
더우기, 에피택셜 층의 표면을 평활하게 하고 부분적으로 다시 에칭하는 평탄화 단계로 에피택셜 층을 처리하는 것이 바람직하다.
바람직한 실시예에서, 워드 라인 및 그 절연 봉입부는 트렌치 분리부의 측벽상에 측벽 에지 웹(스페이서)으로서 형성된다. 이것은 워드라인이 가장 작은 리소그래피 차원 F 이하인 폭을 가질 수 있는 것이 바람직하다.
본 발명의 제 1 실시예는 도 1을 참조하여 설명된다. 메모리 셀(100)은 트렌치 커패시터(110)와 트랜지스터(160)를 포함한다. 트렌치 커패시터(110)는 표면(106)을 갖는 기판(105)내에 형성된다. 예를 들면, n형으로 도핑된 실리콘으로 구성된 매립형 웰(well;155)이, 예를 들면, p형으로 도핑된 실리콘으로 구성된 기판(105)에 삽입되어 있다. 실리콘을 도핑하기에 적합한 도판트(dopant)로는 붕소, 비소 및 인이 있다. 트렌치 커패시터(110)는 상부영역(120)과 하부영역(125)를 갖는 트렌치(115)를 구비한다. 큰 절연 칼라(150)가 트렌치(115)의 상부영역(120)에 위치해 있다. 트렌치의 하부영역은 적어도 매립형 웰(155)을 부분적으로 관통한다. 매립된 플레이트(145)는 트렌치 커패시터(110)의 외부 커패시터 전극을 형성한다. 인접한 메모리 셀의 매립형 플레이트는 매립형 웰(155)에 의해 서로 전기적으로 접속된다. 매립형 플레이트(145)는, 예를 들면, n형으로 도핑된 실리콘으로 구성된다.
트렌치(115)의 하부영역(125)은 트렌치 커패시터(110)의 메모리 유전체를 형성하는 유전층(140)으로 피복된다. 유전층(140)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물(silicon oxynitride)를 포함하는 층 스택(layer stack) 또는 층(layers)으로 제조될 수 있다. 예를 들면, 산화 탄탈륨, 산화 티타늄, BST(바륨 스트론튬 티탄네이트;barium strontium titanate), 및 기타 적절한 유전체와 같은 고 유전율을 갖는 메모리 유전체를 사용하는 것이 또한 가능하다.
트렌치(115)는 내부 커패시터 전극을 형성하고, 예를 들면, 도핑된 폴리실리콘(polysilicon)로 구성된 도전성 트렌치 충전물(130)로 채워진다. 예를 들면, 실리콘 산화물로 이루어진 절연 커버층(135)이 도전성 트렌치 충전물(130)위에 위치되어 있다. 더우기, 자기-정렬(self-aligned) 접속부(220)는 도전성 트렌치 충전물(130) 위에 위치되고, 상부영역(215)과 하부영역(210)을 갖는 콘택 트렌치(295)에 정렬된다. 콘택 트렌치(205)의 하부영역은 절연 칼라(insulation collar;235)로 피복되고, 동시에 도전성 트렌치 충전물부(130) 위에 배열된 도전성 물질부(225)를 둘러싼다. 도전성 캡(230)은 콘택 트렌치(205)내에 있는 절연 칼라(235)와 도전성 물질부(225) 위에 배치된다.
도전성 물질부(225)와 도전성 캡(230)은, 예를 들면, 도핑된 폴리실리콘로 구성되어 있다. 절연 칼라(235)는 예를 들면 실리콘 산화물로 구성되어 있다.
에피택셜 층(245)은 절연 커버층(135)과 기판(105)위에 위치된다. 트랜지스터(160)는 에피택셜 층(245)에 형성된다. 트랜지스터(160)는 도전성 캡(230)에 접속된 드레인 영역(165)을 포함한다. 더우기, 트랜지스터(160)는 에피택셜 층(245)에 유사하게 형성되는 소스 영역(170)과 채널(175)을 포함한다. 소스 영역(170)과 드레인 영역(165)은, 예를 들면, 도핑된 실리콘으로 형성된다.
제 1 워드라인은 트랜지스터(160)의 채널(175)위에 위치되어, 예를 들면 실리콘 질화물로 이루어진 제 1 절연 커버부로 피복된다. 트렌치 분리부(250)는 트렌치(115) 위, 콘택 트렌치(205) 옆에 배치된다. 트렌치 분리부(250)는 실시예에서 실리콘 산화물로 구성된다. 트렌치 분리부의 위치는 도 2를 참조하여 상세하게 설명된다. 제 2 절연 커버부로 피복된 제 2 워드라인은 트렌치 분리부(250) 위에 뻗어있다. 제 3 워드라인(200)은 제 1 워드라인(180) 옆으로 뻗어있다. 제 1 및 제 2 워드라인 사이에 제거된 정지층(stop layer;240)은 워드라인과 소스 영역(170) 위에 배열된다. 정지층은 제 1 워드라인(180)과 제 3 워드라인(200)사이의 영역을 보호한다.
활성영역(270)은 트렌치 분리부(250)에 의해 모두 둘러싸인채로 에피택셜 층(245)에 위치된다.
도 2는 도 1에 도시된 본 발명에 따른 메모리 셀 실시예의 평면도이다. 활성영역(270)은 트렌치 분리부(250)에 의해 모두 둘러싸여진다. 트렌치(115)는 활성 영역(270)의 일 단부에 위치된다.
도 3은 도 1에 도시된 메모리 셀의 다른 평면도를 도시한다. 명료하게 하기 위해, 트렌치(115)는 생략되지만 도 2에 도시된 위치에 위치되어있다. 도 3에서, 제 1 절연 커버부(185)를 구비한 제 1 워드라인(180)은 활성영역(270) 위로 뻗어있다. 제 2 절연 커버부를 구비한 제 2 워드라인(190)은 트렌치 분리부(250) 위로 뻗어있다. 자기-정렬 접속부(220)는 제 1 절연 커버부(185)를 구비한 제 1 워드라인(180), 제 2 절연 커버부(195)를 구비한 제 2 워드라인(190) 및 트렌치 분리부(250)에 의해 경계지어진다. 부가하여, 소스영역(170)은 트렌치 분리부(250), 제 1 워드라인(180) 및 제 3 워드라인(200)사이에 배치된다.
도 4는 도 1에 도시된 메모리 셀의 또 다른 평면도를 도시한다. 도 3에 비하여, 트렌치(115)의 위치가 도시되어있다.
도 5는 도 1에 도시된 메모리 셀의 또 다른 평면도를 도시한다. 메모리 셀(100)의 크기는 프레임에 의해 정해진다. 이것은 8 F2셀이며, 여기에서 F는 얻어질 수 있는 최소의 리소그래피 차원이다. 메모리 셀(100)을 특징짓는 프레임내에, 기판표면(106)의 대부분이 트렌치(115)에 의해 사용된다. 도 4와 비교하면, 절연 커버층(135) 위에 형성된 에피택셜 폐쇠 이음부(epitaxial closing joint;275)의 위치가 도시된다.
제 1 워드라인(180)에 의해 제어되는 트랜지스터(160)와 제 3 워드라인(200)에 의해 제어되는 인접한 트랜지스터 모두 상기 두 워드라인 사이에 배치되어 있는 공통 소스영역(170)을 사용한다.
도 5의 상부영역에서, 명료하게 하기위해, 트렌치 분리부(250)이 트렌치 분리부(250)위에 뻗어있는 워드라인 없이 도시되어 있다.
본 발명에 따라 메모리 셀을 제조하는 방법은 도 1 내지 도 5를 참조하여 설명된다. 기판은 DRAM 메모리 셀이 제조될 내부와 위에 제공된다. 본 변형예에서, 기판(105)은 예를 들면 붕소와 같은 p형 도판트로 약간 도핑된다. n으로 도핑된 매립형 웰(155)는 기판(105)에 적당한 깊이로 형성된다. 예로서, 매립형 웰(155)을 도핑하는 도판트로써 인 또는 비소가 사용될 수 있다. 매립형 웰(155)은, 예를 들면, 주입(implantation)으로 형성될 수 있고 인접한 커패시터의 매립형 플레이트사이에 도전성 접속부를 형성한다. 대안으로서, 매립형 웰(155)은 에피택셜적으로 성장한 도핑된 실리콘 층에 의해 또는 결정 성장(에피택시) 및 주입(implantation)의 조합에 의해 형성될 수 있다. 이러한 기술은 Bronner등에 의한 미국특허 US 5,250,829에 설명되어 있다.
트렌치(115)는 리액티브 이온 에칭(RIE) 단계에서 에칭 마스크로 적당한 경질 마스크층을 사용하여 형성된다. 예를 들면, 실리콘 산화물로 이루어진 큰 절연 칼라(150)는 다음에 트렌치(115)의 상부 영역(120)에 형성된다. 다음에, 매립형 플레이트(145)가 외부 커패시터 전극으로서 비소 또는 인과 같은 n형 도판트로 형성된다. 이 경우에 큰 절연 칼라(150)는 도핑을 트렌치(108)의 하부영역(125)으로 제한하는 도핑 마스크 역할을 한다. 기체 상태 도핑, 플라즈마 도핑 또는 플라즈마 액침(immersion) 이온 주입(PIII)이 매립형 플레이트(145)를 형성하기 위해 사용될 수 있다. 이러한 기술은, 예를 들면, Ransom등에 의한 "J. Electrochemical. Soc." 141권 5호(1994년)의 1378 페이지 이하, 미국특허 제5,344,381호 및 미국특허 제4,937,205호에 설명되어 있다. 유사하게, 도핑 마스크로서 큰 절연 칼라(150)를 사용하는 이온 주입법이 가능하다. 대안으로, 매립형 플레이트(145)는 도판트 재료로서, 예를 들면, ASG(arsenic silicate glass)와 같이 도핑된 규소 유리를 사용하여 형성될 수 있다. 이러한 변형은, 예를 들면, Becker등에 의한 "J. Electrochemical. Soc." 136권(1989년) 3033 페이지 이하에 설명되어 있다. 도핑된 규소 유리가 도핑용으로 사용된다면, 매립형 플레이트(145)를 형성한 후에 제거된다.
다음에, 트렌치(115)의 하부 영역(125)을 피복하는 유전층(140)이 형성된다. 유전층(140)은 커패시터 전극을 분리하는 메모리 유전체 역할을 한다. 유전층(140)은, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(silicon oxynitride) 또는 실리콘 산화물와 실리콘 질화물로 이루어진 층 스택을 포함한다. 예를 들면, 산화 탄탈륨 또는 BST와 같은 고유전율을 갖는 물질이 사용될 수 있다.
다음에, 예를 들면, 도핑된 폴리실리콘 또는 비결정 실리콘으로 구성될 수 있는 도전성 트렌치 충전물(130)이 트렌치를 채우기 위해 증착된다. 예로서, CVD 또는 기타 공지된 공정 기술이 상기 목적을 위해 사용될 수 있다.
절연 커버층(135)는 도전성 트렌치 충전물(130)위에 형성된다. 이것은, 예를 들면, 도전성 트렌치 충전물(130)을 가열 산화시킴으로써 실행될 수 있다. 또한, 절연 커버층(135)을 도전성 트렌치 충전물(130) 위에 증착하는 것도 가능하다. 예로서, CVD 증착 방법이 상기 목적용으로 사용될 수 있다. 절연 커버층(135)을 도전성 트렌치 충전물(130) 위에 선택적으로 형성하는 것이 특히 바람직하다. 적절한 시점에서, 트렌치(115)를 에칭하기 위해 사용되는 경질 마스크층이 기판 표면위에 있으므로 절연 커버층이 형성될 영역만을 자유롭게 남길 수 있기 때문에 절연 커버층(135)을 선택적으로 형성할 수 있다.
적절한 시점에서 기판(105)의 표면상에 위치된 모든 층이 제거되고 기판(105)가 크리닝된다. 나중에, 에피택셜 층(245)이 기판(105)상에 에피택셜적 및 선택적으로 성장된다. 에피택셜 층(245)의 성장동안, 절연 커버층(135)이 단결정 실리콘으로 덮여진다. 도 5에 도시된 바와 같이, 절연 커버층(135)이 모든 방향으로부터 단결정 실리콘으로 덮여진다. 에피택셜 폐쇠 이음부(275)가 상기 공정에서 제조된다.
선택 에피택셜 성장은, 예를 들면, N.C.C Lou에 의한 공개문헌 IEDM(1988)의 588 페이지 이하에 설명되어 있지만, 에피택셜 층이 에피택시를 방해하는 두 단계로 성장된다는 문제가 있다. 방해동안, 윈도우(window)를 산화층으로 에칭하는 것과 같은 공정단계가 실행된다. 에칭 데미지(damage)가 공정중에 발생하고 에피택셜층에 대한 결함 위험이 증가하게 되어 누설전류를 야기한다. 성장이 단결정 실리콘과 폴리실리콘 위에서 모두 영향을 받는 제 2 에피택시 단계의 실행에 있어서 부가적인 어려움이 존재하게 된다. 이것은 다결정 영역에서 단결정 영역으로 전달하는 결정결함을 일으킨다. 결정결함은 에피택시가 단결정 실리콘과 다결정 실리콘 위 모두에서 실행되기 때문에 발생된다. 공개문헌에서, 성장된 다결정 "네크(neck)"가 메모리 셀 구조의 기능 부분이기 때문에, 결정결함이 회피될 수 없다. 이러한 불리한 점은 적어도 부분적으로 제거되는 에피택셜 폐쇠 이음부(275)에 의한 본 발명에 의해 해결된다.
성장된 에피택셜 층(245)은 다음에 에칭-백(etching-back) 방법과CMP(chemical mechanical polishing) 방법을 사용하여 각각 다시 에칭되고 평탄화된다.
트렌치 분리부(250)가 다음에 형성된다. 상기 목적을 위해, 도 2에 표시된 트렌치 분리부의 영역이 에칭되고, 예를 들면, 실리콘 산화물같은 유전 물질로 채워진 후 평탄화된다. 이 경우에, 활성 영역(270)은 다음에 트랜지스터(160)를 형성하기 위해 여전히 남아있다. 트렌치 분리부(250)는 바람직하게 에피택셜 폐쇠 이음부(275)의 부분이 제거되는 방식으로 제조된다.
게이트 산화물을 제조한 후에, 도핑된 폴리실리콘층이 증착되고, 그로부터 워드라인이 다음의 노출 및 에칭단계에서 형성된다. 이 경우에, 제 1 워드 라인(180)이 활성영역(270) 위에 형성되고 제 2 워드라인(190)이 트렌치 분리부(250) 위에 형성된다. 제 1 워드라인은 제 1 절연 봉입부(185)로 둘러싸인 반면, 제 2 워드라인(190)은 제 2 절연 봉입부(195)로 둘러싸인다. 절연 봉입부는, 예를 들면, 실리콘 질화물로 구성된다.
다음에, 드레인 영역(165)과 소스 영역(170)이 이온 주입법으로 형성된다. 이 경우에, 절연 커버부와 함께 폴리실리콘으로 형성된 워드라인은 주입 마스크 역할을 한다. 제 1 워드라인(180)이 절연 커버층(135)위에 수직으로 부분적으로 뻗어 있는 방식으로 정렬되어 있기 때문에, 트랜지스터(160)의 채널(175) 부분이 절연 커버층(135) 위에 직접적으로 위치되고, 그 결과, 트랜지스터(160)이 부분적인 SOI 트랜지스터로서 형성된다.
다음에, 정지층(240)이 공형으로(conformally) 증착되어, 그 결과 워드라인의 절연 봉입부를 커버링한다. 정지층(240)은, 예를 들면, 실리콘 질화물로 형성된다. 다음에, 산화물층이 증착되고 정지층(240)까지 다시 평탄화됨으로써, 예를 들면, 제 1 워드라인(180)과 제 3 워드라인(200)사이에 절연 충전물(280)을 형성한다. 다음에, 포토리소그래피와 에칭에 의해 정지층(240)에 윈도우가 오픈된다. 이 경우에, 제 1 워드라인(180)과 제 2 워드라인(190) 사이, 드레인 영역(165) 위에 있는 정지층(240)이 제거된다. 실리콘 산화물로 이루어진 트렌치 분리부(250)에 대하여 선택적으로 그리고 실리콘 질화물로 이루어진 제 1 절연 봉입부(185)와 제 2 절연 봉입부(195)에 대하여 선택적으로 이방성 플라즈마 에칭을 함으로써, 드레인 영역(165)과 에피택셜층(245)이 아래로 에칭되어 절연 커버층(135)까지 에칭된다. 에칭은 그 선택성 때문에 절연 커버층(135) 위에서 정지한다. 부가하여, 워드라인의 절연 커버부에 의해 측면으로 그리고 트렌치 분리부(250)에 의해 경계지어지기 때문에 에칭은 자기-정렬된다. 형성된 에피택셜 폐쇠 이음부(275)의 잔여물은 바람직하게 상기 에칭과정에서 제거된다.
절연 커버층(135)의 커버되지 않은 부분이 다음에 제거된다. 이것은 실리콘 산화물로 이루어진 절연 커버층(135)을 선택적으로 제거하는 선택적 에칭에 의해 실행된다. 선택성은 도핑된 폴리실리콘으로 이루어진 도전성 충전물(130)에 대하여, 실리콘으로 이루어진 에피택셜 층(245)에 대하여 그리고 실리콘 질화물로 이루어진 정지층(240)과 제 1 및 제 2 절연 봉입부(185, 195)에 대하여 존재한다.
다음에 절연칼라(235)가 콘택 트렌치(205)의 하부영역(210)에 형성된다. 이러한 목적을 위해, 열산화가 실행되고 실리콘 산화물층이 증착되어, 그로부터 절연칼라(235)가 이방성 에칭을 함으로써 다시 형성된다(스페이서 기술;spacer technique). 다음에, 도전성 물질(225)이 절연칼라(235)에 형성된다. 도전성 물질(225)은, 예를 들면, 도핑된 폴리실리콘으로 구성되고 CVD 방법을 사용하여 증착될 수 있다.
절연칼라(235)가 다시 아래로 에칭되어 드레인 영역(165)의 깊이까지 선택적으로 에칭된다. 크리닝 단계 후에, 도전성 캡(230)이 증착되어 드레인 영역 및 도전성 물질(225)과 접하게 된다. 결과적으로, 도전성 트렌치 충전부(130)가 도전성 물질(225)를 경유하여 드레인 영역(165)과 전기적으로 접속하게 된다. 이러한 배열에서, 도전성 캡(230)과 도전성 물질(225)은 절연 칼라(235)에 의해 에피택셜 층(245)으로부터 절연되고, 그 결과 트렌치 커패시터가 누설전류로 인해 방전될 수 없다.
자기-정렬 접속부(220)를 구비한 메모리의 제 1 변형예를 제조하는 방법이 설명되고 후속 공정 단계으로 관례적인 방법으로 선행기술에서 공지된 기능소자를 갖는 메모리를 완전하게 한다.
도 6은 자기-정렬 접속부를 구비한 메모리의 다른 변형예를 도시한다. 이것은 트렌치 커패시터와 부분 SOI 트랜지스터를 갖는 오픈 비트 라인 구조를 구비한 4F2셀 레이아웃을 구비하는 하나의 트랜지스터 메모리 셀 정렬이다. 도시된 메모리 셀(100)은 트렌치 커패시터(110)와 트랜지스터(160)를 포함한다. 트렌치 커패시터(110)은 기판(105) 내에 그리고 위에 형성된다. 예를 들면, n형으로 도핑된 실리콘으로 구성된 매립형 웰(155)이 기판(105)에 삽입된다. 트렌치 커패시터(110)는 상부영역(120)과 하부영역(125)을 갖는 트렌치(115)를 구비한다. 트렌치(115)의 상부영역(120)에 큰 절연 칼라(150)가 위치된다. 트렌치(115)의 하부영역(125)은 적어도 부분적으로 매립형 웰(155)을 관통한다. 외부 커패시터 전극을 형성하는 매립된 플레이트(145)가 트렌치(115)의 하부영역(125) 주위에 정렬된다. 인접한 메모리 셀의 매립된 플레이트(145)가 매립형 웰(155)에 의해 서로 전기적으로 접속된다.
트렌치(115)의 하부영역(125)은 트렌치 커패시터의 메모리 유전체를 형성하는 유전층(140)으로 피복된다. 유전층(140)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하는 층 스택(layer stacks) 또는 층(layers)으로 제조될 수 있다. 트렌치(115)는 내부 커패시터 전극을 형성하는 도전성 트렌치 충전물(130)로 채워진다. 절연 커버층(135)은 큰 절연 칼라(150)내부 및 도전성 트렌치 충전물(130)위에 위치된다.
에피택셜 층(245)은 절연 커버층(135) 위, 큰 절연 칼라(150) 위 및 기판(105) 위에 위치된다. 트랜지스터(160)는 에피택셜 층(245)에 형성되고, 소스영역(170), 드레인 영역(165) 및 채널(175)을 포함한다. 더우기, 트랜지스터는 채널(175)을 제어하는 제 1 워드라인(180)을 포함한다. 제 1 워드라인(180)은, 예를 들면, 실리콘 질화물로 구성된 제 1 절연 봉입부(185)로 피복된다. 드레인 영역(165)은 자기-정렬 접속부(220)에 의해 도전성 트렌치 충전물(130)에 전기적으로 접속된다. 자기-정렬 접속부(220)는 절연 칼라(235), 절연 칼라(235)와 도전성 물질(225)을 드레인 영역(165)에 접속시키는 도전성 캡(230)내부에 위치된 도전성 물질(225)를 포함한다. 절연칼라(235)는 도전성 트렌치 충전물(130)로부터, 도전성 물질(225)로부터 또는 도전성 캡(230)으로부터 에피택셜 층(245)으로 누설 전류가 흐르지 않는 방식으로 정렬된다.
트렌치 분리부(250)는 상기 메모리 셀을 서로 전기적으로 절연시키기 위해 인접한 메모리 셀사이에 위치된다. 트렌치 분리부(250)의 과정은 도 8을 참조하여 보다 상세하게 설명된다.
도 7은 초기 공정 단계에서 도 6에 따른 셀 정렬을 도시한다. 도시된 트렌치(250)은 워드라인 방향으로 뻗어있는 제 2 트렌치 분리부(260)이다. 예를 들면, 실리콘 산화물로 이루어진 희생 스페이서 웹(sacrificial spacer webs;265)이 트렌치 분리부(260)의 양 측면상에 정렬되고, 에피택셜 층(245)의 표면을 종단시키지 않는다.
도 8은 도 6에 따른 메모리 셀을 평면도로 도시한다. 메모리 셀(100)의 크기는 본 실시예에서 4F2이다. 메모리 셀(100)은, 그중에서도 특히, 내부에 트렌치 커패시터(110)가 위치되어 있는 트렌치(115)를 포함한다. 제 1 절연 봉입부(185)로 둘러싸인 제 1 워드라인(180)이 트렌치(115)를 가로질러 뻗어 있다. 제 1 워드라인의 일 측면상에 소스영역(170)이 정렬되어 있고 다른 측면상에는 콘택 트렌치(205)에 있는 자기-정렬 접속부(220)와 드레인 영역(165)이 정렬되어 있다. 트렌치 분리부(250)는 인접한 메모리 셀 사이에 뻗어 있다. 활성영역(270)으 트랜지스터의 공정용으로 사용된다. 본 실시예에서, 트렌치 분리부(250)는 비트 라인과 평행하게 뻗어있는 제 1 트렌치 분리부(255)와 워드라인에 평행하게 뻗어 있는 제 2 트렌치 분리부(260)를 포함한다.
에피택셜 폐쇠 이음부(275)는 에피택셜 층(245)내에, 그리고 트렌치 상부의 중심에 위치된다.
도 6에 따른 메모리의 제조는 도 7을 참조하여 설명된다. 본 발명에 따른 메모리 셀 정렬의 제조는 4F2레이아웃에서 트렌치 커패시터(110)를 실현하는 것으로 시작된다. 이 경우에, 우선적으로, 트렌치(115)가 기판(105)으로 에칭된다. 큰 절연 칼라(150)가 트렌치(115)의 상부영역(120)에 형성된다. 트렌치 주위의 하부영역이 다음에 도핑되어 매립형 플레이트(145)를 형성한다. 트렌치(115)의 하부영역(125)에, 유전층(140)이 다음에 형성되고, 트렌치가 도전성 트렌치 충전물(130)로 채워지며 매립형 웰(155)이 도판트를 삽입함으로써 형성된다. 다음에, 도전성 트렌치 충전물(130)이 열산화에 의해 산화되고 절연 커버층(135)이 트렌치(115)의 개구부 위에 형성된다. 이것은, 적절한 시간에, 기판 표면의 잔여물이 트렌치(115)를 패터닝하기 위해 사용된 경질 마스크에 의해 커버링되어 있기 때문에 자기-정렬하는 방법으로 행해진다.
다음에, 경질 마스크가 제어되고, 그 결과, 적절한 시점에서 기판(105)의 표면이 절연 커버층(135), 큰 절연 칼라(150) 및 기판(105)으로부터 형성된다. 스크린 산화층을 산화한 후에, 매립형 웰(155)이 도판트의 주입함으로써 형성된다. 매립형 웰은 인접한 메모리 셀의 매립된 플레이트를 연결시킨다.
스크린 산화층을 제거시킨 후에, 기판 표면(106)이 클리닝되고 에피택셜 층(245)이 선택적으로 성장된다. 이 경우에, 에피택셜 층(245)의 성장은 커버되지 않은 기판(105) 위에서 시작하고 트렌치(115)를 거쳐 모든 방향으로부터 측면으로 완전하게 성장하고, 상기 트렌치는 절연 커버층(135)에 의해 폐쇠된다. 이 경우에, 에피택셜 폐쇠 이음부(275)는 절연 커버층(135)의 중심부 위에 형성된다.
다음에, 트렌치 분리부(250)는 두개를 분리하는 단계로 제조된다. 우선, 비트라인 방향으로 뻗어있는 제 1 트렌치 분리부(255)가 그 표면이 에피택셜 층(245)과 평평하게 되도록 종단되는 방식의 종래 기술로 제조된다.
다음에, 제 2 트렌치 분리부(260)가 워드라인 방향으로 형성된다. 상기 목적을 위해, 에피택셜 층(245)과 기판(105)을 선택적 플라즈마 에칭함으로써 상대적으로 두꺼은 마스크 스택이 패터닝되고 전이된다. 다음에, 패터닝된 트렌치가 실리콘 산화물로 채워지고 마스크 표면까지 2차원적인 방법으로 다시 에칭된다. 다음에, 도 7에 도시된 바와 같이 제 2 트렌치 분리부(260)를 남기기 위해 마스크 스택이 선택적으로 제거된다. 이 경우에, 트렌치 커패시터(110)가 절연 커버층(135) 아래 지점까지 제 2 트렌치 분리부(260)에 의해 오버랩되고 에피택셜 층(245)이 이 영역에서 제거된다. 실리콘 산화물로 이루어진 희생 스페이서 웹(265)이 다음에 제 2 트렌치 분리부(260)의 측벽위에 형성된다. 제 1 절연 봉입부(185)를 갖는 제 1 워드라인(180)이 다음에 스페이서 웹(265)상에 측면 에지 웹(spacer)으로 제조된다. 이것은 등방성 층 증착 및 이방성 선택 에칭을 다시함으로써 행해진다(스페이서 기술).
이 경우에, 제 1 워드라인(180)이 절연 커버층(135)위에 수직으로 형성되고, 그 결과, 트랜지스터(160)이 부분 SOI 트랜지스터로서 형성된다. 소스영역(170)이 다음에 주입법으로 형성된다. 소스영역(170)위에 위치되어 있는 제 3워드라인(200)과 제 1 워드라인(180) 사이의 갭(gab)은 절연 충전물(280)로 채워진다. 제 2 워드라인(190)은 제 2 트렌치 분리부(260)의 인접한 구조상에 제 1 워드라인과 평행하게 형성된다.
다음에, 표면적으로 커버되지 않은 워드라인(180, 190 및 200)이 다시 선택적으로 에칭되고 재 에칭으로 제조된 트렌치가 제 1 및 제 2 절연 봉입부(185 및 195)를 완성하기 위해 층 증착 및 평탄화로 실화규소로 이루어진 절연물로 채워진다.
도 6을 참조하면, 이어지는 리소그래픽 단계에서, 희생 스페이서 웹(265)이 커버링되지 않고 플라즈마 에칭에 의해 에피택셜 층(245)의 표면까지 선택적으로 다시 에칭된다. 이 경우에, 소스영역(170)이 위치되어 있는 영역은 마스킹된다. 낮은 에칭율 때문에, 제 2 트렌치 분리부(260)가 동시에 부분적으로 다시 에칭된다. 드레인 영역(165)이 다음에 도판트의 주입으로 형성된다.
자기-정렬 접속부(220)가 제 1 트렌치 분리부(255), 제 2 트렌치 분리부(260) 및 제 1 워드라인(180)의 제 1 절연 봉입부(185) 사이에 형성된다. 자기-정렬 접속부(220)를 형성하는 것은, 이미 공지된 구조를 사용하여 행해지고 이러한 이유로 자기-정렬이라고 불려진다. 이 경우에, 소스영역(170)이 위치되어 있는 영역은 정지층(240)으로 마스킹된다.
이 때문에, 콘택 트렌치(205)를 에칭하기 위해 드레인 영역(165)의 부분 및 이 영역내에 있는 에피택셜 층(245)의 부분을 제거하는 이방성 에칭이 사용된다. 선택적 에칭은 실리콘 산화물로 이루어진 절연 커버층(135)위에서 정지한다. 에피택셜 폐쇄 이음부(275)는 콘택 트렌치(205)를 에칭함으로써 제거된다.
절연 커버층(135)은 콘택 트렌치(205)의 바닥에서 제거된다. 상기 에칭 단계는 제 1 절연 봉입부(185)와 트렌치 분리부(250)에 대하여 선택적으로 실행된다. 절연 칼라(235)는 다음에 산화, 실리콘 산화물 증착 및 이방성 에칭을 다시함으로써 형성된다(스페이서 기술). 도핑된 폴리실리콘으로 만들어진 도전성 물질(225)이 다음에 절연 칼라(235)에 증착된다.
다음에 절연칼라(235)가 드레인 영역(165)의 레벨까지 다시 에칭된다. 클리닝 단계 후에, 도전성 캡(230)이 증착된다. 도전성 캡(230)이 본 실시예에서는 도핑된 폴리실리콘으로 형성된다. 결과적으로, 도전성 트렌치 충전부(130)는 도전성 물질(225)과 도전성 캡(230)을 경유하여 드레인 영역(165)에 전기적으로 접속된다. 더우기, 절연 칼라(235)는 도전성 트렌치 충전부(130), 도전성 물질(225) 또는 도전성 캡(230) 어느 것도 에피택셜 층(245)과 전기적으로 접촉하지 않는 방식으로 형성된다. 이러한 배열은 트렌치 커패시터(110)를 방전시킬 수 있는 누설전류를 방지한다.
이것은 자기-정렬 접속부(220)를 형성하는 것은 포함하고 메모리 셀 정렬이 선행기술에서 공지된 바와 같이 다른 기능적 요소가 완전하게 된다.
참조부호 목록
100: 메모리 셀, 105: 기판, 106: 기판의 표면, 110: 트렌치 커패시터,
115: 트렌치, 120: 트렌치의 상부영역, 125: 트렌치의 하부영역,
130: 내부 커패시터 전극으로서의 도전성 트렌치 충전물,
135: 절연 커버층, 140: 유전층, 145: 매립형 플레이트,
150: 큰 절연 칼라, 155: 매립형 웰, 160: 트랜지스터,
165: 드레인 영역, 170: 소스영역, 175: 트랜지스터의 채널,
180: 제 1 워드라인, 185:제 1 절연 봉입부, 190: 제 2 워드라인,
195: 제 2 절연 봉입부, 200: 제 3 워드라인, 205: 콘택 트렌치,
210: 콘택 트렌치의 하부영역, 215:콘택 트렌치의 상부영역,
220: 자기-정렬(Self-aligned) 접속부, 225: 도전성 물질,
230: 도전성 캡, 235: 절연 칼라, 240: 정지층(Stop layer),
245: 에피택셜 층, 250: 트렌치 분리부(STI), 255: 제 1 트렌치 분리부,
260: 제 2 트렌치 분리부, 265: 희생 스페이서 웹(Sacrificial spacer web),
270: 활성 영역, 275: 에피택셜 폐쇠 이음부, 280: 절연 충전부

Claims (16)

  1. 기판(105)에 적어도 부분적으로 배치되고, 드레인 영역(165), 소스 영역(170), 채널(175) 및 소스 영역(170)과 드레인 영역(165)사이에 배치되는 제 1 워드라인(180)을 구비하는 트랜지스터(160), 또한, 내부전극(130), 외부전극(145) 및 그 사이에 배치된 유전층(140)을 구비한 트렌치 커패시터(110)을 구비하는 적어도 두개의 메모리 셀(100)을 구비하는 반도체 메모리에 있어서, 각각의 메모리 셀은,
    상기 트렌치 커패시터(110)의 상기 내부전극(130)을 형성하기 위해 도전성 트렌치 충전물(130)로 채워지는 상기 기판(105)에 있는 트렌치(115);
    상기 도전성 트렌치 충전부(130) 위에 위치되어 있는 절연 커버층(135);
    상기 기판(105) 위 및 적어도 부분적으로 상기 절연 커버층(135) 위에 배치되고, 내부에 상기 트랜지스터의 상기 소스영역(170), 상기 드레인 영역(165) 및 상기 채널(175)이 형성되는 에피택셜 층(245);
    기판과 에피택셜 층(245)에 형성되고, 인접한 메모리 셀(100)을 서로 절연시키며, 각 경우에 두개의 인접한 메모리 셀의 내부전극에 바로 도달하는 트렌치 분리부(250);
    상기 에피택셜 층(245) 위에 배치되고 부분적으로 상기 트렌치(115)를 커버링하고 제 1 절연 봉입부(185)에 의해 둘러싸인 상기 제 1 워드라인(180);
    상기 트렌치 분리부(250) 위에 배치되고 제 2 절연 봉입부(195)에 의해 둘러싸인 제 2 워드라인(190); 및
    상기 도전성 트렌치 충전물부(130)를 상기 드레인 영역(165)에 전기적으로 접속시키는 자기-정렬 접속부(220)가 내부에 형성되고, 제 1 절연 봉입부(185)를 구비한 상기 제 1 워드라인(180)과 제 2 절연 봉입부(195)를 구비한 상기 제 2 워드라인(190) 사이에 형성되며, 트렌치 분리부(250)에 의해 경계지어지는 콘택 트렌치(205)를 포함하는 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 콘택 트렌치(205)의 하부영역(210)에 절연 칼라(235)가 배치되는 것을 특징으로 하는 반도체 메모리.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 콘택 트렌치(105)에 있는 상기 도전성 트렌치 충전부(130) 위에 도전성 물질(225)이 배치되는 것을 특징으로 하는 반도체 메모리.
  4. 제 3 항에 있어서,
    상기 콘택 트렌치(205)에 있는 상기 도전성 물질(225) 위에 도전성 캡(230)이 배치되는 것을 특징으로 하는 반도체 메모리.
  5. 제 4 항에 있어서,
    상기 절연 칼라(235)는 상기 절연 커버층(135)으로부터 적어도 상기 드레인 영역(165)까지 뻗어 있고, 그 결과, 상기 도전성 물질(225) 및 상기 도전성 캡(230)이 상기 기판(105) 또는 상기 에피택셜 층(245)에 직접적으로 연결되지 않는 것을 특징으로 하는 반도체 메모리.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 트렌치 분리부(250)는 상기 절연 커버층(135)의 깊이보다 더 깊게 상기 기판(105)으로 확장되는 것을 특징으로 하는 반도체 메모리.
  7. 각각 드레인 영역(165), 소스 영역(170), 채널(175) 및 소스 영역(170)과 드레인 영역(165) 사이에 배치되는 제 1 워드라인(180)을 구비하는 트랜지스터(160), 또한, 내부전극(130), 외부전극(145) 및 그 사이에 배치된 유전층(140)을 구비하는 트렌치 커패시터(110)을 구비하는 메모리 셀(100)을 구비하는 메모리를 제조하는 방법에 있어서,
    기판(105)에 트렌치(115)를 제공하는 단계;
    상기 트렌치 커패시터(110)의 상기 내부 전극(130)을 형성하기 위해 도전성 트렌치 충전물(130)로 상기 트렌치를 채우는 단계;
    상기 도전성 트렌치 충전부(130) 위에 절연 커버층(135)를 형성하는 단계;
    상기 기판(105)의 표면(106)상에 에피택셜 층(245)을 성장시켜, 상기 에피택셜 층(245)이 부분적으로 상기 절연 커버층(135)을 커버링하도록 하는 단계;
    인접한 메모리 셀(100)을 절연시키기 위해 트렌치 분리부(250)를 형성하는 단계;
    상기 에피택셜 층(245) 위에는 제 1 절연 봉입부(185)로 둘러싸여지는 제 1 워드라인(180)을, 그리고 상기 트렌치 분리부(250) 위에는 제 2 절연 봉입부(195)로 둘러싸여지는 제 2 워드라인(190)을 형성하는 단계;
    상기 에피택셜 층(245)에 상기 드레인 영역(165)과 상기 소스 영역(170)을 구획형성하는 단계;
    제 1 절연 봉입부(185)를 구비한 상기 제 1 워드라인(180) 및 제 2 절연 봉입부(195)를 구비한 상기 제 2 워드라인을 상기 콘택 트렌치를 에칭하기 위한 에칭 마스크로 사용하여, 상기 에피택셜 층(245) 및 상기 절연 커버층(135)을 통하여 상기 도전성 트렌치 충전부(130)까지 콘택 트렌치(205)를 에칭하는 단계; 및
    상기 도전성 트렌치 충전물(130)을 상기 드레인 영역(165)에 전기적으로 접속시키는 접속부를 상기 콘택 트렌치(205)에 제공하는 단계를 구비하는 메모리 제조방법.
  8. 제 7 항에 있어서,
    상기 트렌치 분리부(250)는 상기 콘택 트렌치(205)의 자기-정렬 형성을 위한 에칭 마스크로 사용되는 것을 특징으로 하는 메모리 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    절연 칼라(235)는 상기 콘택 트렌치(205)의 하부 영역(210)에 형성되는 것을 특징으로 하는 메모리 제조방법.
  10. 제 7 항 또는 제 8 항에 있어서,
    적어도 하나의 도전성 물질(225)이 상기 콘택 트렌치(205)에 삽입되는 것을 특징으로 하는 메모리 제조방법.
  11. 제 10 항에 있어서,
    도전성 캡(230)이 상기 콘택 트렌치(205)에 있는 상기 도전성 물질(225) 위 및 상기 절연 칼라(235) 위에 형성되는 것을 특징으로 하는 메모리 제조방법.
  12. 제 11 항에 있어서,
    상기 절연 칼라(235)는 상기 도전성 물질(225)과 상기 도전성 캡(230)이 단지 상기 드레인 영역(165)을 경유하여 상기 에피택셜 층(245)에 전기적으로 접속되도록 형성되는 것을 특징으로 하는 메모리 제조방법.
  13. 제 7 항 또는 제 8 항에 있어서,
    상기 에피택셜 층(245)을 형성한 후에 열처리 단계가 실행되는 것을 특징으로 하는 메모리 제조방법.
  14. 제 7 항 또는 제 8 항에 있어서,
    상기 에피택셜 층(245)을 형성한 후에 평탄화 단계가 실행되는 것을 특징으로 하는 메모리 제조방법.
  15. 제 7 항 또는 제 8 항에 있어서,
    상기 에피택셜 층(245)이 성장되는 동안 그자리에서 도핑되는 것을 특징으로 하는 메모리 제조방법.
  16. 삭제
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