DE10212610C1 - Verfahren zur Erzeugung einer horizontalen Isolationsschicht auf einem leitenden Material in einem Graben - Google Patents
Verfahren zur Erzeugung einer horizontalen Isolationsschicht auf einem leitenden Material in einem GrabenInfo
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Abstract
Zur Bildung eines Oxiddeckels auf einer leitenden Füllung (13) in einem Graben (1) in einem Halbleitersubstrat (10) wird auf der leitenden Füllung (13) ein HDP-Oxid (14') in einem PECVD-Verfahren (31) abgeschieden. Die Schichtdicke (22) auf der horizontalen Oberfläche des leitenden Materials (13) ist dabei größer als die Schichtdicke (23) an den Seitenwänden (18) des Grabens (1). Des weiteren ist die Schichtdicke (22) derart begrenzt, daß die Oberfläche des HDP-Oxids (14') innerhalb des Grabens eine Tiefe (21) gegenüber der Oberfläche (17) den Graben umgebenden Halbleitersubstrates (10) bzw. einer darauf angeordneten Schicht (12) besitzt. In einem anschließenden CMP-Schritt (32) wird das HDP-Oxid (14') von der umgebenden Oberfläche (16) entfernt. In einem isotropen Ätzschritt (34) wird das HDP-Oxid (14') an den Seitenwänden (18) entfernt. Es besteht eine horizontale Isolationsschicht (14'') mit über dem Halbleitersubstrat (10) in nur noch geringem Maße variierender Schichtdicke (26).
Description
Die Erfindung betrifft ein Verfahren zur Erzeugung einer ho
rizontalen Isolationsschicht auf einem leitenden Material in
nerhalb eines in einem Halbleitersubstrat gebildeten Grabens.
Bei der horizontalen Isolationsschicht handelt es sich insbe
sondere auch um sogenannte Oxiddeckel zur elektrischen Isola
tion der leitenden Grabenfüllung von auf dem Halbleitersub
strat aufgebrachten Bauelementen.
Gräben werden in einem Halbleitersubstrat beispielsweise ge
bildet, um Grabenkondensatoren mit möglichst hoher Kapazität
für Speicherzellen in einer integrierten Schaltung zur Verfü
gung zu stellen. Eine typische Speicherzelle umfaßt einen
Auswahltransistor mit Gate sowie Source- und Drain-Anschluß.
Das Gate ist an eine Wortleitung angeschlossen, so daß der
unterhalb des Gates in dem Substrat liegende Kanalbereich des
Transistors in seiner Leitfähigkeit gesteuert werden kann.
Beispielsweise ist der Source-Anschluß in dem Substrat auf
der einen Seite des Kanalbereiches an einen Bitleitungskon
takt zum Auslesen einer Speicherinformation verbunden. Der
Drain-Anschluß auf der anderen Seite des Kanalbereiches in
dem Substrat, welcher den gleichen Leitfähigkeitstyp wie der
Source-Anschluß aufweist, aber einen entgegengesetzten Leit
fähigkeitstyp wie der Kanalbereich aufweist, ist über einen
Kontakt mit einer der beiden Kondensatorelektroden verbunden.
Der Grabenkondensator besteht im wesentlichen aus der leiten
den Grabenfüllung als erster Grabenelektrode, einer dünnen
dielektrischen Schicht in einem unteren Bereich des Grabens
und einer substratseitigen Gegenelektrode, welche zumeist in
einer dotierten vergrabenen Wanne besteht und über mehrere
benachbarte Gräben hinweg mit einem gegebenen Potential ver
bunden ist. Eine Information wird in der Speicherzelle durch
Einlesen einer elektrischen Ladung in die leitende Füllung
der ersten Kondensatorelektrode in dem Grabenkondensator ge
speichert.
Aus Kosten- und Performance-Gründen ist es oftmals das Ziel,
möglichst hohe Dichten von Speicherzellen in einer integrier
ten Schaltung zu erreichen. Daher besteht das Bestreben, den
vom Auswahltransistor auf dem Halbleitersubstrat benötigten
Platz neben der Grabenkondensatorfläche möglichst gering zu
halten. Hierzu wurden zwei Lösungen vorgeschlagen: Der Aus
wahltransistor wird wenigstens teilweise über dem Graben
planar - Source- und Drain-Anschluß liegen auf gleicher Höhe
an der Oberfläche des Substrates - oder innerhalb des Grabens
in vertikaler Anordnung gebildet - Source- und Drain-Anschluß
liegen übereinander angeordnet z. B. im Substrat an der Grabe
ninnenwand. In beiden Fällen entsteht dabei das Problem, daß
die die zu speichernde Ladung aufnehmende elektrisch leitende
Grabenfüllung nicht unmittelbar mit der darüberliegenden Ga
te-Elektrode verbunden sein darf. Es ist daher notwendig, ei
ne Isolationsschicht zu bilden, welche die leitende Graben
füllung von oberflächlich angeordneten, elektrisch leitenden
Strukturen zu isolieren. Dies gilt insbesondere auch für den
konventionellen Fall, daß beispielsweise eine den Graben
oberhalb seiner oberflächlichen Öffnung passierende Wortlei
tung, welche dem Anschluß nur benachbarter Zellen dient, von
der leitenden Grabenfüllung eines Grabenkondensators isoliert
werden muß.
Die Bildung von Isolationsschichten für die genannten Ausfüh
rungsformen als vertikale Transistoren ist beispielsweise in
den Dokumenten US 6,177,698 B1, US 6,184,091 B1, US 6,074,909
beschrieben. In dem letztgenannten Dokument wird beispiels
weise eine Isolationsschicht in einem konformen Abscheidever
fahren auf der leitenden Füllung und den Seitenwänden des
Grabens aufgebracht, wonach eine Opferschicht mit großer
Schichtdicke auf das Substrat und in den Graben diesen ver
füllend abgeschieden wird. Diese wird anschließend zurückge
ätzt, so daß sie nur noch den flachen Bodenbereich und den
unteren Teil der mit der konformen isolierenden Schicht be
deckten Seitenwände in dem Graben abdeckt. Danach wird in ei
nem isotropen Ätzschritt, welcher selektiv gegenüber dem Ma
terial der Opferschicht durchgeführt wird, der nicht durch
die Opferschicht abgedeckte Bereich der konformen isolieren
den Schicht entfernt, gefolgt von einer Entfernung auch der
Opferschicht. Somit bleibt im Bodenbereich des Grabens die
die leitende Füllung des Grabens abdeckende horizontale iso
lierende Schicht mit der ursprünglichen Abscheidedicke zu
rück.
In dem Graben werden nachfolgend die Source- und Drain-
Gebiete, das Gateoxid und das Gate mittels Abscheiden einer
weiteren leitenden Füllung gebildet. Das beschriebene Verfah
ren zur Bildung einer isolierenden Schicht als Oxiddeckel in
dem Graben kann auch bei der Herstellung von Speicherzellen
mit planaren Auswahltransistoren herangezogen werden. Wie
beispielsweise in DE 199 41 147 A1 beschrieben ist, wird zur
Bildung einer platzsparenden Speicherzelle, bei der der plan
are Auswahltransistor oberhalb des Grabens angeordnet ist,
oberhalb des bereits gebildeten Oxiddeckels von den Seiten
wänden des Grabens her eine monokristalline Epitaxieschicht
aufgewachsen, welche den Oxiddeckel von oben abschließt. Der
Anschluß der darunter liegenden leitenden Füllung des Graben
kondensators wird im weiteren Prozeßverlauf nach Fertigstel
lung der Wortleitungen selbstjustiert zu den Auswahltransi
storen geöffnet, um einen Anschluß des Grabenkondensators an
den Auswahltransistor zu gewährleisten. Bei einer solchen,
auch device-on-trench-Zelle (DOT-Zelle) genannten Konfigura
tion liegen besondere Anforderungen an die Eigenschaften der
isolierenden Schicht als Oxiddeckel vor. Insbesondere muß
nämlich eine sehr geringe Schichtdicke vorliegen, um eine
Öffnung der isolierenden Schicht zur Bildung des Kontaktes zu
der leitenden Füllung zu ermöglichen. Dabei wird beispiels
weise eine Dicke von 20-30 nm angestrebt.
Zur Vermeidung eines Kontaktes mit den seitlich oberhalb des
Grabens liegenden Kanal- bzw. Drain-Anschlüssen des Auswahl
transistors muß zudem eine besonders geringe Schichtdickenva
riation für die isolierende Schicht vorliegen, so daß eine
vollständige dielektrische Isolation gegenüber dem Substrat
gegeben ist. Dazu ist der Prozeß des Überwachsens des Oxid
deckels während der selektiven Epitaxie besonders sorgfältig
zur Vermeidung auch nur geringster Defektdichten durchzufüh
ren. Gleichzeitig muß der Prozeß allerdings kompatibel mit
dem Gesamtprozeß sein, bei welchem Strukturgrößen von weniger
als 200 nm hergestellt werden.
Zur Lösung des Problems wurden bisher drei Ansätze verfolgt:
- 1. Beispielsweise wurde das Polysilizium der Grabenkondensa torfüllung thermisch oxidiert um die Isolationsschicht zu bilden. Hierbei tritt das Problem auf, daß sich zwischen be nachbarten Grabenkondensatoren Oxidbrücken bilden, welche zu einem ungenügenden Aufwachsen der epitaktischen Silizium schicht führen, dem sogenannten Birds-Peak.
- 2. Das oben beschriebene Abscheiden einer dünnen Oxidschicht mit anschließendem Rückplanarisieren, den sogenannten TEOS- Caps, welcher aber zu einem sehr kleinen Prozeßfenster füh ren, begleitet von dem hohen Risiko, daß die Randbereiche der Oxiddeckel geöffnet werden.
- 3. Außerdem wurde die Abscheidung einer Oxidschicht aus ei nem high-density-Plasma (HDP) mit anschließendem Planarisie ren in einem CMP-Schritt vorgeschlagen, welches aber nach teilhaft zu sehr starken Schichtdickenvariationen sowohl in nerhalb der integrierten Schaltungen als auch mit systemati schen Fehlern über die Waferoberfläche hinweg führt. Dadurch wird das Öffnen der Oxiddeckel etwa in einem plasmachemischen Prozeß für die Kontaktierung erheblich erschwert.
Es ist daher die Aufgabe der vorliegenden Erfindung ein Ver
fahren bereitzustellen, mit dem die vorgenannten Probleme ge
löst werden, wobei insbesondere eine Isolationsschicht in ei
nem Graben gebildet werden soll, bei welcher mit hoher Genau
igkeit eine zu erzielende Schichtdicke bei besonders geringer
Schichtdickenvariation erreicht werden soll.
Die Aufgabe wird gelöst durch ein Verfahren mit den Merkmalen
gemäß Anspruch 1. Vorteilhafte Ausgestaltungen des Verfahrens
sind den untergeordneten Ansprüchen zu entnehmen.
Das erfindungsgemäße Verfahren ist auf alle Arten von Gräben
in Halbleitersubstraten anwendbar, insbesondere auch auf tie
fe, Kondensatoren bildende Gräben mit planaren oder vertika
len Auswahltransistoren, welche in jeweils folgenden Prozeß
schritten Nachbildungen des Oxiddeckels hergestellt werden.
Die Oberfläche des Halbleitersubstrates kann auch von einer
oder mehreren Schichten bedeckt sein, insbesondere Oxid- und
Pad-Nitrid-Schichten. Die Seitenwände des Grabens in dem be
reitgestellten Substrat können bereits mit Nitrid- oder Oxid
schichten etc. bedeckt sein, wobei diese sowohl vollständig
unterhalb einer in dem Graben befindlichen leitenden Füllung
angeordnet sein können, also auch an den vertikalen Seiten
wänden über deren Oberfläche hinausragen können. Insbesondere
kann auch das Halbleitersubstrat, beispielsweise monokristal
lines Silizium vollständig von Schichten sowohl innerhalb des
Grabens als auch außerhalb bedeckt sein.
Die Seitenwände der Gräben sollten vorzugsweise eine Neigung
von bis zu 45 Grad gegenüber einer auf der ebenen, den Graben
umgebenden Substrat- bzw. Waferoberfläche gebildeten Flächen
normalen aufweisen.
Entscheidend ist, daß die zu bildende isolierende Schicht ge
genüber dem unter ihr angeordneten leitenden Material eine
dünne, mit geringer Schichtdickenvariation versehene Isolati
on gegenüber einer über ihr zu bildenden leitenden Schicht -
einem Gate oder einer Leiterbahn - zur Verfügung stellen
soll.
Gemäß der vorliegenden Erfindung wird zur Bildung der hori
zontalen Isolationsschicht, welche den Oxiddeckel auf der
leitenden Grabenfüllung bildet, ein Abscheideverfahren ver
wendet, bei welchem das Abscheideprofil der Gestalt ist, daß
die Abscheidedicke des abgeschiedenen Materials an horizonta
len Flächen größer ist als an vertikalen Flächen, wie sie ty
pischerweise an den Kanten von Strukturen vorliegen. Ein sol
ches Abscheideprofil steht beispielsweise im Gegensatz zu der
herkömmlichen konformen Abscheidung, etwa einem TEOS-
Verfahren. Der Vorteil besteht darin, daß in einem Graben die
horizontale Grundfläche des Grabens mit einer größeren
Schichtdicke als die Seitenwände versehen wird. Die Anwendung
eines isotropen Ätzschrittes kann vorteilhaft bei geeigneter
Zeiteinstellung die vollständige Entfernung des abgeschiede
nen Materials an den Seitenwänden des Grabens bewirken, wäh
rend auf der Grundfläche, etwa der leitenden Grabenfüllung,
noch eine hinreichende Schichtdicke des Materials zurück
bleibt. Ein solches Profil kann beispielsweise in einem phy
sikalisch verstärktem chemischen Abscheideprozeß (PECVD, phy
sically enhanced chemical vapor deposition) aus einem High-
Density-Plasma (HDP) erzeugt werden, wie es auch in einer
Ausgestaltung der vorliegenden Erfindung vorgesehen ist. Das
vorteilhafte Verfahren ist jedoch nicht auf diesen speziellen
Abscheideprozeß beschränkt, vielmehr kann der Fachmann auch
andere aus dem Stand der Technik bekannte Abscheideverfahren
mit den genannten Eigenschaften auswählen, um das Verfahren
gemäß der vorliegenden Erfindung durchzuführen.
Gemäß der vorliegenden Erfindung wird das isolierende Materi
al nach dem Bereitstellen des mit wenigstens einem oder meh
reren Gräben versehenen Halbleitersubstrates mit dem be
schriebenen Abscheideprozeß, welcher die genannten Eigen
schaften bezüglich der Schichtdicken besitzt, auf das Halb
leitersubstrat abgeschieden. Da es das Ziel ist, nach Durch
führung der Verfahrensschritte eine möglichst genaue Schicht
dicke gemäß vorgegebenen Werten zu erreichen, ist es beson
ders vorteilhaft, eine Abscheidung mittels PECVD aus einem
HDP vorzunehmen, denn in Abhängigkeit von den Prozeßparame
tern ist das jeweilige Schichtdickenprofil sehr genau kon
trollierbar.
Der Erfindung zufolge werden die Löcher, d. h. Öffnungen der
Grabenkondensatoren, mittels einer möglichst konformen Oxi
dabscheidung verfüllt, die keine Hohlräume (Voids) oder Dich
teschwankungen bzw. -unregelmäßigkeiten in den nachfolgenden
Naßätzschritten erzeugt. Dies wird beispielsweise durch eine
HDP-Abscheidung ermöglicht, wie sie etwa auch zur Bildung ei
ner Grabenisolation (STI, shallow trench isolation) verwendet
wird. In einem verdichteten Plasma werden den Reaktanden Ar
gon-Ionen beigemischt, welche durch das angelegte Elektroden
potential einen Sputtermechanismus bewirken. Es kommt zu ei
ner sogenannten Hütchenbildung mit abschrägten Seitenkanten
auf den Stufen an der Oberfläche eines Wafers. Wird ein Gra
ben verfüllt, so verhindert der Abtrag an den oberen Seiten
kanten durch das Rücksputtern die Bildung solcher Hohlräume.
Gemäß der vorliegenden Erfindung werden die Schichtdicken an
den vertikalen Seitenwänden und auf der leitenden Füllung,
welche im Regelfall eine horizontale Oberfläche aufweist,
durch die jeweiligen Abstände der Oberfläche der abgeschiede
nen Schicht zu den Seitenwänden bzw. der leitenden Schicht
definiert. Ein besonderes Merkmal der vorliegenden Erfindung
besteht darin, daß das isolierende Material derart abgeschie
den wird, daß der Graben bis zu einer Tiefe mit dem isolie
renden Material verfüllt wird, welche unterhalb einer durch
die Oberfläche des Halbleitersubstrates oder einer auf ihr
liegenden Schicht liegt. Besitzt das leitende Material in dem
Graben eine Oberfläche, welche durch eine erste Tiefe in dem
Graben beschrieben ist, so muß, um diese Eigenschaft zu er
reichen, die horizontale Abscheidedicke bzw. der Abstand der
Oberfläche der Isolationsschicht zu dem leitenden Material
geringer als diese erste Tiefe sein. Die erste Tiefe wird ge
messen von der Oberfläche des leitenden Materials bis zu der
Oberfläche, welche vor dem Abscheideschritt gemäß der vorlie
genden Erfindung, beispielsweise dem HDP-Verfahren, gegenüber
folgenden Prozessen freiliegt. In einer vorteilhaften Ausge
staltung ist dieses eine Schicht umfassend Siliziumnitrid,
auch Pad-Nitrid bezeichnet, welche z. B. als Ätzstop für nach
folgende Prozesse dienen kann.
Der besondere Vorteil der vorliegenden Erfindung entsteht nun
dadurch, daß der nachfolgende Prozeß des Entfernens des iso
lierenden Materials von der freiliegenden Oberfläche, also
dem Halbleitersubstrat, einer Siliziumnitridschicht oder ei
ner Siliziumoxidschicht (SiO2) etc. durchgeführt werden kann,
ohne daß die in dem Graben zurückliegende Oberfläche des iso
lierenden Materials beeinträchtigt wird. Ein solcher nachfol
gender Prozeß ist beispielsweise das chemisch mechanische Po
lieren (CMP). Dabei wurden bisher Schichtdickenvariationen in
Abhängigkeit vom Ort auf dem Wafer oder des Belichtungsfeldes
hervorgerufen. Zudem wurden beim CMP absolute Schichtdickege
nauigkeiten von 20-30 nm oftmals nicht erreicht.
Nach diesem Schritt des Entfernens isolierenden Materials
ausschließlich außerhalb des Grabens liegt die isolierende
Schicht lediglich noch innerhalb des Grabens mit einem klei
neren ersten Abstand der Oberfläche der Schicht von den ver
tikalen Seitenwänden und einem zweiten größeren Abstand der
Oberfläche von dem leitenden Material der Grabenfüllung vor.
Zur Bildung eines nur noch horizontal angeordneten Oxiddec
kels um oberhalb des Oxiddeckels seitlich Kontakte erstellen
zu können, müssen die Seitenwände noch von der isolierenden
Schicht befreit werden. Dazu wird ein isotroper Ätzschritt
durchgeführt mit einer Kombination von Ätzdosis und -zeit,
welche gerade die Seitenwände freilegen, die horizontale
Schicht jedoch nur kontrolliert abdünnen. Berücksichtigt man,
daß die Grabentiefe (erste Tiefe), mit welcher das Halblei
tersubstrat bereitgestellt wird, bereits durch einen genau
einstellbaren Rückätzschritt beispielsweise von Polysilizium
durchgeführt werden kann, so ergibt sich, daß mit diesem
Rückätzschritt, dem HDP-Abscheideschritt und dem letztgenann
ten isotropen Ätzschritt, welcher vorzugsweise naßchemisch
ausgeführt wird, die horizontale Schichtdicke der Isolations
schicht bzw. ihre untere Grenzfläche zum leitenden Material
und ihre obere Grenzfläche, welche nach diesen Prozeßschrit
ten noch freiliegt, mit genau dosierbaren Prozeßschritten
charakterisiert werden kann. Durch die vorliegende Erfindung
wird im Gegensatz dazu vorteilhaft der ungenaue und die De
fektdichte erhöhende Prozeßschritt des oberflächlichen Ent
fernens der Isolationsschicht Anteile ohne Einfluß auf die
Schichtdicke der Isolationsschicht in dem Graben ausgeführt.
Somit wird eine genau eingestellte Zielschichtdicke erreicht
und die Schichtdickenvariationen der Isolationsschicht über
die Schaltung und den Wafer hinweg erheblich reduziert.
Erfindungsgemäß bezeichnet somit der zweite Abstand auch die
vertikale Abscheidedicke eines HDP-Oxids an einer horizonta
len Fläche und der erste Abstand auch eine horizontale Ab
scheidedicke eines HDP-Oxids an einer vertikalen Fläche.
Zum besseren Verständnis soll die vorliegende Erfindung nun
anhand eines Ausführungsbeispiels mit Hilfe einer Zeichnung
näher erläutert werden. Darin zeigt:
Fig. 1 ein Ausführungsbeispiel für die Schrittreihenfolge
gemäß der vorliegenden Erfindung.
Fig. 1 zeigt einen Ausschnitt eines Querschnittes durch ein
Halbleitersubstrat 10, in welchem ein Graben 1 gebildet ist
und auf welchem eine dünne Oxidschicht 11 und eine Schicht 12
umfassend Siliziumnitrid (im folgenden Pad-Nitrid) angeordnet
sind. An den vertikalen Seitenwänden 18 des Grabens 1 sind
Oxidkrägen 14 (engl.: collar) abgeschieden. Der Graben ist
verfüllt mit dotiertem Polysilizium als leitenden Material
13, welches bis zu der Oberfläche 16 des Pad-Nitrids 12
reicht. Das Halbleitersubstrat 10 weist eine Oberfläche 17
auf, welche an die Oxidschicht 11 grenzt.
Fig. 2 zeigt den Zustand des Grabens nach Anwendung eines
anisotropen Plasma-Ätzschrittes 30, bei dem das Polysilizium
13 selektiv gegenüber dem Pad-Nitrid 12 und dem Oxid des
Oxidkragens 14 zurückgeätzt wird. Dieser Ätzschritt wird mit
einer solchen Dosis und Zeit angewendet, daß die Oberfläche
des Polysiliziums 13 eine Tiefe 20 von etwa 30-60 nm unter
halb der Siliziumoberkante, der Oberfläche 17, erreicht. Bei
einer Schichtdicke von etwa 150 nm für die zusammengefaßte
Oxidschicht 11 und des Pad-Nitrids 12 ergibt sich damit eine
temporäre Grabentiefe von etwa 200 nm unter der Oberkante des
Pad-Nitrids.
Fig. 3 zeigt den Zustand nach Abscheidung eines HDP-Oxids
mittels PECVD-Abscheidung. Auf horizontaler Oberfläche be
trägt der Abstand 22 dieser Oberfläche zu der Oberfläche der
abgeschiedenen HDP-Oxidschicht 14' 140 nm. Somit befindet
sich die Oberfläche des HDP-Oxids innerhalb des Grabens etwa
40-70 nm unterhalb der Oberkante bzw. Oberfläche 16 des Pad-
Nitrids 12. Die Abscheidung eines HDP-Oxids in einem PECVD-
Verfahren besitzt die Eigenschaft nur geringer Schichtdicken
an den vertikalen Seitenwänden von Strukturen. Wie in Fig. 3
zu sehen ist, ist daher der maximale Abstand 23 der Oberflä
che des HDP-Oxids 14' von einem oberen Bereich 19 der vertika
len Seitenwände 18 geringer als die Schichtdicke 22 in hori
zontalen Abschnitten der Isolationsschicht 14' bzw. des HDP-
Oxids.
Fig. 4 zeigt den Zustand des Grabens nach Anwendung eines
chemisch-mechanischen Polierschrittes (CMP) 32. Die Isolati
onsschicht 14' bzw. das HDP-Oxid außerhalb des Grabens 1 wur
de dabei entfernt ohne daß die Schichtdicke 22 bzw. der Ab
stand der Oberfläche der Isolationsschicht 14' von dem lei
tenden Material 13 innerhalb des Grabens beeinträchtigt wur
de. Die Grabentiefe 21 (zweite Tiefe) zu der Oberkante bzw.
Oberfläche 17 des Pad-Nitrids 12 beträgt unverändert 40-70 nm.
Bei diesem Schritt des Rückplanarisierens des Oxids wird
dieses auch in Gebieten auf dem Wafer entfernt, welche keine
Gräben oder Grabenkondensatoren enthalten. Der CMP-Schritt
wird selektiv zum Pad-Nitrid durchgeführt.
Fig. 5 zeigt den Zustand des Grabens nach Anwendung eines
isotropen, naßchemischen Rückätzschrittes der Oxidoberfläche
um etwa 90 nm mittels HF. Die Tiefe der Oberfläche der Isola
tionsschicht 14' gegenüber der Oberfläche 16 des Pad-Nitrids
12 beträgt nun 130-160 nm. Insbesondere werden bei diesem
isotropen Ätzschritt 34 die Schichtanteile in dem oberen Be
reich 19 der Seitenwände 18 auf Grund ihrer geringeren
Schichtdicke bzw. Abstände 23 im wesentlichen entfernt.
Fig. 6 zeigt den Zustand des Grabens nach Entfernen der Ni
trid-Maske mittels H3PO4 in einem Ätzschritt 36 selektiv zum
Oxid der Oxidschicht 11 und des HDP-Oxids 14' innerhalb des
Grabens 1. Wie in Fig. 7 zusehen ist, wird durch das an
schließende Entfernen des Pad-Oxids der Oxidschicht 11 - wie
derum mittels HF - nochmals ein Oxidabtrag von 20 nm, welches
im wesentlichen der dicke der Oxidschicht 11 entspricht, be
werkstelligt. Der Abstand 26 der Oberfläche der Isolations
schicht 14 2' nach diesem Rückätzschritt 38 zur Entfernung des
Pad-Oxids beträgt der neue Abstand 26 (reduzierte Schichtdic
ke) der gedünnten Isolationsschicht 14' von dem leitenden Ma
terial 13 nur noch 20-30 nm.
1
Graben
10
Halbleitersubstrat
11
Pad-Oxid
12
Pad-Nitrid
13
leitende Grabenfüllung
14
Oxidkragen
14
' HDP-Oxid
14
" horizontale Oxidschicht
16
Pad-Nitrid-Oberkante, Oberfläche Pad-Nitrid
17
Silizium-Oberkante, Oberfläche Substrat
18
Seitenwand
20
erste Tiefe: zurückgeätzte Füllung gegen Si-Oberkante
21
zweite Tiefe: Obefläche des abgeschiedenen HDP-Oxids
gegenüber Ni-Oberkante nach CMP
22
zweiter Abstand: vertikale Abscheidedicke des HDP-Oxids
an horizontaler Fläche
23
erster Abstand: horizontale Abscheidedicke des HDP-Oxids
an vertikaler Fläche
30
Plasmachemisches anisotropes Rückätzen
31
Abscheiden isolierenden Materials
32
chemisch-mechanisches Polieren
34
Naßchemisches isotropes Ätzen des HDP-Oxids
36
Selektives Ätzen des Pad-Nitrids
38
Selektives Ätzen des Pad-Oxids
Claims (10)
1. Verfahren zur Erzeugung einer horizontalen Isolations
schicht (14") auf einem leitenden Material (13) in einem
Graben (1), umfassend die Schritte:
- - Bereitstellen eines Halbleitersubstrates (10) mit einer
Oberfläche (17), in welchem der Graben gebildet und auf
der wenigstens eine Schicht (12) umfassend Siliziumnitrid
oder Siliziumoxid mit einer Oberfläche (16) angeordnet
ist, wobei der Graben (1)
- a) einen oberen Bereich mit zumindest teilweise freilie genden Seitenwänden (18), auf denen ein Oxidkragen (14) angeordnet ist, aufweist und
- b) einen unteren Bereich aufweist, welcher mit dem leiten den Material (13) bis zu einer ersten Tiefe (20) unter halb der Oberfläche (17) verfüllt ist,
- - Abscheiden (31) eines isolierenden Materials auf das Halb leitersubstrat zur Bildung einer Isolationsschicht (14') in dem Graben (1) mit einer horizontalen Schichtdicke (23) an den Seitenwänden (18) des Grabens und einer vertikalen Schichtdicke (22) oberhalb der leitenden Schicht, wobei die erste Schichtdicke geringer als die zweite Schichtdic ke (22) ist,
- - wobei das isolierende Material derart abgeschieden wird, daß der Graben bis zu einer zweiten Tiefe (21) verfüllt wird, welche unterhalb der Oberfläche (16) der Schicht (12) umfassend Siliziumnitrid oder Siliziumoxid liegt,
- - Entfernen (32) des isolierenden Materials von der Silizi umnitrid oder Siliziumoxid umfassenden Schicht (12) auf dem Halbleitersubstrat (10),
- - erstes isotropes Ätzen (34) des isolierenden Materials der Isolationsschicht (14') mit einem Materialabtrag von der Oberfläche, welcher größer als die horizontale Schichtdic ke (23) und kleiner als die vertikale Schichtdicke (22) ist, so daß die Isolationschicht (14') an den Seitenwänden (18) des Grabens entfernt und die horizontale Isolations schicht (14") mit einer Schichtdicke (24) auf dem leiten den Material zurückbleibt.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß
die Isolationsschicht (14', 14") Siliziumdioxid umfaßt,
das leitende Material (13) Polysilizium umfaßt.
die Isolationsschicht (14', 14") Siliziumdioxid umfaßt,
das leitende Material (13) Polysilizium umfaßt.
3. Verfahren nach den Ansprüchen 1 oder 2,
dadurch gekennzeichnet, daß
die Abscheidung (31) zur Bildung einer Isolationsschicht
(14') mit der horizontalen Schichtdicke (23) an den Seiten
wänden (18) und der vertikalen Schichtdicke (22) auf dem lei
tenden Material mittels eines physikalisch verstärkten chemi
schen Aufdampfverfahrens aus einem High-Density-Plasma durch
geführt wird.
4. Verfahren nach Anspruch 3,
dadurch gekennzeichnet, daß
die Entfernung (32) des isolierenden Materials auf der auf
dem Halbleitersubstrat angeordneten, Siliziumnitrid umfassen
den Schicht (12) außerhalb des Grabens (1) mittels chemisch
mechanischen Polierens von Siliziumdioxid selektiv zu Silizi
umnitrid durchgeführt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß
das erste isotrope Ätzen (30) mittels naßchemischen Ätzens
mit HF durchgeführt wird.
6. Verfahren nach Anspruch 5,
dadurch gekennzeichnet, daß
nach dem ersten isotropen Ätzen (30) die Schicht umfassend
Siliziumnitrid mittels eines Ätzens (36) selektiv zu Silizi
umdioxid entfernt wird.
7. Verfahren nach Anspruch 6,
dadurch gekennzeichnet, daß
zwischen der Oberfläche (17) des Halbleitersubstrates (10) und der Schicht umfassend Siliziumnitrid eine Oxidschicht (11) angeordnet ist,
nach dem Entfernen der Schicht (12) umfassend Siliziumni trid die Oxidschicht (11) mittels eines zweiten isotropen Ätzens (38) entfernt wird.
zwischen der Oberfläche (17) des Halbleitersubstrates (10) und der Schicht umfassend Siliziumnitrid eine Oxidschicht (11) angeordnet ist,
nach dem Entfernen der Schicht (12) umfassend Siliziumni trid die Oxidschicht (11) mittels eines zweiten isotropen Ätzens (38) entfernt wird.
8. Verfahren nach Anspruch 7,
dadurch gekennzeichnet, daß
der Graben in einem unteren Bereich eine dünne dielektrische
Schicht aufweist und sich in dem unteren Bereich substratsei
tig eine vergrabene Wanne befindet.
9. Verfahren nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß
nach der Erzeugung der horizontalen Isolationsschicht weite
res leitendes Material in den Graben (1) oberhalb der der ho
rizontalen Isolationsschicht abgeschieden wird zur Bildung
eines Gates für einen vertikalen Transistor.
10. Verfahren nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß
nach der Erzeugung der horizontalen Isolationsschicht
eine epitaktische Schicht oberhalb der horizontalen Isola tionsschicht (14") aufgewachsen wird und
in einem weiteren Ätzschritt ein Kontakt von der epitakti schen Schicht durch die horizontale Isolationsschicht hin durch zu dem leitenden Material (13) der Füllung herge stellt und mit weiterem leitendem Material verfüllt wird und
ein planarer Transistor in der epitaktischen Schicht wenig stens teilweise oberhalb des Grabens (1) gebildet wird.
eine epitaktische Schicht oberhalb der horizontalen Isola tionsschicht (14") aufgewachsen wird und
in einem weiteren Ätzschritt ein Kontakt von der epitakti schen Schicht durch die horizontale Isolationsschicht hin durch zu dem leitenden Material (13) der Füllung herge stellt und mit weiterem leitendem Material verfüllt wird und
ein planarer Transistor in der epitaktischen Schicht wenig stens teilweise oberhalb des Grabens (1) gebildet wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10212610A DE10212610C1 (de) | 2002-03-21 | 2002-03-21 | Verfahren zur Erzeugung einer horizontalen Isolationsschicht auf einem leitenden Material in einem Graben |
US10/394,932 US6825079B2 (en) | 2002-03-21 | 2003-03-21 | Method for producing a horizontal insulation layer on a conductive material in a trench |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10212610A DE10212610C1 (de) | 2002-03-21 | 2002-03-21 | Verfahren zur Erzeugung einer horizontalen Isolationsschicht auf einem leitenden Material in einem Graben |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10212610C1 true DE10212610C1 (de) | 2003-11-06 |
Family
ID=28798303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10212610A Expired - Fee Related DE10212610C1 (de) | 2002-03-21 | 2002-03-21 | Verfahren zur Erzeugung einer horizontalen Isolationsschicht auf einem leitenden Material in einem Graben |
Country Status (2)
Country | Link |
---|---|
US (1) | US6825079B2 (de) |
DE (1) | DE10212610C1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111029257A (zh) * | 2018-10-09 | 2020-04-17 | 英飞凌科技奥地利有限公司 | 晶体管器件和用于形成用于沟槽栅极电极的凹部的方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100790296B1 (ko) * | 2006-12-04 | 2008-01-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2002
- 2002-03-21 DE DE10212610A patent/DE10212610C1/de not_active Expired - Fee Related
-
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Also Published As
Publication number | Publication date |
---|---|
US20040043560A1 (en) | 2004-03-04 |
US6825079B2 (en) | 2004-11-30 |
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