DE10054190C2 - Verfahren zum Einebnen einer Isolierung in Form eines flachen Grabens - Google Patents

Verfahren zum Einebnen einer Isolierung in Form eines flachen Grabens

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Description

Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleiterbauelemen­ ten, besonders das Einebnen von Isolierschichten, und insbesondere das chemisch- mechanische Polieren (CMP) einer Oxidschicht, welche einen Isoliergraben in Form eines flachen (wenig tiefen) Grabens bildet.
Mit dem Vorhandensein von ULSI-Schaltungen wurde es weltweit Halbleiterherstellern ermöglicht, Halbleiterbauelemente mit extrem kompakten Abmessungen herzustellen. Die Herstellung von Halbleiterbauelementen umfasst Herstellungsprozesse, welche eine Isolierung innerhalb des Halbleiterbauelementes zur Verfügung stellen. Um in­ tegrierte Schaltungen herzustellen, müssen zuerst Bauelemente, die gegeneinander und in Bezug auf andere Bauelemente isoliert sind, in dem Siliziumsubstrat ausgebil­ det werden. Bei der Herstellung von ULSI-Schaltungen kann selbst ein kleiner Kriech­ strom in einem Bauelement zu einem signifikanten Energieverbrauch bei der Gesamt­ schaltung führen.
Grabenisolierung wird hauptsächlich zum Isolieren von Bauelementen bei der VLSI- und der ULSI-Technik verwendet, und kann daher als Ersatz für die herkömmliche LOCOS-Isolierung angesehen werden. Die Isolierung durch flache (wenig tiefe) Grä­ ben wird immer häufiger bei Halbleitern mit geringen Abmessungen eingesetzt, beispielsweise für die Technik in der Größenordnung von einem Viertel Mikrometer oder darunter. Grundsätzlich wird bei der Flachgrabenisolierung (STI) das Ätzen flacher Gräben anisotrop in das Siliziumsubstrat vorgenommen. Ein Oxid wird auf dem Sub­ strat abgelagert, und wird dann durch chemisch-mechanisches Polieren (CMP) ein­ geebnet. Eine weitere Vorgehensweise wird als vergrabenes Oxid mit Ätzstopprozes­ sen (BOXES) bezeichnet. Dieser Prozess verwendet eine Ätzstopschicht aus Silizi­ umnitrid und eine Anschlussflächenschicht, die auf dem Substrat ausgebildet werden, bevor das Oxid abgelagert wird.
Probleme im Zusammenhang mit der Ausbildung der Flachgrabenisolierung (STI) um­ fassen ein tellerförmiges Einsinken breiter Gräben, die Erosion kleiner Nitridbereiche, und auf großen Nitridbereichen zurückbleibendes Oxid.
Das chemisch-mechanische Polieren (CMP) der Flachgrabenisolierung (STI) ist be­ sonders bei DRAMs wichtig. Die Gleichförmigkeit des STI-Oxidniveaus wird durch das chemisch-mechanische Polieren (CMP) beeinflußt.
Aus der US 5 721 172 ist ein Verfahren zum Bilden einer eingeebneten Schicht, die eine Öffnung in Form eines flachen Grabens füllt, wobei ein tellerförmiges Einsinken durch die Bildung eines Überstands oberhalb der Öffnung vermieden wird, bekannt.
Aus der US 5 817 567 ist ein Verfahren bekannt, mit dem eine Flachgrabenisolation mit planarer Oberfläche gebildet wird.
Aus der US 5 968 842 ist ein Verfahren zum Reduzieren des tellerförmigen Einsin­ kens bei einem CMP-Verfahren bekannt.
Die US 6,015,757 beschreibt eine Anordnung (die Polysilizium enthält) mit einer Flachgrabenisolierung (STI) aus drei Schichten, die chemisch-mechanisch poliert (CMP) wird, sowie ein CMP-Verfahren.
Die US 6,090,714 zeigt eine STI-CMP-Anordnung aus zwei Schichten sowie ein CMP- Verfahren.
Die US 6,084,276 zeigt eine STI-CMP-Anordnung aus zwei Schichten und ein CMP- Verfahren.
Die Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines verbes­ serten Verfahrens zum Einebnen einer Isolierschicht, die in einem Graben vorgese­ hen ist.
Ein Aspekt der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zum Einebnen einer Isolierschicht, die in einem Graben vorhanden ist, unter Verwen­ dung von CMP in zwei Stufen und einer CMP-Stopanordnung aus einer Anschlussflä­ chenoxidschicht, einer ersten Nitridschicht, einer Oxidopferschicht, und einer zweiten Nitridschicht.
Ein weiterer Aspekt der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zum Einebnen einer Oxidisolationsschicht, die durch chemische Dampfab­ lagerung mit einem Plasma hoher Dichte (HDPCVD) erzeugt wurde, die in einem Gra­ ben vorhanden ist, unter Verwendung einer CMP mit zwei Schritten, und einer CMP- Stopanordnung, die aus einer Anschlussflächenoxidschicht besteht, einer ersten Nit­ ridschicht, einer Oxidopferschicht, und einer zweiten Nitridschicht.
Die Erfindung stellt ein Verfahren zum Einebnen eines Isolierbereiches zur Verfügung. Wichtige Elemente der Erfindung sind zwei CMP-Schritte und die CMP- Stopanordnung, die aus einer Opferoxidschicht und einer zweiten Nitridschicht be­ steht. Das Verfahren beginnt, wenn eine Anschlussflächenschicht, eine erste Nitridschicht, eine Oxidopferschicht und eine zweite Nitridschicht über einem Substrat aus­ gebildet werden. Ein Graben wird so hergestellt, dass er sich durch die Anschlussflä­ chenschicht, die erste Nitridschicht, die Oxidopferschicht, die zweite Nitridschicht und in das Substrat hinein erstreckt. Eine Oxidisolierschicht wird so abgelagert, dass sie den Graben füllt, und sich über die zweite Nitridschicht erstreckt. Die Oxidschicht wird vorzugsweise durch eine chemische Dampfablagerung mit einem hochdichten Plas­ ma (HDPCVD) abgelagert. In einem ersten CMP-Schritt werden die Oxidschicht und die zweite Nitridschicht chemisch-mechanisch bis zu einem gewünschten Niveau her­ unter poliert. Die zweite Nitridschicht und die Oxidopferschicht werden dann entfernt. In einem zweiten CMP-Schritt findet eine chemisch-mechanische Polierung der Oxid­ schicht und der ersten Nitridschicht statt, so dass die Oxidschicht annähernd mit der ersten Nitridschicht fluchtet. Zuletzt werden die erste Nitridschicht und die Anschluss­ flächenschicht entfernt, und es werden Bauteile in den aktiven Bereichen hergestellt.
Wesentliche Elemente der vorliegenden Erfindung sind die beiden CMP-Schritte und die CMP-Stopanordnung, die aus einer Oxidopferschicht und einer zweiten Nitrid­ schicht besteht. Die zweite Nitridschicht und die Oxidopferschicht führen dazu, daß die STI-Oxidschicht durch den ersten CMP-Schritt im wesentlichen eingeebnet wird. Dann ebnet, nachdem die verbleibende, zweite Nitridschicht und die Oxidopferschicht entfernt wurden, der zweite CMP-Schritt das Oxid auf die endgültige Dicke ein. Die Dicke der Anschlussflächenschicht und der ersten Nitridschicht legen die endgültige Dicke des STI-Oxids (des Isolieroxids) oberhalb der Substratoberfläche fest. Die bei­ den CMP-Schritte gemäß der vorliegenden Erfindung führen dazu, dass im wesentli­ chen ein tellerförmiges Einsinken des STI-Oxids in großen STI-Flächen verringert wird. Die Erfindung ist insbesondere gut dazu geeignet, STI-Oxid einzuebnen, das durch einen HDPCVD-Prozeß (gleichzeitige Ablagerung und Sputtern) hergestellt wird.
Zusätzliche Zielrichtungen und Vorteile der Erfindung sind in der nachstehenden Be­ schreibung angegeben, ergeben sich zum Teil aus der Beschreibung, oder werden deutlich, wenn die Erfindung in die Praxis umgesetzt wird. Die Ziele und Vorteile der Erfindung können mit Hilfe der Maßnahmen und Kombinationen erreicht werden, wie sie insbesondere in den beigefügten Patentansprüchen hervorgehoben sind.
Die Merkmale und Vorteile eines Halbleiterbauelements gemäß der vorliegenden Er­ findung, sowie weitere Einzelheiten eines Prozesses zum Herstellen eines derartigen Halbleiterbauelements gemäß der vorliegenden Erfindung, werden nunmehr unter Bezugnahme auf die beigefügten Zeichnungen im einzelnen beschrieben.
Es zeigen:
Fig. 1 bis 6 Querschnittsansichten einer bevorzugten Ausfüh­ rungsform des STI-Einebnungsverfahrens gemäß der vorliegenden Erfin­ dung.
Wie in Fig. 1 dargestellt ist, werden hintereinander auf einem Substrat 10 eine An­ schlussflächenoxidschicht 14, eine erste Nitridschicht 18, eine Oxidopferschicht 22 sowie eine zweite Nitridschicht 24 ausgebildet.
Bei der vorliegenden Erfindung kann das Substrat 10 ein Substrat sein, das bei der Mikroelektronikherstellung verwendet wird, welche beispielsweise (die nachfolgende Aufzählung ist nicht abschließend) die Mikroelektronikherstellung integrierter Schal­ tungen umfasst, die Mikroelektronikherstellung von Solarzellen, die Mikroelektronik­ herstellung keramischer Substrate, und die Mikroelektronikherstellung von Flachbild­ schirmen. Obwohl dies bei der schematischen Querschnittsansicht von Fig. 1 nicht speziell dargestellt ist, kann das Substrat 10 das Substrat selbst sein, das bei der Mik­ roelektronikherstellung verwendet wird, oder kann alternativ hierzu das Substrat jenes Substrats sein, das bei der geschichteten Mikroelektronikherstellung verwendet wird, wobei auf dem Substrat irgendeine von mehreren zusätzlichen Mikroelektronikschichten vorgesehen ist, wie sie herkömmlich bei der Mikroelektronikherstellung eingesetzt werden. Derartige zusätzliche Mikroelektronikschichten können umfassen (die nach­ folgende Aufzählung ist nicht abschließend) Mikroelektronik-Leiterschichten, Mikro­ elektronik-Halbleiterschichten und Mikroelektronik-Dielektrikumschichten. Das Sub­ strat ist vorzugsweise ein Wafer aus dotiertem Silizium.
Die Anschlussflächenschicht 14 (beispielsweise eine Oxidanschlussflächenschicht) besteht vorzugsweise aus Oxid, und weist vorzugsweise eine Dicke zwischen etwa 4 und 8 nm auf.
Die erste Nitridschicht 18 weist vorzugsweise eine Dicke zwischen etwa 60 und 100 nm auf.
Die Oxidopferschicht 22 weist vorzugsweise eine Dicke zwischen etwa 10 und 20 nm auf. Die Oxidopferschicht 22 wird vorzugsweise durch einen CVD-Prozess hergestellt, und besonders bevorzugt durch einen PECVD- oder einen APCVD-Prozess.
Die zweite Nitridschicht weist vorzugsweise eine Dicke zwischen etwa 20 und 150 nm auf, abhängig von dem SiN-Verlust der vorherigen Schichten. Beispielsweise ist die Dicke der zweiten Nitridschicht bei einem Prozess mit tiefem Graben geringer.
Wie aus Fig. 2 hervorgeht, wird ein Graben 30 durch die Anschlussflächenoxid­ schicht 14, die erste Nitridschicht 18, die Oxidopferschicht 22 und die zweite Nitrid­ schicht 24 und in das Substrat 10 hinein ausgebildet. Der Graben 30 weist vorzugs­ weise eine Tiefe in dem Substrat zwischen 250 und 300 nm auf.
Die Bereiche, in denen der Graben ausgebildet wird, sind Isolierbereiche. Die Berei­ che ohne Graben sind aktive Bereiche (AA), in denen später Geräte hergestellt wer­ den.
Wie aus Fig. 3 hervorgeht, wird eine Oxidisolationsschicht 34 (beispielsweise STI- Oxid) abgelagert, welche den Graben 30 füllt, und sich über die zweite Nitridschicht 24 erstreckt.
Die Oxidschicht wird vorzugsweise mittels HDPCVD-Ablagerung ausgebildet.
Die Oxidschicht weist vorzugsweise eine Dicke 31 in dem Graben zwischen etwa 450 und 500 nm auf.
Die Oxidschicht hat vorzugsweise eine Dicke 32 über der zweiten Nitridschicht zwi­ schen 150 und 250 nm.
Wie in Fig. 4 gezeigt ist, erfolgt ein chemisch-mechanisches Polieren der Oxid­ schicht 34 und der zweiten Nitridschicht 24 bis zu einem solchen Niveau herunter, dass die zweite Nitridschicht 24A eine Dicke zwischen etwa 5 und 20 nm aufweist.
Die Oxidschicht hat vorzugsweise eine Dicke in dem Graben zwischen etwa 250 und 300 nm.
Gemäß Fig. 5 wird die zweite Nitridschicht und die Oxidopferschicht und eine Dicke der Oxidschicht 34A entfernt, so dass die Oxidschicht 34B gebildet wird. Die zweite Nitridschicht wird durch H3PO4 entfernt, da dieses hochselektiv für Nitrid ist, und die Oxidopferschicht wird durch verdünnte HF entfernt.
Wie in Fig. 6 gezeigt ist, erfolgt ein chemisch-mechanisches Polieren der Oxid­ schicht und der ersten Nitridschicht 18 so, dass die obere Oberfläche der Oxidschicht annähernd (innerhalb ±20%, bevorzugt 10% der Dicke der ersten Nitridschicht) mit der oberen Oberfläche der ersten Nitridschicht 18 fluchtet, und eine zufriedenstellen­ de Gleichmäßigkeit auf der Oberfläche der Oxidschicht innerhalb des Wafers vorhan­ den ist.
Ein wesentliches Merkmal der vorliegenden Erfindung besteht darin, dass die verei­ nigte Dicke der ersten Nitridschicht und der Anschlussflächenschicht gleich der ein­ geebneten Dicke des Oxids 34C ist, das sich oberhalb der Substratoberfläche befin­ det, und dass die Gleichförmigkeit der STI-Oxidschicht nahe an der ersten Nitrid­ schicht liegt.
Als nächstes werden die erste Nitridschicht 18 und die Anschlussflächenschicht 14 entfernt, vorzugsweise mittels selektiver Ätzung.
Danach werden Bauelemente in denen keine STI-Bereiche bildenden Bereichen her­ gestellt. Beispielsweise können FET-Bauelemente in und auf der Substratoberfläche hergestellt werden.
Wesentliche Elemente der Erfindung stellen die beiden CMP-Schritte und die CMP- Stopanordnung dar, die aus einer Oxidopferschicht und der zweiten Nitridschicht be­ steht. Die zweite Nitridschicht und die Oxidopferschicht führen dazu, dass die STI- Oxidschicht in dem ersten CMP-Schritt im wesentlichen eingeebnet werden kann. Dann ebnet, nachdem die verbleibende zweite Nitridschicht und die Oxidopferschicht entfernt wurden, der zweite CMP-Schritt das Oxid auf die endgültige Dicke ein. Die Dicke der Anschlussflächenschicht und der ersten Nitridschicht legen die endgültige Dicke des STI-Oxids (Isolieroxids) oberhalb der Substratoberfläche fest. Die beiden CMP-Schritte gemäß der vorliegenden Erfindung führen zu einer wesentlichen Verrin­ gerung des tellerförmigen Einsinkens des STI-Oxids bei großen STI-Flächen. Die Er­ findung ist besonders gut dazu geeignet, STI-Oxid einzuebnen, das durch einen HDPCVD-Prozeß (gleichzeitige Ablagerung und Sputtern) hergestellt wird.
Es wird darauf hingewiesen, dass zahlreiche Veröffentlichungen die Einzelheiten übli­ cher Verfahren beschreiben, die in dem Herstellungsprozess für integrierte Schal­ tungsbauteile verwendet werden. Diese Verfahren können im allgemeinen auch bei der Herstellung der Anordnung gemäß der vorliegenden Erfindung eingesetzt werden. Darüber hinaus können die einzelnen Schritte eines derartigen Prozesses unter Verwendung im Handel erhältlicher Herstellungsmaschinen für integrierte Schaltungen durchgeführt werden. Soweit dies für das Verständnis der vorliegenden Erfindung er­ forderlich ist, werden Beispiele für technische Daten auf der Grundlage der momenta­ nen Technik angegeben. Zukünftige Entwicklungen auf diesem Gebiet können ent­ sprechende Abänderungen erfordern, wie dies für Fachleute auf diesem Gebiet selbstverständlich ist.

Claims (10)

1. Verfahren zum Einebnen einer Isolierung in Form eines flachen Grabens mit folgenden Schritten:
  • a) Ausbildung einer Anschlussflächenoxidschicht (14), einer ersten Nitrid­ schicht (18), einer Oxidopferschicht (22) und einer zweiten Nitridschicht (24) über einem Substrat (10);
  • b) Ausbildung eines Grabens (30) durch die Anschlussflächenoxidschicht (14), die erste Nitridschicht (18), die Oxidopferschicht (22) und die zwei­ te Nitridschicht (24) und in das Substrat (10) hinein;
  • c) Ablagerung einer Oxidschicht (34), welche den Graben (30) füllt, und sich über die zweite Nitridschicht (24) erstreckt;
  • d) chemisch-mechanisches Polieren der Oxidschicht (34) und der zweiten Nitridschicht (24) bis zu einem bestimmten Niveau;
  • e) Entfernen der zweiten Nitridschicht (24A) und der Oxidopferschicht (22) sowie einer Dicke der Oxidschicht (34A); und
  • f) chemisch-mechanisches Polieren der Oxidschicht (34B) und der ersten Nitridschicht (18) auf solche Weise, dass die obere Oberfläche der O­ xidschicht (34C) annähernd mit der oberen Oberfläche der ersten Nit­ ridschicht (18) fluchtet.
2. Verfahren nach Anspruch 1, in welchem in Schritt (d) das bestimmte Niveau so gewählt wird, dass die zwei­ te Nitridschicht (24A) eine Dicke zwischen etwa 5 nm und 20 nm aufweist.
3. Verfahren nach Anspruch 2, in welchem bei dem Schritt (a) die Anschlussflächenoxidschicht (14) eine Dicke zwischen etwa 4 nm und 8 nm aufweist.
4. Verfahren nach Anspruch 2 oder 3, in welchem bei dem Schritt (a) die erste Nitridschicht (18) eine Dicke zwischen etwa 60 nm und 100 nm aufweist.
5. Verfahren nach einem der Ansprüche 2 bis 4, in welchem bei dem Schritt (a) die Oxidopferschicht (22) eine Dicke zwischen etwa 10 nm und 20 nm aufweist.
6. Verfahren nach einem der Ansprüche 2 bis 5, in welchem bei dem Schritt (a) die zweite Nitridschicht eine Dicke zwischen etwa 20 nm und 150 nm aufweist.
7. Verfahren nach einem der Ansprüche 2 bis 6, in welchem der Graben (30) eine Tiefe in dem Substrat zwischen etwa 250 nm und 300 nm aufweist.
8. Verfahren nach einem der Ansprüche 2 bis 7, in welchem die Oxidschicht durch chemische Dampfablagerung mit hoher Plasmadichte (HDPCVD) hergestellt wird.
9. Verfahren nach einem der Ansprüche 2 bis 8, in welchem in dem Schritt (c) die Oxidschicht (34) eine Dicke in dem Graben (30) zwischen etwa 450 nm und 500 nm aufweist.
10. Verfahren nach einem der Ansprüche 2 bis 9, in welchem bei dem Schritt (c) die Oxidschicht (34) eine Dicke über der zweiten Nitridschicht (24) zwischen 150 nm und 250 nm aufweist.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6805614B2 (en) * 2000-11-30 2004-10-19 Texas Instruments Incorporated Multilayered CMP stop for flat planarization
US7172914B1 (en) * 2001-01-02 2007-02-06 Cypress Semiconductor Corporation Method of making uniform oxide layer
US6586289B1 (en) * 2001-06-15 2003-07-01 International Business Machines Corporation Anti-spacer structure for improved gate activation
US6531365B2 (en) 2001-06-22 2003-03-11 International Business Machines Corporation Anti-spacer structure for self-aligned independent gate implantation
US6638866B1 (en) * 2001-10-18 2003-10-28 Taiwan Semiconductor Manufacturing Company Chemical-mechanical polishing (CMP) process for shallow trench isolation
US6777307B1 (en) * 2001-12-04 2004-08-17 Cypress Semiconductor Corp. Method of forming semiconductor structures with reduced step heights
US6562713B1 (en) * 2002-02-19 2003-05-13 International Business Machines Corporation Method of protecting semiconductor areas while exposing a gate
US6828212B2 (en) * 2002-10-22 2004-12-07 Atmel Corporation Method of forming shallow trench isolation structure in a semiconductor device
US20070087565A1 (en) * 2005-10-18 2007-04-19 Marcus Culmsee Methods of forming isolation regions and structures thereof
KR100672164B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US7435661B2 (en) * 2006-01-27 2008-10-14 Atmel Corporation Polish stop and sealing layer for manufacture of semiconductor devices with deep trench isolation
DE102010016992B4 (de) * 2010-05-18 2015-07-23 Hanwha Q.CELLS GmbH Herstellungsverfahren einer Halbleitervorrichtung
CN104658961B (zh) * 2013-11-19 2018-03-30 中芯国际集成电路制造(上海)有限公司 金属插塞的形成方法
US10529738B2 (en) * 2016-04-28 2020-01-07 Globalfoundries Singapore Pte. Ltd. Integrated circuits with selectively strained device regions and methods for fabricating same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5721172A (en) * 1996-12-02 1998-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers
US5817567A (en) * 1997-04-07 1998-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Shallow trench isolation method
US5968842A (en) * 1997-09-12 1999-10-19 United Semiconductor Corp. Techniques for reduced dishing in chemical mechanical polishing
US6015757A (en) * 1997-07-02 2000-01-18 Taiwan Semiconductor Manufacturing Co. Ltd. Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer
US6084276A (en) * 1997-01-23 2000-07-04 International Business Machines Corporation Threshold voltage tailoring of corner of MOSFET device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190010B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 소자의 소자분리막 형성방법
US6030898A (en) * 1997-12-19 2000-02-29 Advanced Micro Devices, Inc. Advanced etching method for VLSI fabrication
CN1219328C (zh) * 1998-02-19 2005-09-14 国际商业机器公司 具有改善了注入剂的场效应晶体管及其制造方法
US6239040B1 (en) * 1998-06-23 2001-05-29 United Microelectronics Corp. Method of coating amorphous silicon film
US6090714A (en) 1998-10-23 2000-07-18 Taiwan Semiconductor Manufacturing Company Chemical mechanical polish (CMP) planarizing trench fill method employing composite trench fill layer
US6187650B1 (en) * 1999-11-05 2001-02-13 Promos Tech., Inc. Method for improving global planarization uniformity of a silicon nitride layer used in the formation of trenches by using a sandwich stop layer
US6228771B1 (en) * 2000-03-23 2001-05-08 Infineon Technologies North America Corp. Chemical mechanical polishing process for low dishing of metal lines in semiconductor wafer fabrication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5721172A (en) * 1996-12-02 1998-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers
US6084276A (en) * 1997-01-23 2000-07-04 International Business Machines Corporation Threshold voltage tailoring of corner of MOSFET device
US5817567A (en) * 1997-04-07 1998-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Shallow trench isolation method
US6015757A (en) * 1997-07-02 2000-01-18 Taiwan Semiconductor Manufacturing Co. Ltd. Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer
US5968842A (en) * 1997-09-12 1999-10-19 United Semiconductor Corp. Techniques for reduced dishing in chemical mechanical polishing

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Publication number Publication date
DE10054190A1 (de) 2002-05-16
US6410403B1 (en) 2002-06-25

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