DE10261308A1

DE10261308A1 - Bildung einer PBL-SiN-Barriere mit hohem Streckungsverhältnis

Info

Publication number: DE10261308A1
Application number: DE10261308A
Authority: DE
Inventors: Stephan P Kudelka; Helmut Horst Tews
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2001-12-31
Filing date: 2002-12-27
Publication date: 2003-09-04
Also published as: US6677197B2; US20030124805A1

Abstract

Ein Verfahren zum Herstellen eines DT-DRAM für Grundmaße von unter 100 nm, die nach der Flaschenbildung normalerweise die Bildung eines Kragens erfordern, wird durch das Bilden einer PBL-SiN-Barriere mit hohem Steckungsverhältnis für ein Schema für einen zuerst hergestellten Kragen verbessert. Das Verfahren umfasst: DOLLAR A a) Bereitstellen einer Halbleiterstruktur nach SiN-Knotenabscheidung und DT-Polysiliziumfüllung; DOLLAR A b) Abscheiden eines polygepufferten LOCOS-(PBL)-Si-Liners; DOLLAR A c) Oxidieren des PBL-Si-Liners, um ein Pad-Oxid zu bilden, und Abscheiden einer SiN-Barriereschicht; DOLLAR A d) Abscheiden eines Siliziummaskierungsliners; DOLLAR A e) Unterwerfen des DT einer hochgerichteten Ionenimplantation (I/I) im DT unter Verwendung eines p-Dotierstoffes; DOLLAR A f) Anwenden einer selektiven Naßätzung von nichtimplantiertem Si mit einem Ätzstopp auf SiN; DOLLAR A g) SiN-Naßätzen des Produktes von Schritt f) mit einem Ätzstopp auf dem Pad-Oxid; DOLLAR A h) Durchführen einer Si-Linerätzung mit einem Stopp auf dem Pad-Oxid; DOLLAR A i) Oxidieren des PBL-Si-Liners und Durchführen eines Ablösens von Barrieren-SiN; DOLLAR A j) Bereitstellen einer DT-Polysiliziumfüllung und Durchführen eines mehrmaligen chemisch-mechnischen Polierens.

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft die Bildung einer polygepufferten LOCOS-(PBL)-SiN-Barriere mit hohem Streckungsverhältnis und, spezieller, der Bildung von PBL-SiN-Barrieren mit hohem Streckungsverhältnis für Tiefgraben-(DT)-DRAMs mit Grundmaßen von unter 100 nm.

2. Beschreibung des Stands der Technik

Bei den Fertigungsverfahren für Tiefgraben-(DT)-DRAMs muß für Grundmaße von unter 100 nm nach der Ausbildung der Flaschen, der Oberflächenvergrößerung, dem Dotieren der vergrabenen Platte, der Knotenabscheidung und DT-Leiterfüllung ein Kragen hergestellt werden. In dem Fall Verfahrensschemas für einen zuerst hergestellten Kragen ist die DT-CD für die erforderlichen Füllverfahren nicht ausreichend, um ein richtiges Füllen von Materialien, wie z. B. dickeren Knotendielektrika oder halbkugelförmig gekörnten (HSG-)Polysiliziumschichten, für eine Oberflächenvergrößerung zu ermöglichen.

In einem Verfahrensschema für einen zuerst hergestellten Kragen benötigt das Verfahren ein abgeschiedenes Kragenschema, das die Anwendung eines Öffnungsverfahrens mittels reaktivem Ionenätzen (RIE) einbezieht, um den Kragen am Boden des ausgenommenen DT zu öffnen. Dies ist der kritischste Schritt, da DT-CD von unter 100 nm bei RIE-Verfahren zu Streckungsverhältnissen von > 40 : 1 führt.

Die US-Patentschrift 6,153,902 offenbart eine senkrechte DRAM-Zelle mit Wortleitung, die zum Speichergraben selbstausgerichtet ist. Bei diesem DRAM-Bauelement weist das Substrat eine Oberseite und einen Graben mit einer Seitenwand auf, der in dem Substrat gebildet ist. Ein Signalspeicherknoten ist unter Verwendung eines unteren Abschnitts des Grabens gebildet, und eine Signalübertragungsvorrichtung wird unter Verwendung des oberen Abschnitts des Grabens gebildet. Die Signalübertragungsvorrichtung enthält eine erste Diffusionszone, die mit dem Signalspeicherknoten verbunden ist und sich von der Seitenwand des Grabens in das Substrat erstreckt, eine zweite Diffusionszone, die in dem Substrat an die Oberseite des Substrats und die Seitenwand des Grabens angrenzend gebildet ist, eine Kanalzone, die sich entlang der Seitenwand des Grabens zwischen der ersten Diffusionszone und der zweiten Diffusionszone erstreckt, einen Gateisolator, der entlang der Seitenwand des Grabens gebildet ist, der sich von der ersten Diffusionszone bis zur zweiten Diffusionszone erstreckt, einen Gateleiter, der den Graben ausfüllt und eine Oberseite aufweist, und eine Wortleitung, die einen Boden aufweist, der an die Oberseite des Gateleiters angrenzt, und eine Seite, die nach der Seitenwand des Grabens ausgerichtet ist.

Wie anhand von Fig. 5 davon zu erkennen ist, wird das freiliegende Oxid unter Verwendung von reaktivem Ionenätzen (RIE) geätzt.

Ein Verfahren zum Bilden einer DRAM-Zelle in einem Halbleitersubstrat ist in US-Patentschrift 6,331,459 B1 offenbart. Das Verfahren umfaßt das Bilden einer Elektrode für den Kondensator in einem unteren Abschnitt eines Grabens in dem Halbleitersubstrat. Ein Opfermaterial wird auf dem Seitenwandabschnitt des Grabens gebildet, wobei sich das Opfermaterial von der Oberfläche des Halbleitersubstrats in das Substrat unter der Oberfläche des Halbleitersubstrats erstreckt. Die aktive Fläche für den Transistor wird festgelegt und umfaßt das Bilden eines Deckmaterials über der Oberfläche des Halbleitersubstrats, wobei ein Abschnitt des Opfermaterials durch das Deckmaterial ragt, um den Abschnitt des Opfermaterials freizulegen. Im Anschluß an das Festlegen der aktiven Fläche werden das Deckmaterial und der freigelegte Abschnitt des Opfermaterials einer Ätzung unterworfen, um das Opfermaterial selektiv zu entfernen, während das bedeckte Material zurückgelassen wird, wobei das entfernte Opfermaterial die erste Zone des Halbleitersubstrats, das unter der Oberfläche eines solchen Substrats angeordnet ist, freilegt.

Wie aus Fig. 1C erkannt werden kann, kann die Struktur reaktivem Ionenätzen (RIE) unterworfen werden, um waagerechte Oberflächenabschnitte des polykristallinen Siliziums, das auf der unteren Oberfläche der Ausnehmung verblieben ist, zu entfernen, während senkrechte Zonen des polykristallinen Siliziummaterials und senkrechte Abschnitte der Siliziumnitridschicht zurückgelassen werden.

Die US-Patentschrift 6,008,103 offenbart ein Verfahren zum Bilden von Grabenkondensatoren in einem integrierten Schaltkreis. Das Verfahren umfaßt:
Bilden eines Grabens innerhalb eines Halbleiterkörpers, wobei der Graben eine Grabeninnenseite aufweist,
Bilden eines Oxidkragens innerhalb des Grabens, wobei der Oxidkragen einen ersten Abschnitt der Grabeninnenseite bedeckt, wobei ein zweiter Abschnitt der Grabeninnenseite von dem Oxidkragen unbedeckt gelassen wird,
danach Dotieren des zweiten Abschnitts der Grabeninnenseite mit einem ersten Dotierstoff unter Verwendung eines plasmaunterstützten Dotierverfahrens, wobei das plasmaunterstützte Dotierverfahren so konfiguriert wird, daß der erste Dotierstoff dazu veranlaßt wird, im wesentlichen ohne Abscheiden einer zusätzlichen Schicht auf der Grabeninnenseite in den zweiten Abschnitt zu diffundieren, und
Treiben des ersten Dotierstoffs in den Halbleiterkörper unter Verwendung eines Hochtemperaturverfahrens.

Wie aus Fig. 10A erkannt werden kann, kann der Graben unter Verwendung jedes geeigneten Ätzverfahrens einschließlich RIE in das Substrat geätzt werden.

Die US-Patentschrift 6,271,079 B1 offenbart ein Verfahren zum Bilden eines Grabenkondensators. Das Verfahren erfordert:
Bereitstellen eines Siliziumsubstrats,
Versehen des Siliziumsubstrats mit einem Muster, um in dem Substrat eine Grabenzone zu bilden,
Bilden einer Siliziumoxidschicht auf dem Siliziumsubstrat und in der Grabenzone,
Ätzen der Siliziumoxidschicht bis auf ein erstes Niveau, wobei ein Abschnitt der Siliziumoxidschicht in der Grabenzone verbleibt, wodurch ein Abschnitt einer Grabenseitenwand der Grabenzone freigelegt wird,
Bilden eines Kragenoxids auf dem Abschnitt der Grabenseitenwand,
Bilden einer Siliziumnitridseitenwand auf dem Kragenoxid,
Entfernen des Abschnitts der Siliziumoxidschicht in der Grabenzone, um einen unteren Abschnitt der Grabenzone freizulegen,
Ätzen des Bodenabschnitts der Grabenzone, um eine frische Grabenzone zu bilden, wobei das Verfahren mit der Siliziumnitridseitenwand als eine Barriere ausgeführt wird,
Dotieren von Ionen über die frische Grabenzone, um eine untere Zellenplatte zu bilden,
Entfernen der Siliziumnitridseitenwand,
Bilden eines dielektrischen Films entlang einer Oberfläche der unteren Zellenplatte, des Kragenoxids und des Siliziumsubstrats,
Bilden einer ersten leitfähigen Schicht auf dem dielektrischen Film und erneutes Ausfüllen der Grabenzone,
Ätzen der ersten leitfähigen Schicht bis auf ein zweites Niveau, um einen Speicherknoten des Grabenkondensators zu bilden, und Freilegen eines Abschnitts des Kragenoxids,
Ätzen des freigelegten dielektrischen Filmes und eines Abschnitts des Kragenoxids,
Bilden einer zweiten leitfähigen Schicht auf der ersten leitfähigen Schicht und
Rückätzen der zweiten leitfähigen Schicht auf ein drittes Niveau, um in der Grabenzone eine vergrabene Anschlußbrücke zu bilden.

Wie aus Fig. 2 erkannt werden kann, kann der Ätzschritt, um die Tiefgrabenzone zu bilden, durch reaktives Ionenätzen (RIE) durchgeführt werden.

Ein Verfahren zum Eliminierens oder zumindest zum Minimieren der Verzögerung durch RIE während der Herstellung von DT in DRAM-Bauelementen oder ähnlichen Speicherstrukturen mit einem großen Streckungsverhältnis (d. h. > 30 : 1) ist in US- Patentschrift 6,284,666 offenbart. Weiterhin lehrt sie ein Ätzverfahren, das die Bildung eines Seitenwandfilms auf ein Maß verhindert, bei dem er weiteres Entfernen von Material von einem DT behindert. Sie lehrt auch ein Verfahren zum Bilden eines Films bis auf ein Maß, das nötig ist, um isotropes Ätzen eines Substrats zu verhindern, wobei es folglich das erforderliche Profil und die Gestalt eines DT innerhalb eines Halbleitersubstrats bewahrt. Schließlich stellt sie ein Verfahren zur Verwendung von RIE und Naßätzen in einem anderen Verfahren bereit, das als ein zyklisches Ätzverfahren bezeichnet wird, wobei eine gesteuerte Dicke eines Films bewahrt wird, um eine vorbestimmte DT-Tiefe für Strukturen mit hohem Streckungsverhältnis zu erzielen.

Das US-Patent 5,236,862 offenbart ein integriertes Schaltkreisbauelement, das durch Bereitstellen eines Halbleitersubstrats gebildet wird. Eine erste Pufferschicht wird gebildet, die das Substrat überlagert. Eine Maskierungsschicht wird gebildet, die die erste Pufferschicht überlagert. Die Maskierungsschicht wird mit einem Muster versehen, um einen freiliegenden Abschnitt der ersten Pufferschicht zu bilden und einen verbleibenden Abschnitt der Maskierungsschicht zurückzulassen, die das Substrat überlagert, und eine Isolierungszone des Substrats zu definieren. Der freiliegende Abschnitt der ersten Pufferschicht wird geätzt, um unter einem Kantenabschnitt des verbleibenden Abschnitts der Maskierungsschicht eine Ausnehmung zu bilden und um einen freiliegenden Abschnitt des Substrats zu bilden und um einen verbleibenden Abschnitt der Pufferschicht, die das Substrat überlagert, zurückzulassen. Eine zweite Pufferschicht wird gebildet, die den freiliegenden Abschnitt des Substrats überlagert. Eine Nitridschicht wird gebildet, die den verbleibenden Abschnitt der Maskierungsschicht und die zweite Pufferschicht überlagert, wobei die Nitridschicht die Ausnehmung im wesentlichen ausfüllt, und die Nitridschicht wird oxidiert, um eine oxidierte Schicht zu bilden und um in der Isolierungszone des Substrats eine elektrische Isolierung zu bilden.

Die Verringerung der Länge eines Vogelschnabels der Feldoxidisolierungszone, die eintritt, wenn die LOCOS-Technik verwendet wird, um Feldisolierungszonen in integrierten Schaltkreisen zu bilden, ohne die Verarbeitung wesentlich weiter zu komplizieren, ist in US-Patentschrift 5,393,692 offenbart.

Das Verfahren liefert auch eine ebenere Topographie als Techniken des Stands der Technik und erfüllt Lithographieanforderungen an Submikrometerverarbeitung und verringert auch das Problem der Poly-Einschnürung.

US-Patentschrift 6,140,175 offenbart eine Struktur und ein Verfahren, die es dem Grabenspeicherkondensator und dem Array-Pass-Transistor erlauben, aneinander ausgerichtet gebildet zu werden, indem in dem Array dieselbe Maskenebene verwendet wird, und ermöglicht somit eine Verbesserung der Herstellungstoleranz des DRAM. Sie offenbart weiter das Auskleiden des Grabens mit einem Isolator und das Füllen des Grabens mit einem Leiter, um ein Tiefgrabenspeicherbauelement zu bilden, und das Bilden einer leitfähigen Brücke zwischen dem Tiefgrabenspeicherbauelement und dem Gateleiter.

Ein Verfahren zum Bilden einer Isolierungszone in einem integrierten Schaltkreis ist in US-Patentschrift 5,985,737 offenbart und umfaßt:
Bilden einer Pad-Schicht auf einem Halbleitersubstrat,
Bilden einer Oxidationsmaskierungsschicht auf der Pad- Schicht, wobei die Pad-Schicht die Oxidationsmaskierungsschicht entspannt,
Strukturieren, um die Oxidationsmaskierungsschicht und die Pad-Schicht zu ätzen, um einen Abschnitt des Substrats freizulegen,
seitliches Entfernen der Pad-Schicht, um mindestens eine Unterätzung unter der Oxidationsmaskierungsschicht zu bilden,
konformes Bilden einer dotierten Schicht auf der Oxidationsmaskierungsschicht, der Polsterschicht und dem Substrat, wodurch mindestens eine Unterätzung mit der dotierten Schicht ausgefüllt wird,
anisotropes Ätzen der dotierten Schicht, um auf Seitenwänden der Oxidationsmaskierungsschicht und der Pad-Schicht Spacer zu bilden,
und thermisches Oxidieren des Substrats, um die Isolierungszone in dem Substrat zu bilden, wobei eine Vielzahl von Dotieratomen in der dotierten Schicht in das Substrat diffundiert.

Die US-Patentschrift 6,238,974 B1 offenbart ein Verfahren zum Fertigen einer unteren Elektrode für den Speichenzellenkondensator von DRAM-Bauelementen, die durch Bereitstellen einer im allgemeinen gekrümmten Elektrodenoberfläche in Verbindung mit einer groben Oberflächencharakteristik eine in hohem Maße vergrößerte Elektrodenoberfläche aufweist.

Das Verfahren umfaßt das Bilden einer Isolierungsschicht auf der Oberfläche des Substrats des Bauelements und das Strukturieren der Isolierungsschicht um eine Kontaktöffnung zu bilden, die eine Source-/Drain-Zone des Transistors der Speicherzelle freilegt. Eine erste elektrisch leitfähige Schicht wird gebildet, die die Isolierungsschicht bedeckt und weiterhin die Kontaktöffnung füllt, wobei sie mit der freiliegenden Source-/Drain-Zone in Kontakt ist. Dann wird eine natürliche Oxidschicht auf der Oberfläche der ersten elektrisch leitfähigen Schicht gebildet. Eine zweite elektrisch leitfähige Schicht wird dann gebildet und strukturiert, um eine Ausnehmung zu bilden, die im wesentlichen über dem Ort der Kontaktöffnung liegt, die in der Isolierungsschicht gebildet ist. Eine Schicht aus HSG-Si wird über der Oberfläche der zweiten elektrisch leitfähigen Schicht und der Oberfläche der Ausnehmung gebildet, und die HSG-Si-Schicht und die zweite elektrisch leitfähige Schicht werden anschließend strukturiert, um die untere Elektrode des Kondensators zu bilden.

Dementsprechend ist es einleuchtend, daß in einem Schema für einen zuerst hergestellten Kragen für ein DT-DRAM-Verfahren für Grundmaße von unter 100 nm das DT-CD für die erforderlichen Füllverfahren nicht ausreichend ist, um die korrekte Füllung mit Materialien, wie z. B. dickeren Knotendielektrika oder HSG zur Oberflächenvergrößerung zu ermöglichen, und ein Ersatz- oder Alternativverfahren für das Kragen-RIE-Verfahren ist notwendig.

KURZDARSTELLUNG DER ERFINDUNG

Erfindungsgemäß wird anstelle des Kragen-RIE-Verfahrens bei Kragenabscheidungsverfahren ein Kragenbildungsschema mittels eines hochgerichteten Ionenimplantations-(I/I)-Verfahrens benutzt, das zur polygepufferten LOCOS-(PBL)-Bildung verwendet wird. Dieses Abscheidungskragenschema, das eine Alternative zu einem RIE-Verfahren ist, basiert auf hochgerichteter Ionenimplantation und hoher Selektivität, die bedingt durch p-Dotierstoffe in den Si-Linerabscheidungsverfahren erreicht werden kann.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Das vorangehende Verfahren und die Vorteile, die damit verbunden sind, wird man durch Bezugnahme auf die folgende ausführliche Beschreibung und in Verbindung mit den begleitenden Zeichnungen besser verstehen können, in denen

Fig. 1 ein Stadium in dem Verfahren der Erfindung veranschaulicht, wobei nach SiN-Knotenabscheidung und DT-Polysiliziumfüllung ein polygepufferter LOCOS-(PBL)-Si-Liner abgeschieden wird und danach eine Pad-Oxidation und eine SiN-Barriereschicht abgeschieden wird, wonach ein Si-Maskenliner abgeschieden wird;

Fig. 2 ein Stadium in dem Verfahren der Erfindung veranschaulicht, in dem eine gerade Ionenimplantation von p-Dotierstoff erfolgt;

Fig. 3 ein Stadium in dem Verfahren der Erfindung veranschaulicht, in dem ein selektives Naßätzen von nichtimplantiertem Si mit Ätzstopp auf SiN gefolgt von einem SiN-Naßätzstopp auf dem Pad-Oxid erfolgt, wonach eine Ätzung des restlichen Si-Liners mit Stopp auf dem Pad-Oxid erfolgt;

Fig. 4 ein Stadium in dem Verfahren der Erfindung veranschaulicht, in dem eine Oxidation des PBL-Si-Liners durchgeführt wird, gefolgt von einem Ablösen des Barrieren-SiN;

Fig. 5 das abschließende Stadium des Verfahrens der Erfindung veranschaulicht, in dem eine DT-Polysilizumfüllung gefolgt von mehrmaligem chemisch-mechanischem Polieren (CMP) erfolgt.

AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN DER ERFINDUNG

Jetzt Bezug nehmend auf Fig. 1 ist zu erkennen, daß ein Stadium in dem Verfahren der Erfindung veranschaulicht ist, in dem nach Abscheidung eines SiN-Knotens 10 und einer DT-Polysiliziumfüllung 11 ein polygepufferter LOCOS-(PBL)-Si-Liner 12 abgeschieden wird, vorzugsweise in einer Dicke von etwa 150 Å. Danach wird eine Pad-Oxidation und eine SiN-Barrierenbildung durchgeführt, um eine Pad- Oxid/SiN-Barriere 13 zu bilden. Als nächstes wird ein Si-Maskenliner in einer Dicke von vorzugsweise weniger als oder gleich etwa 100 Å abgeschieden. Dies bringt die gesamte Stapelstruktur auf eine Dicke von etwa 300 Å. An diesem Punkt umfaßt die Struktur das blanke Si 2, die Si-Poly- 11, die SiN- 3 und SiO-Schicht 4.

Die Stapelstruktur aus Fig. 1 wird dann einer geraden oder hochgerichteten Ionenimplantation (I/I) unterworfen, wie in Fig. 2 gezeigt ist. Die gerade Ionenimplantation 14 eines p-Dotierstoffs wird vorzugsweise mit BF₂ in einer Konzentration von etwa 1-5 × 10¹³ kev durchgeführt.

Die gestapelte Struktur aus Fig. 2 wird zuerst, wie in Fig. 3 gezeigt, einer selektiven Naßätzung von nichtimplantiertem Si, vorzugsweise unter Verwendung von NH₄OH mit einem Ätzstopp auf SiN, unterworfen. Das SiN wird dann einer Naßätzung, vorzugsweise unter Verwendung von H₃PO₄ mit einem Ätzstopp auf dem Pad-Oxid, unterworfen. Danach wird eine Ätzung des restlichen Si-Liners mit einem Ätzstopp auf dem Pad-Oxid durchgeführt, um zu der Struktur, die in Fig. 3 gezeigt ist, zu gelangen.

Die Struktur aus Fig. 3 wird dann einer Oxidation des PBL-Si-Liners unterworfen, gefolgt von einem Ablösen des Barrieren-SiN, vorzugsweise unter Verwendung von HF oder einer Mischung aus HF und Ethylenglykol, um zu der Struktur, die in Fig. 4 gezeigt ist, zu gelangen.

Die Struktur aus Fig. 4 wird dann einer DT-Polysiliziumfüllung 15 unterworfen, gefolgt von einem mehrmaligen chemisch-mechanischen Polieren (CMP), um die Struktur, die in Fig. 5 gezeigt ist, bereitzustellen, die ein Kragenoxid 16 umfaßt.

Claims

1. Verfahren zum Herstellen eines DT-DRAM für Grundmaße von unter 100 nm, die nach der Flaschenbildung normalerweise die Bildung eines Kragens erfordern, wobei durch Bilden einer PBL-SiN-Barriere mit hohem Streckungsverhältnis ein Schema für einen zuerst hergestellten Kragen verwendet wird, umfassend:

a) Bereitstellen einer Halbleiterstruktur nach SiN-Knotenabscheidung und DT-Polysiliziumfüllung;

b) Abscheiden eines polygepufferten LOCOS-(PBL)- Si-Liners;

c) Oxidieren des PBL-Si-Liners, um ein Pad-Oxid zu bilden, und Abscheiden einer SiN-Barriereschicht;

d) Abscheiden eines Siliziummaskierungsliners;

e) Unterwerfen des DT einer hochgerichteten Ionenimplantation (I/I) im DT unter Verwendung eines p-Dotierstoffs;

f) Anwenden einer selektiven Naßätzung von nichtimplantiertem Si mit einem Ätzstopp auf SiN;

g) SiN-Naßätzen des Produktes von Schritt f) mit einem Ätzstopp auf dem Pad-Oxid;

h) Durchführen einer Si-Linerätzung mit einem Stopp auf dem Pad-Oxid;

i) Oxidieren des PBL-Si-Liners und Durchführen eines Ablösens von Barrieren-SiN;

j) Bereitstellen einer DT-Polysiliziumfüllung und Durchführen eines mehrmaligen chemisch-mechanischen Polierens.

2. Verfahren nach Anspruch 1, wobei in Schritt b) der PBL-Si-Liner in einer Dicke von etwa 150 Å abgeschieden wird.

3. Verfahren nach Anspruch 3 oder 2, wobei der p-Dotierstoff in Schritt e) BF₂ ist.

4. Verfahren nach einem der Ansprüche 1 bis 3, wobei in Schritt f) die Naßätzung von nichtimplantiertem Si unter Verwendung von NH₄OH durchgeführt wird.

5. Verfahren nach einem der Ansprüche 1 bis 4, wobei in Schritt g) die SiN-Naßätzung unter Verwendung von H₃PO₄ durchgeführt wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, wobei in Schritt i) das Ablösen des Barrieren-SiN unter Verwendung von HF durchgeführt wird.

7. Verfahren nach einem der Ansprüche 1 bis 6, wobei in Schritt i) das Ablösen des Barrieren-SiN unter Verwendung einer Mischung aus HF und Ethylenglykol durchgeführt wird.

8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die hochgerichtete Ionenimplantation bei 1-5 × 10¹³ keV durchgeführt wird.