DE10116529B4

DE10116529B4 - Verfahren zur Herstellung von Kondensatoren mit tiefen Gräben für Drams mit verringerter Facettierung an der Substratkante, und zur Bereitstellung einer gleichförmigeren Anschlussflächenschicht aus SI3N4 über das Substrat

Info

Publication number: DE10116529B4
Application number: DE10116529A
Authority: DE
Inventors: Chao-chueh Shin-Pu Wu; Sheng-Fen Chiu; Jesse Chu-Pei Chung; Hsiao-Lei Wang
Original assignee: Infineon Technologies AG; Mosel Vitelic Inc; Promos Technologies Inc
Current assignee: Qimonda AG; Mosel Vitelic Inc; Promos Technologies Inc
Priority date: 2000-07-27
Filing date: 2001-04-03
Publication date: 2006-08-17
Anticipated expiration: 2021-04-04
Also published as: DE10116529A1; TW452879B; US6391706B2; US20020016035A1

Abstract

Verfahren zur Herstellung eines Arrays aus Tiefgrabenkondensatoren für DRAM-Elemente, mit verringerter Überätzung der tiefen Gräben am Substratrand und einer gleichmäßigeren Anschlußflächennitridschicht über das Substrat, mit folgenden Schritten:
Bereitstellen eines Siliziumsubstrats (10);
Ausbilden einer harten Maskierungsschicht, die aus einer Anschlußflächenschicht (12) aus Siliziumnitrid und einer ersten Isolierschicht (14) besteht, wobei die Siliziumnitridschicht mit einer Dicke abgelagert wird, die dazu ausreicht, dass bei den nachfolgenden Ätzschritten eine Überätzung am Rand des Substrats verhindert wird;
Bereitstellen einer harten Maske durch Ausbilden eines Arrays aus Öffnungen durch die harte Maskierungsschicht (12, 14) bis zum Substrat (10), und Verwenden der harten Maske zum Ätzen tiefer Gräben (2) in das Substrat (10);
Ausbilden von Tiefgrabenkondensatoren in den tiefen Gräben (2);
Ätzen flacher Grabenöffnungen (4) in den Bereichen über den Tiefgrabenkondensatoren und jeweils zwischen paarweise benachbarten Tiefgrabenkondensatoren, um die paarweise benachbarten Tiefgrabenkondensatoren elektrisch zu trennen;
Ablagern einer konformen Isolierschicht (28) und...

Description

Die vorliegende Erfindung betrifft ein Halbleiterelement in Form einer integrierten Schaltung, und insbesondere ein Verfahren zur Herstellung verbesserter Kondensatoren mit tiefem Graben für Elemente in Form eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM). Das Verfahren verwendet eine dickere Anschlußflächenschicht aus Siliziumnitrid (SI₃N₄) mit einer durch chemische Dampfablagerung erzeugten Glasschicht als harter Maske zum Ätzen der tiefen Gräben. Hierdurch wird eine Überätzung und Beschädigung (Facettierung) der harten Maske am äußersten Rand des Wafers verhindert, wenn die tiefen Gräben in den Wafer geätzt werden. In einem späteren Bearbeitungsschritt nach Feststellung der Grabenkondensatoren wird die Anschlußflächenschicht aus Siliziumnitrid als Rückpolierstoppschicht verwendet, um eine flache Grabenisolierung (STI) herzustellen. Infolge der unvermeidlichen Eigenschaften des chemisch-mechanischen Polierens (SMP) weist die Rückpolierstoppschicht eine verringerte Dicke im Zentrum des Wafers (Substrats) auf, und ist am Waferrand dicker. Um die Verfahrensausbeute nach dem CMP noch weiter zu erhöhen, wird bei der Erfindung eine zusätzliche, mit einem Muster versehene Maskierungsschicht verwendet, um das Waferzentrum zu schützen, während die Siliziumnitrid-Stoppschicht am Waferrand freigelegt wird. Der dickere Abschnitt der Anschlußflächenschicht aus Si₃N₄ wird teilweise am Waferrand entfernt, um eine gleichförmigere Anschlußfläche aus Si₃N₄ zu erzeugen.
Dynamische Speicher mit wahlfreiem Zugriff (DRAMs) werden zum Speichern von digitaler Information auf Arrays von Speicherzellen in Form von in Kondensatoren gespeicherter Ladung verwendet. Jede Speicherzelle besteht aus einem einzigen Zugriffstransistor und einem einzigen Speicherkondensator. Die Speicherkondensatoren werden entweder durch Ätzen tiefer Gräben in das Substrat in jedem Zellenbereich hergestellt, üblicherweise als Grabenkondensatoren bezeichnet, oder werden über den Zugriffstransistoren in den Zellenbereichen durch Ablagerung und Musterbildung leitfähiger Schichten über den Zugriffstransistoren hergestellt, und werden üblicherweise als gestapelte Kondensatoren bezeichnet. Bei den Kondensatoren ist ein elektrischer Kontakt mit einem der beiden Source/Drainbereiche (Schaltungsknotenkontakte) jedes FET (Zugriffstransistor) vorhanden, während Bitleitungen einen elektrischen Kontakt mit dem anderen Source/Drainbereich jedes FET herstellen. Lese/Schreibschaltungen, an der Peripherie des DRAM-Chips, werden dazu verwendet, binäre Daten zu speichern, durch Laden oder Entladen des Speicherkondensators über die Bitleitungen, und die Binärdaten werden gelesen (oder abgetastet) durch an der Peripherie vorgesehene Meßverstärker, ebenfalls über die Bitleitungen. Allerdings muß jeder Kondensator innerhalb eines Bereiches liegen, der etwa die Größe des Zellenbereiches hat, um sämtliche Kondensatoren in dem großen Array aus Zellen aufzunehmen, das auf dem DRAM verwendet wird.
Mit Zunahme der Anzahl an Speicherzellen auf dem DRAM-Chip und Abnahme der Zellenbereiche wird es immer schwieriger, die Speicherkondensatoren mit ausreichender Oberfläche auszubilden, um eine ausreichende Kapazität (Ladung) aufrecht zu erhalten. Es wird beispielsweise erwartet, daß nach dem Jahr 2000 die Anzahl an Speicherzellen auf einem DRAM-Chip mehrere Gigabit überschreitet. Darüber hinaus nimmt mit abnehmender Zellenfläche die verfügbare Fläche für den Speicherkondensator in jeder Zelle ebenfalls ab. Hierdurch wird es schwierig, ausreichend Kapazität zum Speichern von Ladung aufrecht zu erhalten, um das erforderliche Signal/Rauschverhältnis zu erzielen.
Ein Verfahren, das in der Halbleiterindustrie zur Überwindung der voranstehenden Schwierigkeiten verwendet wird, besteht in der Herstellung von DRAM-Elementen mit gestapelten Kondensatoren oder mit Grabenkondensatoren. Allerdings führen die gestapelten Kondensatoren, die auf der Chipoberfläche vorgesehen sind, zu einer unebenen Topographie, welche die nachfolgende Bearbeitung erschwert, und Einebnungsverfahren nötig macht, die teuer sein können.
Ein alternatives Verfahren zur Herstellung eines Arrays aus DRAM-Zellen besteht in der Ausbildung von Kondensatoren mit tiefen Gräben in dem Siliziumsubstrat. Daher bleibt die Oberfläche im wesentlichen eben, und steht zur Verdrahtung für die DRAM-Schaltung zur Verfügung. Weiterhin ist es durch Ausbildung der Speicherkondensatoren in einem Graben, der in das Siliziumsubstrat geätzt wurde, möglich, die Substratoberfläche für die Bitleitungen frei zu lassen, was für eine ausreichende Trennung zwischen der Bitleitung und dem Speicherkondensator sorgt. Hierdurch können Speicherzellen auch mit kleineren Oberflächen ausgebildet werden, für zukünftige DRAM-Arrays mit hoher Dichte.
Wenn allerdings der Durchmesser des Grabens auf Breiten unterhalb eines viertel Mikrometers abnimmt, wird es erforderlich, die Grabentiefe wesentlich zu erhöhen. Beispielsweise kann für zukünftige Gigabit DRAMs das Streckungsverhältnis (Tiefe/Breite) des Grabens größer als 35 sein. Unglücklicherweise kann das Ätzen dieser engen, tiefen Gräben in ein Siliziumsubstrat schwierig zu erreichen sein, und kann zu einer übermäßigen Erosion der harten Maske führen, und Beschädigungen der Substratoberfläche hervorrufen. Dieses Problem wird besonders am Rand des Substrats (Wafers) vergrößert, und das Problem wird bei zunehmendem Substratdurchmesser schlimmer. Zum besseren Verständnis dieses Problems zeigen die 1 und 2 schematische Querschnittsansichten, die aufgrund von SEM-Querschnittsansichten entwickelt wurden, von zwei benachbarten Gräben unter den zahlreichen Gräben. 1 zeigt einen Querschnitt zweier benachbarter Gräben 2, die in dem Substrat 10 weg vom Rand des Substrats vorgesehen sind, und 2 zeigt einen Querschnitt von zwei benachbarten Gräben 2, die am Rand des Substrats angeordnet sind. Typischerweise werden die Gräben so hergestellt, daß eine dünne, entspannte Siliziumoxidschicht (nicht gezeigt) hergestellt wird, und eine Anschlußflächenschicht 12 aus Si₃N₄ und eine durch chemische Dampfablagerung erzeugte Siliziumoxidschicht 14 hergestellt werden, um eine harte Maskierungsschicht auszubilden. Die harte Maskierungsschicht (Schichten 12 und 14) wird dann mit einem Muster versehen, unter Einsatz herkömmlicher Photolithographieverfahren und der Plasmaätzung, damit mehrere Öffnungen für tiefe Gräben geätzt werden. Nach Entfernen des Photolacks wird die harte Maske dazu verwendet, selektiv tiefe Gräben 2 in das Substrat 10 zu ätzen, von denen zwei in Figur gezeigt sind.
Obwohl die Schicht 12 aus Si₃N₄ an dem Punkt S facettiert ist, weisen die Gräben 2 in dem Siliziumsubstrat 10 im wesentlichen vertikalen Seitenwände auf, und stellen die Gräbenöffnungen Reproduktionen der Öffnungen der harten Maske dar. Während der typischen Verarbeitung zur Ablagerung der harten Maskierungsschicht ist jedoch das Si₃N₄ am Rand des Substrats dünner, und führt die Plasmaätzung zur Ausbildung der Gräben in dem Substrat üblicherweise zu einer schnelleren Ätzung am Substratrand. Dies führt zu einer übermäßigen Facettierung, welche das Substrat am Rand beschädigt, und das Grabenprofil 2 verzerrt, wie dies am Punkt S in 2 gezeigt ist. Bei schlimmeren Fällen der Überätzung kann die Ätzung des Arrays aus eng benachbarten Gräben zu einer Reihe nadelartiger Strukturen aus Silizium führen. In beiden Fällen verringert die Überätzung die nutzbare Oberfläche auf dem Substrat, wodurch die Verfahrensausbeute verringert wird.
Eine weitere Schwierigkeit tritt später bei dem Grabenkondensatorprozeß auf, bei welchem das chemisch-mechanische Polieren (CMP) zur Ausbildung der flachen Grabenisolation zu einer ungleichförmigen Polierung des Materials des flachen Grabenfilms führt, sowie auch zu einer ungleichförmigen Ätzung der darunterliegenden Anschlußflächenschicht 12 aus Si₃N₄. Das Diagramm in 14 zeigt das Dickenprofil der Anschlußflächenschicht 12 aus Si₃N₄ in Abhängigkeit von der Entfernung vom Zentrum des Wafers bis zum Rand. Auf der y-Achse ist die Si₃N₄-Dicke aufgetragen, und auf der x-Achse die Entfernung von dem Zentrum eines Wafers mit einem Durchmesser von 200 mm. Hieraus wird deutlich, daß die Dicke des Si₃N₄ signifikant zunimmt, infolge des Polierbelastungseffekts, bei Annäherung an den Rand des Wafers. Die beiden Kurven in dem Diagramm (14) geben die Variation der Si₃N₄-Dicke in Nanometer an. Die Kurve A zeigt die Ergebnisse für ein neues Polierkissen, und die Kurve B zeigt die Ergebnisse für den herkömmlichen Prozeß, bei dem ein Polierkissen nach mehreren Durchgängen verwendet wird. Die Ergebnisse der Polierbearbeitung zeigen nicht akzeptable (erhöhte) Variationen der Dicke, bei Annäherung an den Rand des Wafers. Daher wäre es äußerst wünschenswert, die Gleichförmigkeit zu verbessern, wie dies durch die Kurve C in 14 angedeutet ist.

Mehrere Verfahren zur Herstellung von Kondensatoren mit tiefen Gräben sind in der Literatur beschrieben. So offenbart die deutsche Offenlegungsschrift DE 198 52 763 A1 ein Verfahren zur Herstellung von Grabenkondensatoren für dynamische Direktzugriffsspeicher und beispielsweise schlagen Golden et al im US-Patent 5,618,751 ein Verfahren zur Herstellung eines tiefen Grabens vor, bei welchem eine Photolackfüllung und eine Ausnehmung zur Vereinfachung des Prozesses verwendet werden, und zur Verbesserung einer wiederholbaren Gleichförmigkeit der Kondensatoren von Wafer zu Wafer. Im US-Patent 6,071,823 von Hung et al wird ein Verfahren zur Herstellung eines flaschenförmigen, geätzten tiefen Grabens mit erhöhter Kapazität beschrieben. Yoshida schlägt im US-Patent 5,885,863 ein Verfahren zur Herstellung eines einfachen Kontakts zu vergrabenen, dotierten Bereichen vor, beispielsweise der vergrabenen Platte eines Kondensators mit tiefem Graben eines DRAM. Ohtsuki beschreibt im US-Patent 5,629,226 ein Verfahren zur Herstellung von Kondensatoren in Form tiefer Gräben, die eine erhöhte Kapazität aufweisen, durch Aufweitung des Bodenabschnitts des Grabens, während gleichzeitig eine Integration hoher Dichte erzielt wird. Keine dieser Druckschriften befaßt sich allerdings mit der Überätzung tiefer Gräben am Rand des Wafers, die eine übermäßige Facettierung der tiefen Gräben hervorruft. Weiterhin befaßt sich keine der Druckschriften mit der Ungleichförmigkeit der Dicke der Anschlußfläche aus Si₃N₄ über den Wafer, die sich infolge des CMP ergibt, wie dies voranstehend unter Bezugnahme auf 14 beschrieben wurde.

Es besteht immer noch ein starkes Bedürfnis in der Halbleiterindustrie, weitere Verbesserungen bei der Herstellung von Kondensatoren mit tiefen Gräben für DRAM-Zellen mit erhöhter Verläßlichkeit zu erzielen, wodurch die Verfahrensausbeute verringert wird, insbesondere am Rand des Substrats.

Daher besteht ein Hauptvorteil der vorliegenden Erfindung in der Bereitstellung eines Arrays aus DRAM-Chipbereichen, wobei jeder Chipbereich einen Array aus tiefen Grabenkondensatoren mit einer Breite unterhalb eines Mikrometers aufweist, mit verringerter Graben-Überätzung am äußersten Rand des Substrats (Wafers), um die Facettierung der harten Maske zu verringern, und die Verfahrensausbeute zu verbessern.

Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Verringerung der Facettierung und der Beschädigung am Substratrand durch Verwendung einer dickeren harten Maske aus Siliziumnitrid/Borsilikatglas, um die Überätzung der harten Maske zu verringern, wenn tiefe Gräben geätzt werden.

Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Verbesserung der Gleichförmigkeit der Anschlußflächenschicht aus Si₃N₄ durch Verringerung der Dicke der Anschlußflächenschicht am Rand des Wafers infolge des CMP. Dies wird dadurch erreicht, daß eine zusätzliche, neue Schutzphotolackmaskierungsschicht über dem Zentrum des Wafers verwendet wird, und die Anschlußflächenschicht aus Si₃N₄ (Polierstoppschicht) am Waferrand freigelegt wird. Die freigelegte Polierstoppschicht wird dann teilweise geätzt, um eine gleichförmigere Anschlußfläche aus Si₃N₄ (Ätzstoppschicht) über den Wafer zu erhalten.

Entsprechend den Vorteilen der vorliegenden Erfindung wird ein Verfahren vorgeschlagen, um ein Array aus Grabenkondensatoren herzustellen, bei welchem eine Überätzung am Waferrand minimiert wird, durch Verwendung einer dicken Anschlußflächenschicht aus Si₃N₄, wobei in einem späteren Schritt eine neue Photolackmaske zusammen mit Plasmaätzung eingesetzt wird, um die Dicke der Anschlußfläche aus Si₃N₄ am Waferrand zu optimieren, und die Gleichförmigkeit über den Wafer zu verbessern.

Nunmehr wird das Verfahren zur Herstellung eines Arrays aus Kondensatoren in Form tiefer Gräben für DRAM-Elemente bis einschließlich zur flachen Grabenisolierung kurz geschildert. Das Verfahren umfaßt die Bereitstellung eines Halbleitersubstrats, vorzugsweise eines Einkristall-Siliziumsubstrats. Eine Ätzstoppschicht, die aus einer Anschlußflächenschicht aus Si₃N₄ und einer ersten Isolierschicht besteht, wird zur Ausbildung einer harten Maske abgelagert. Die Anschlußflächenschicht aus Si₃N₄ wird bis zu einer Dicke abgelagert, die dazu ausreicht, eine Überätzung am Rand des Wafers zu verhindern, die zu einer Facettierung und zur Beschädigung des Wafers führen könnte, wenn tiefe Gräben für Kondensatoren geätzt werden. Die erste Isolierschicht besteht aus einem Borsilikatglas (BSG). Dann werden eine Photolackmaske und Plasmaätzung dazu verwendet, ein Array aus Öffnungen in der harten Maskierungsschicht zum Substrat zu ätzen. Die Photolackmaske wird entfernt, und die harte Maske wird nunmehr als Ätzmaske zum Ätzen tiefer Gräben in das Substrat für Kondensatoren verwendet. Dann werden die Grabenkondensatoren ausgebildet, durch Ablagerung eines mit Arsen dotierten Glases (ASG) und durch Rückätzung, damit Abschnitte des ASG in dem unteren Teil der Gräben zurückbleiben. Das Substrat wird dann einer Wärmebehandlung unterzogen, damit Arsen in das Substrat eindiffundiert, um erste Kondensatorelektroden zu bilden. Das übrige ASG wird durch Abstreifen entfernt. Eine dielektrische Elektrodentrennschicht des Kondensators wird dadurch ausgebildet, daß eine dünne Schicht aus Si₃N₄ abgelagert wird, und eine erneute Oxidierung vorgenommen wird, um eine dielektrische Elektrodentrennschicht des Kondensators aus Siliziumoxid/Siliziumnitrid (ON) auf den Seitenwänden der Gräben herzustellen. Eine N-dotierte erste Polysiliziumschicht wird abgelagert und ausgenommen, um den unteren Abschnitt der Gräben zu füllen. Die freiliegenden Abschnitte der dieelektrischen Elektrodentrennschicht auf den oberen Seitenwänden der Gräben werden entfernt. Eine Schutzkragenschicht aus SiO₂ wird auf dem Substrat abgelagert, einer Wärmebehandlung unterzogen, und rückgeätzt, um einen Kragen am oberen Abschnitt der Seitenwände in den Gräben zu erzeugen. Eine N-dotierte zweite Polysiliziumschicht wird abgelagert und ausgenommen, damit Abschnitte im oberen Teil der Gräben übrigbleiben, um die Gräbenkondensatoren auszubilden. Eine N-dotierte dritte Polysiliziumschicht wird abgelagert und rückgeätzt, um Polysiliziumverbindungsstreifen zu bilden, damit die Grabenkondensatoren mit dem Substrat verbunden werden, wo Halbleiterelemente ausgebildet werden. Flache Grabenöffnungen werden in den Bereichen über den Tiefgrabenkondensatoren und jeweils zwischen paarweise benachbarten Tiefgrabenkondensatoren geätzt, um die paarweise benachbarten Tiefgrabenkondensatoren elektrisch zu trennen. Flache Grabenöffnungen werden auch in das Substrat geätzt, um Isolierbereiche für andere Schaltungen zu bilden, beispielsweise DRAM-Peripherieschaltungen und vereinigte Logik/Speicherschaltungen. Es wird ein kurzer Schritt mit schneller thermischer Oxidierung durchgeführt, um eine dünne Schicht aus SiO₂ auf den freiliegenden Polysiliziumoberflächen auszubilden. Dann wird eine relativ dünne entsprechende Isolierschicht abgelagert, die vorzugsweise aus Si₃N₄ besteht. Eine zweite Isolierschicht wird mit ausreichender Dicke abgelagert, um die flachen Grabenöffnungen auszufüllen. Die zweite Isolierschicht wird zurückpoliert bis zur Anschlußflächenschicht aus Si₃N₄, um die Isolierung der wenig flachen Gräben herzustellen. Ein wesentliches Merkmal der vorliegenden Erfindung besteht darin, eine zweite Maskierungsschicht einzusetzen, die aus organischem Photolack besteht, wobei die Maske mit einem Muster versehen wird, um Schutzabschnitte der dritten Isolierschicht über dem Zentrum des Wafers zurückzulassen, wogegen die darunterliegende Anschlußflächenschicht aus Si₃N₄ am Waferrand freigelegt wird. Die Anschlußflächenschicht Si₃N₄ am Waferrand wird dann teilweise geätzt, um die Gleichförmigkeit des Si₃N₄ über dem Wafer zu verbessern, und die zweite Maske wird in einer Plasmaveraschungseinrichtung entfernt. Hierdurch wird das Array aus Kondensatoren mit tiefen Gräben fertiggestellt, bis einschließlich zu dem Schritt der Ausbildung der Isolierung der wenig flachen Gräben, mit verringerter Facettierung am Waferrand, und einer gleichförmigeren Dicke von Si₃N₄, wodurch die Verfahrensausbeute verbessert wird.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile hervorgehen. Es zeigt:

1 eine Querschnittsansicht nach dem Stand der Technik die eine SEM-Querschnittsansicht wiedergibt, von zwei benachbarten Gräben in einem Array aus Gräben mit normaler Facettierung bei zwei Gräben, die nicht am Rand des Wafers liegen;

2 eine schematische Querschnittsansicht beim Stand der Technik, die eine SEM-Querschnittsansicht wiedergibt, von zwei benachbarten Gräben des Arrays aus Gräben, die eine übermäßige Facettierung zeigen, wobei auch die Überätzung der Gräben am Rand des Wafers gezeigt ist;

3 bis 12 schematische Querschnittsansichten zweier benachbarter tiefer Gräben, wobei die Abfolge von Verfahrensschritten bei dem erfindungsgemäßen Verfahren dargestellt ist;

13 eine schematische Aufsicht auf einen Halbleiterwafer (Substrat), bei welchem das neue Maskendesign vorgesehen ist, um die Dicke der Siliziumnitrid-Anschlußflächenschicht am Rand des Wafers infolge des Effekts der ungleichförmigen Belastung während des chemisch-mechanischen Polierens zu verringern; und

14 ein Diagramm des Profils der Dicke des Siliziumnitrids nach der Isolierung flacher Gräben und dem chemisch-mechanischen Polieren unter Verwendung zweier verschiedener Polierverfahren, wobei die wesentliche Erhöhung der Dicke des Si₃N₄ in Abhängigkeit von der Entfernung zum Rand des Wafers infolge des Belastungseffekts dargestellt ist.

Es wird im einzelnen ein Verfahren zur Herstellung von Kondensatoren mit tiefen Gräben für DRAMs mit verringerter Überätzung am Rand des Wafers durch Erhöhung der Dicke der harten Maske geschildert, welche eine Anschlußflächenschicht aus Si₃N₄ enthält. Dann wird in einem späteren Verfahrensschritt eine zusätzliche Maske hergestellt, um den Zentrumsabschnitt des Wafers zu schützen, während freigelegte Abschnitte der Anschlußfläche aus Si₃N₄ woanders auf dem Substrat übrigbleiben. Das freiliegende Si₃N₄ wird dann teilweise zurückgeätzt, um eine gleichförmigere Anschlußfläche aus Si₃N₄ über den Wafer zu erzielen. Obwohl das Verfahren besonders gut bei der Herstellung verbesserter Kondensatoren mit tiefen Gräben über den Wafer einsetzbar ist, insbesondere zur Herstellung verläßlicherer Gräben am Rand des Wafers, werden Fachleute auf diesem Gebiet erkennen, daß dieses Verfahren allgemein bei anderen Anwendungen einsetzbar ist, bei denen eine Überätzung am Rand des Wafers auftritt, und auch dort, wo ein gleichförmigeres Rückpolieren gewünscht ist.

In 3 beginnt das Verfahren zur Herstellung dieser Kondensatoren mit tiefen Gräben mit der Bereitstellung eines Halbleitersubstrats 10. Das Substrat ist vorzugsweise P-dotiertes, einkristallines Silizium mit einer kristallographischen Orientierung <100>. Das Substrat wird thermisch oxidiert, um eine dünne Entspannungsschicht 11 aus SiO₂ zu erzeugen, die eine Dicke von etwa 3 bis 5 nm aufweist. Dann wird eine Anschlußflächenschicht 12 aus Siliziumnitrid mittels chemischer Dampfablagerung (CVD) und einer Mischung aus reagierenden Gasen abgelagert, beispielsweise Dichlorsilan (SiCl₂H₂) und Amoniak (NH₃). Die Anschlußflächenschicht 12 aus Si₃N₄ wird mit einer Dicke abgelagert, die dazu ausreichend ist, eine Überätzung (Facettierung der Öffnungen der tiefen Gräben) am Rand des Wafers zu verringern. Die bevorzugte Dicke der Anschlußflächenschicht 12 aus Si₃N₄ beträgt beispielsweise etwa 180 bis etwa 220 nm. Dann wird eine erste Isolierschicht 14 abgelagert, um eine harte Maske zum Ätzen der tiefen Gräben (DT) fertigzustellen. Die Schicht 14 besteht vorzugsweise aus Borsilikatglas (BSG), und wird mittels CVD unter Einsatz von Tetraethosiloxan (TEOS) als reagierendem Gas und Bor als Dotiergas hergestellt, und in einer Dicke zwischen etwa 500 und 700 nm abgelagert.

Wie immer noch aus 3 hervorgeht, werden herkömmliche Photolithographieverfahren und anisotrope Plasmaätzung dazu verwendet, ein Array aus Öffnungen 2 in der harten Maskierungsschicht (12 und 14) im Substrat zu ätzen. Typischerweise wird eine reflexionsverhindernde Beschichtung (ARC) auf das Substrat aufgebracht, bevor der Photolack aufgebracht wird, um Reflexionen zu minimieren, und die Abbildungstreue des Photolacks zu verbessern. Die ARC und der Photolack sind in dieser Figur nicht dargestellt. Die anisotrope Plasmaätzung wird in einer Ätzvorrichtung mit einem Plasma hoher Dichte (HDP) oder einer Einrichtung mit reaktiver Ionenätzung (RIE) durchgeführt, um das Array aus Öffnungen 2 zum Ätzen der tiefen Gräben herzustellen. Nur zwei benachbarte Öffnungen des Arrays der Öffnungen sind in der Figur dargestellt.

Gemäß 4 wird nach Entfernen der Photolackmaske die harte Maske (12 und 14) als Ätzmaske verwendet, und wird anisotrope Plasmaätzung dazu verwendet, tiefe Gräben 12 in das Substrat für Kondensatoren zu ätzen. Die Ätzung wird in einer HDP-Ätzvorrichtung durchgeführt, wobei vorzugsweise ein Ätzgas auf Chlorgrundlage verwendet wird, beispielsweise Cl₂ oder HCL, oder aber Br. Für heutige DRAM-Erzeugnisse werden typischerweise die tiefen Gräben 2 auf eine Tiefe von etwa 7 und 8 Mikrometer geätzt, mit einer Öffnungsbreite von etwa 0,18 bis 0,28 μm. Infolge der Tiefe der Gräben sind die sehr tiefliegenden Böden der Gräben nicht dargestellt, um die Zeichnungen zu vereinfachen.

Wie in 5 gezeigt ist, wird ein mit Arsen dotiertes Glas (ASG) abgelagert, um die tiefen Gräben 2 zu füllen. Das ASG wird vorzugsweise mittels CVD abgelagert. Dann wird das ASG rückgeätzt, damit Abschnitte des ASG in den unteren Abschnitten der Gräben 2 übrigbleiben. Das ASG wird dadurch rückgeätzt, daß eine Naßätzung und eine gepufferte Fluorwasserstoffätzlösung (BHF) eingesetzt werden. Eine Diffusionskappenoxidschicht (nicht gezeigt) wird abgelagert, um eine Diffusion von As von der Oberseite der ASG-Diffusionsquelle nach außen in den Gräben zu verhindern. Typischerweise ist die Diffusionskappenoxidschicht mittels CVD erzeugt, besteht aus SiO₂, und wird unter Verwendung von TEOS als reagierendem Gas abgelagert.

Wie immer noch aus 5 hervorgeht, wird das Substrat 10 dann wärmebehandelt, damit Arsen von dem ASG in das Substrat eindiffundiert, um N-dotierte erste Kondensatorelektroden 26 in dem Substrat neben dem unteren Abschnitt der Gräben 2 herzustellen. Die bevorzugte Dotierkonzentration der Kondensatorelektroden 16 liegt zwischen etwa 5,0 × 10¹⁹ und 1,0 × 10²⁰ Atome/cm³. Das ASG wird dann durch Abstreifen entfernt, unter Verwendung einer BHF-Lösung. Nur die oberen Abschnitte der Kondensatorelektroden sind in 5 dargestellt. In 5 sind die ersten Kondensatorelektroden 16 gezeigt, nachdem das ASG und die Kappenoxidschicht entfernt wurde.

Gemäß 6 wird eine dielektrische Elektrodentrennschicht 18 eines Kondensators auf den Seitenwänden der Gräben 2 ausgebildet, durch Ablagerung einer dünnen Schicht aus Si₃N₄. Das Si₃N₄ wird typischerweise mittels LPCVD abgelagert, wobei de SiCl₂H₂ und NH₃ als reagierende Gase verwendet werden, und wird in einer bevorzugten Dicke von etwa 4 bis 5 nm abgelagert. Ein Oxid wird auf der Si₃N₄-Schicht durch erneute Oxidation ausgebildet, um eine Schicht aus Siliziumoxid/Siliziumnitrid (ON) auszubilden, und so die dielektrische Elektrodentrennschicht 18 des Kondensators auf den Seitenwänden der Gräben fertigzustellen. Durch die thermische Oxidation werden auch die Stiftlöcher in der Si₃N₄-Schicht minimiert.

Wie nunmehr aus 6 deutlich wird, wird eine N-dotierte erste Polysiliziumschicht 20 mit ausreichender Dicke abgelagert, um die Gräben 2 zu füllen. Die Schicht 20 wird mittels LPCVD abgelagert, unter Verwendung von SiH₄ als reagierendem Gas, und wird in-situ dotiert, mit einem Dotiermittel des Typs N, beispielsweise Phosphor, bis zu einer bevorzugten Konzentration von etwa 8,0 × 10¹⁹ bis 3,0 × 10²⁰ Atome/cm³. Dann wird die Polysiliziumschicht 20 rückgeätzt, um das Polysilizium wegzunehmen, und den unteren Abschnitt der Gräben 2 zu füllen. Die dieelektrische Elektrodentrennschicht 18, die in den oberen Abschnitten der Gräben freigelegt wird, wird selektiv entfernt, wie dies in 6 gezeigt ist. ON wird durch Naßätzung in einer Lösung von BHF oder HF entfernt.

Gemäß 7 wird eine winkeltreue Kragenschicht 22 aus SiO₂ auf dem Substrat 10 und auf den Seitenwänden in den oberen Abschnitten der Gräben abgelagert. Das SiO₂ wird vorzugsweise mittels CVD abgelagert, wobei beispielsweise TEOS als reagierendes Gas verwendet wird, und wird in einer Dicke von etwa 50 bis etwa 70 nm abgelagert. Nach einer Wärmebehandlung wird die Kragenschicht 22 aus SiO₂ anisotrop zurückgeätzt, um einen Kragen an den oberen Abschnitten der Seitenwände in den Gräben 2 auszubilden. Die Ätzung entfernt gleichzeitig das Kragenoxid auf dem ersten Polysilizium 20 in den Bodenabschnitten der Gräben.

Wie immer noch aus 7 hervorgeht, wird eine N-dotierte zweite Polysiliziumschicht 24 mit ausreichender Dicke abgelagert, um die Gräben 2 zu füllen. Die Schicht 24 wird mittels LPCVD abgelagert, wobei SiH₄ als reagierendes Gas verwendet wird, und wird in-situ dotiert, mit einem N-Dotiermittel wie beispielsweise Phosphor, bis zu einer bevorzugten Konzentration von etwa 1,0 × 10¹⁹ bis 1,0 × 10²⁰ Atome/cm³. Dann wird die Polysiliziumschicht 24 zurückgeätzt, um das Polysilizium in den oberen Abschnitten der Gräben und unterhalb der oberen Oberfläche des Substrats 10 zu entfernen. Die oberen Abschnitte des Kragenoxids 22 werden dann abgestreift, beispielsweise durch Tauchätzung in Flußsäure (HF), um das Siliziumsubstrat 10 am oberen Rand der Gräben 2 freizulegen, wie dies in 7 gezeigt ist.

Gemäß 8 wird eine dritte Polysiliziumschicht 26 mit ausreichender Dicke abgelagert, um die Gräben 2 zu füllen. Die Schicht 26 wird dann chemisch-mechanisch rückpoliert, bis auf die Anschlußflächenschicht 12 aus Si₃N₄, und das verbleibende Polysilizium 26 in den Gräben 2 wird ausgenommen, um Polysiliziumverbindungsstreifen 26 auszubilden, damit die Grabenkondensatoren (Abschnitt 24) mit dem Substrat 10 verbunden werden, wo typischerweise Halbleiterelemente ausgebildet werden. Das Polysilizium 26 wird N⁺ dotiert, um für gute elektrische Verbindungen zu sorgen.

Wie aus 9 hervorgeht, wird dann die flache Grabenisolierung ausgebildet. Flache Grabenöffnungen 4 werden in das Substrat geätzt, um die aktiven Elementebereiche für elektrische Schaltungen zu trennen. Gleichzeitig werden die flachen Gräben 4 ebenfalls über und zwischen Paaren von Grabenkondensatoren in den tiefen Gräben 2 geätzt, um benachbarte Kondensatoren elektrisch zu trennen. Vorzugsweise werden die flachen Gräben 4 auf eine Tiefe von etwa 250 bis etwa 300 nm unterhalb der Substratoberfläche 10 geätzt. Die freiliegenden Oberflächen des Polysiliziums (26, 24 und 20) und des Substrats 10 werden einer schnellen thermischen Oxidation ausgesetzt, um einen dünnen Film aus SiO₂ (nicht gezeigt) auszubilden, um Oberflächenschäden zu verringern (Kriechströme). Dann wird eine relativ dünne, winkeltreue Isolierschicht 28 abgelagert. Die Schicht 28 besteht vorzugsweise aus Si₃N₄ und wird mit einer Dicke von etwa 10 bis 20 nm abgelagert.

Wie wiederum aus 9 hervorgeht, wird eine zweite Isolierschicht 30 mit ausreichender Dicke abgelagert, um die flachen Grabenöffnungen 4 auszufüllen. Die Schicht 30 besteht vorzugsweise aus SiO₂, und wird mittels CVD mit einem Plasma hoher Dichte auf eine Dicke abgelagert, die zumindest gleich der Gesamttiefe der Gräben 4 in der Anschlußflächenschicht 12 aus Si₃N₄ und in dem Substrat 10 ist. Mit der Schicht 30 wird dann ein chemisch-mechanisches Polieren (CMP) durchgeführt, zurück zur Anschlußflächenschicht 12, die auch als Polierstoppschicht dient, um STI 30 in den Öffnungen 4 herzustellen. Unglücklicherweise ist die CMP-Rate über den Wafer notwendigerweise ungleichförmig, was dazu führt, daß die Anschlußflächenschicht 12 eine erhöhte Dicke 12' am Rand des Wafers aufweist, wobei der Rand mit E und das Zentrum mit C bei dem Wafer in 9 bezeichnet ist.

Wie in 10 gezeigt, besteht ein wesentliches Merkmal der vorliegenden Erfindung darin, eine zweite Maskierungsschicht 32 abzulagern. Die zweite Maske 32 besteht vorzugsweise aus einem organischen Photolack, und wird durch Schleuderbeschichtung in einer Dicke von etwa 200 bis 500 nm aufgebracht, in Abhängigkeit von den Anforderungen an die Ätzung. Der Photolack wird dann belichtet und entwickelt. Die Maske wird mit einem Muster versehen, um Schutzabschnitte der Maske 32 über den Zentrumsabschnitten C des Wafers übrig zu lassen, wogegen die darunterliegende Anschlußflächenschicht 12 aus Si₃N₄ freigelegt wird, welche den Abschnitt, der mit 12' bezeichnet ist, aufweist, der eine erhöhte Dicke am Rand E des Wafers aufweist. Zum besseren Verständnis des Verfahrens ist eine Aufsicht auf den Wafer 10 in 13 gezeigt. Das Zentrum des Wafers mit der Maske ist als Zentrumsbereich C dargestellt, und der Rand des Wafers als Randbereich E. Weiterhin ist ein Chipbereich 7 dargestellt, der ein elektrisches Element oder eine integrierte Schaltung in der Nähe des Rands des Wafers repräsentiert.

Gemäß 11 wird die Maske 32 dazu verwendet, das Zentrum C des Wafers zu schützen, während der dickere Abschnitt 12' der Anschlußflächenschicht 12 durch selektives Ätzen entfernt wird. Der Abschnitt 12' aus Si₃N₄ wird durch zeitlich genau festgelegte Naßätzung entfernt, oder durch eine Plasmaätzung. Die bevorzugte Naßätzung wird unter Einsatz heißer Phosphorsäure (H₃PO₄) durchgeführt. Nach der Entfernung des dickeren Abschnitts 12' der Anschlußflächenschicht 12 zur Ausbildung einer gleichmäßigeren Dicke über den Wafer wird die Maskierungsschicht 32 durch Plasmaveraschung entfernt.

Schließlich wird, wie in 12 gezeigt ist, die Anschlußflächenschicht 12 aus Si₃N₄ selektiv entfernt, bis zur Anschlußflächenoxidschicht 11, unter Verwendung einer Ätzung mit heißer Phosphorsäure.

Zwar wurde die Erfindung speziell unter Bezugnahme auf ihre bevorzugten Ausführungsformen geschildert und erläutert, jedoch wissen Fachleute, daß sich verschiedene Abänderungen der Form und von Einzelheiten vornehmen lassen, ohne vom Wesen und Umfang der Erfindung abzuweichen, die sich aus der Gesamtheit der Anmeldeunterlagen ergeben und von den beigefügten Patentansprüchen umfaßt sein sollen.

Claims

Verfahren zur Herstellung eines Arrays aus Tiefgrabenkondensatoren für DRAM-Elemente, mit verringerter Überätzung der tiefen Gräben am Substratrand und einer gleichmäßigeren Anschlußflächennitridschicht über das Substrat, mit folgenden Schritten: Bereitstellen eines Siliziumsubstrats (10); Ausbilden einer harten Maskierungsschicht, die aus einer Anschlußflächenschicht (12) aus Siliziumnitrid und einer ersten Isolierschicht (14) besteht, wobei die Siliziumnitridschicht mit einer Dicke abgelagert wird, die dazu ausreicht, dass bei den nachfolgenden Ätzschritten eine Überätzung am Rand des Substrats verhindert wird; Bereitstellen einer harten Maske durch Ausbilden eines Arrays aus Öffnungen durch die harte Maskierungsschicht (12, 14) bis zum Substrat (10), und Verwenden der harten Maske zum Ätzen tiefer Gräben (2) in das Substrat (10); Ausbilden von Tiefgrabenkondensatoren in den tiefen Gräben (2); Ätzen flacher Grabenöffnungen (4) in den Bereichen über den Tiefgrabenkondensatoren und jeweils zwischen paarweise benachbarten Tiefgrabenkondensatoren, um die paarweise benachbarten Tiefgrabenkondensatoren elektrisch zu trennen; Ablagern einer konformen Isolierschicht (28) und Ablagern einer zweiten Isolierschicht (30), die ausreichend dick ist, um die flachen Grabenöffnungen (4) auszufüllen; Rückpolieren der zweiten Isolierschicht (30), um eine Flachgrabenisolierung in den flachen Grabenöffnungen (4) auszubilden; Ablagern einer zweiten Maskierungsschicht (32); Strukturieren der zweiten Maskierungsschicht (32), wobei über dem Zentrum (C) des Substrats (10) eine schützende Deckschicht übrig gelassen wird, während am Rand (E) des Substrats (10) die Anschlußflächenschicht (12) aus Siliziumnitrid freigelegt wird; und teilweises Ätzen der Anschlußflächennitridschicht (12) am Substratrand (E), um die Gleichförmigkeit der Anschlußflächenschicht (12) aus Siliziumnitrid über das Substrat (10) zu verbessern.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Anschlußflächenschicht (12) aus Siliziumnitrid in einer Dicke von etwa 180 bis 220 nm abgelagert wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Isolierschicht (14) aus einem Borsilikatglas besteht, und in einer Dicke von etwa 500 bis 700 nm abgelagert wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die tiefen Gräben (2) auf eine Tiefe zwischen 7 und 8 Mikrometer geätzt werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Grabenkondensatoren folgendermaßen hergestellt werden: Ausbildung eines mit Arsen dotierten Glases im unteren Abschnitt der Gräben (2), und Wärmebehandlung, damit Arsen in das Substrat eindiffundiert, um erste Kondensatorelektroden (26) auszubilden, und Entfernen des mit Arsen dotierten Glases; Ausbildung einer dielektrischen Elektrodentrennschicht (18) des Kondensators durch Ablagerung einer Siliziumnitridschicht und erneutes Oxidieren zur Ausbildung der dielektrischen Elektrodentrennschicht (18) des Kondensators auf Seitenwänden der Gräben (2); Herstellung von N-dotiertem ersten Polysilizium (20) zum Ausfüllen des unteren Abschnitts der Gräben (2), und Entfernen freiliegender Abschnitte der dielektrischen Elektrodentrennschicht (18) im oberen Abschnitt der Gräben (2); Ablagerung einer Siliziumoxid/Kragenschicht (22) und Rückätzung zur Ausbildung eines Kragens am oberen Abschnitt der Seitenwände der Gräben (2); Herstellung von N-dotiertem zweiten Polysilizium (24) in dem oberen Abschnitt der Gräben (2) zur Ausbildung der Grabenkondensatoren; und Ablagerung einer N-dotierten dritten Polysiliziumschicht (26), und Rückätzung zur Ausbildung von Polysilizium-Verbindungsstreifen, um die Grabenkondensatoren mit dem Substrat zu verbinden (10).
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Öffnungen (4) der flachen Gräben in das Siliziumsubstrat (10) bis zu einer Tiefe zwischen etwa 250 und 300 nm geätzt werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die konforme Isolierschicht (28) aus Siliziumnitrid besteht, und in einer Dicke von etwa 10 bis 20 nm abgelagert wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Isolierschicht (30) aus Siliziumoxid besteht, das durch chemische Dampfablagerung mit einem Plasma hoher Dichte (HDP-CVD) abgelagert wird, unter Verwendung eines reagierenden Gases aus Tetraethosiloxan (TEOS), und mit einer Dicke, die größer ist als die Tiefe des flachen Grabens.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Maskierungsschicht (32) aus einem organischen Photolack besteht, und durch Schleuderbeschichtung in einer Dicke von etwa 200 bis 500 nm aufgebracht wird.
Verfahren nach Anspruch 5, mit dem weiteren Schritt: selektives Entfernen der Anschlußflächenschicht (12) aus Siliziumnitrid, um das Array der Tiefgrabenkondensatoren für DRAM-Elemente fertigzustellen.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Anschlußflächenschicht (12) aus Siliziumnitrid in einer Dicke von etwa 180 bis 220 nm abgelagert wird.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die erste Isolierschicht (14) aus einem Borsilikatglas besteht, und in einer Dicke von 500 bis 700 nm abgelagert wird.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die tiefen Gräben auf eine Tiefe von etwa 7 bis 8 Mikrometer geätzt werden.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Öffnungen (4) der flachen Gräben in das Siliziumsubstrat (10) auf eine Tiefe von etwa 250 bis 300 geätzt werden.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die konforme Isolierschicht (28) aus Siliziumnitrid besteht, und in einer Dicke von etwa 10 bis 20 nm abgelagert wird.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die zweite Isolierschicht (30) aus Siliziumoxid besteht, das durch chemische Dampfablagerung mit einem Plasma hoher Dichte (HDP-CVD) abgelagert wird, unter Verwendung eines reagierenden Gases aus Tetraethosiloxan (TEOS), und mit einer Dicke, die größer ist als die Tiefe des flachen Grabens.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die zweite Maskierungsschicht (32) von dem Substrat (10) unter Einsatz einer Plasmaveraschungsvorrichtung entfernt wird.