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TECHNISCHES GEBIET
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Die vorliegende Erfindung betrifft allgemein die Herstellung von integrierten Schaltungen (ICs), und spezieller die Herstellung von Speicher-ICs.
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ALLGEMEINER STAND DER TECHNIK
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Halbleiterbauelemente werden in verschiedenen elektronischen Anwendungen genutzt, wie zum Beispiel PCs und Mobilfunktelefonen. In der Halbleiterindustrie geht die Tendenz dahin, die Abmessungen von auf integrierten Schaltungen angebrachten Halbleiter-bauelementen zu verringern. Die Miniaturisierung wird allgemein benötigt, um die steigende Dichte von für die heutigen Halbleiterprodukte notwendigen Schaltungen unterzubringen.
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Ein in elektronischen Systemen zum Speichern von Daten häufig verwendetes Halbleiterprodukt ist ein Halbleiterspeicherbauelement, und eine übliche Art von Halbleiterspeicherbauelement ist ein dynamischer Direktzugriffsspeicher (DRAM). Ein DRAM enthält typischerweise Millionen oder Milliarden von matrixartig angeordneten, einzelnen DRAN-Zellen, wobei jede Zelle ein Datenbit speichert. Eine DRAN-Speicherzelle enthält typischerweise einen Zugriffs-Feldeffekttransistor (FET) und einen Speicherkondensator. Der Zugriffs-FET ermöglicht die Übertragung von Datenladungen zu und vom Speicherkondensator während der Lese- und Schreibvorgänge. Zusätzlich werden die Datenladungen im Speicherkondensator periodisch während eines Auffrischvorgangs aufgefrischt.
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DRAM-Speicherkondensatoren werden üblicherweise durch Ätzen tiefer Gräben in einem Substrat gebildet. Es werden mehrere Schichten von leitenden und isolierenden Materialien abgelagert, um einen Speicherkondensator zu erzeugen, der zum Speichern eines Datenbits geeignet ist, das von einer Eins oder Null dargestellt wird. Die DRAM-Gestaltungen gemäß dem Stand der Technik weisen typischerweise einen Zugriffs-FET auf, der in einer weiteren Schicht an der Seite des Speicherkondensators angeordnet ist. Zu neueren DRAM-Gestaltungen gehört die Anordnung des Zugriffs-FET direkt oberhalb des Speicherkondensators im oberen Teil des Grabens, wodurch Oberfläche eingespart wird, was dazu führt, daß mehr DRAM-Zellen auf einem einzigen Chip angeordnet werden können.
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Ein als eine ”vergrabene Brücke” (”buried strap”) bekanntes Element ist ein leitender Pfad, der einen Speicherzellen-Speicherkondensator mit dem Drain eines Zugriffstransistors elektrisch koppelt. In der Transistortechnologie mit vertikalem Zugriff wird der Kondensator im unteren Teil des Grabens ausgebildet und der Zugriffstransistor wird im oberen Teil des Grabens ausgebildet. Eine dicke dielektrische Schicht, die ”Grabenoberkantenoxid” (TTO – Trench Top Oxide) genannt wird, bildet die elektrische Isolierung zwischen dem Kondensator und dem Transistor. Die Brückenverbindung ist unter der Waferoberfläche in der Grabenseitenwand unter dem TTO vergraben. Eine Dotiermittel-Ausdiffusion von der Brücke in die Siliziumseitenwand erzeugt einen dotierten Teil und bildet den Drain des Zugriffstransistors. Die Bildung einer vergrabenen Brücke gemäß dem Stand der Technik verwendet typischerweise die Abscheidung eines TTO im oberen Teil des Grabens. Das typische TTO enthält Tetraethoxysilan (TEOS), das, wenn es abgeschieden ist, am Boden dicker ist als an den Seiten. Da das Vorhandensein von TEOS an den Seiten der Gräben einer DRAN-Speicherzelle nicht erwünscht ist, sind zusätzliche Verfahrensschritte notwendig, um das TTO von den Grabenseitenwänden zu entfernen. Eine TTO-Seitenwandätzung erfordert typischerweise eine Maßätzung, wodurch das im Graben verbleibende TTO stark ungleichmäßig wird. Außerdem ermöglicht eine TTO-TEOS-Ablagerung keine geeignete Steuerung der Dicke des TTO. Eine genaue Steuerung der Dicke des TTO ist aber notwendig, da der von der vergrabenen Brücke ausdiffundierte Bereich einerseits über das vertikale Gate-Oxid des Zugriffstransistors hinausreichen muß und er sich andererseits nicht mit den ausdiffundierten Gebieten von benachbarten Gräben vermischen darf, was zu Floating-Body-Effekten führt.
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Die Druckschrift
DE 199 30 748 A1 betrifft ein Verfahren zur Herstellung einer EEPROM-Speicherzelle mit einem Grabenkondensator. Dabei werden ein Halbleiterwafer mit einem Substrat bereitgestellt, mehrere Gräben im Halbleitersubstrat gebildet, eine erste Oxidschicht auf das Substrat aufgebracht, ein erstes Halbleitermaterial auf die erste Oxidschicht aufgebracht, ein oberer Teil des Halbleitermaterials entfernt, wobei ein Teil des ersten Halbleitermaterials innerhalb der Gräben verbleibt, ein oberer Teil der ersten Oxidschicht bis auf eine erste Höhe unterhalb der Oberseite des ersten Halbleitermaterials innerhalb der Gräben entfernt, eine Nitridschicht auf dem freigelegten Halbleitersubstrat innerhalb der Gräben ausgebildet und eine zweite Halbleiterschicht auf die Nitridschicht aufgebracht. Die Druckschrift
DE 101 16 529 A1 betrifft ein Verfahren zur Herstellung von Kondensatoren mit tiefen Gräben für DRAMS mit verringerter Facettierung an der Substratkante und zur Bereitstellung einer gleichförmigen Anschlussflächenschicht aus Si
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4 über das Substrat. Die Druckschrift
EP 1 071 129 A2 betrifft eine DRAM-Speicherzelle mit einem Speicherkondensator mit tiefem Graben, wobei ein aktiver Transistor teilweise an einer Seitenwand des Grabens angeordnet ist und die Seitenwand zu einer kristalllografischen Ebene mit krisalllografischer Orientierung entlang einer einzelnen Kristallachse ausgerichtet ist.
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Was in der Technik benötigt wird, ist ein Verfahren zur Bildung einer vergrabenen Brücke, die eine verbesserte Steuerung der TTO-Dicke ermöglicht und eine geringer Anzahl von Verfahrensschritten als bei den TEOS-TTO-Abscheidungen gemäß dem Stand der Technik erfordert.
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KURZE DARSTELLUNG DER ERFINDUNG
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Als ein Verfahren zur Bildung einer vergrabenen Brücke einer Speicherzelle, das keinen TEOS-Ablagerungsprozeß zur Bildung von TTO erfordert, führen Ausführungsformen der vorliegenden Erfindung zu technischen Vorteilen. Ein Halbleitermaterial wird über und in den Gräben abgelagert. Eine vertikale Dotiermittel-Implantierung dotiert die Oberfläche und nicht die Seitenwände des Halbleitermaterials innerhalb der Gräben. Das undotierte Halbleitermaterial wird von den Grabenseitenwänden entfernt, und das in den Gräben verbleibende, dotierte Halbleitermaterial wird in einem thermischen Oxidationsverfahren oxidiert.
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Es wird ein Verfahren zur Herstellung einer Halbleiter-Speicherzelle offenbart, bei dem ein Halbleiterwafer mit einem Substratwafer bereitgestellt wird, mehrere Gräben im Substrat gebildet werden, Kondensatorstrukturen im unteren Teil der Gräben und ein Kragenoxid im oberen Teil des Grabens gebildet werden, und der Graben mit einem ersten Halbleitermaterial gefüllt wird. Bei diesem Verfahren wird ein oberer Teil des Halbleitermaterials entfernt, wobei ein Teil des ersten Halbleitermaterials innerhalb der Gräben verbleibt, und ein oberer Teil der Kragenoxidschicht entfernt. Unter Verwendung eines Überätzungsprozesses wird das Kragenoxid bis auf eine Höhe unterhalb der Oberseite des ersten Halbleitermaterials innerhalb der Gräben ausgespart und bildet einen Divot. Bei diesem Verfahren wird eine dünne Nitridschicht auf dem freigelegten Halbleitersubstrat innerhalb der Gräben ausgebildet, eine zweite Halbleiterschicht wird auf die Nitridschicht aufgebracht, und der Wafer wird einem vertikalen Implantierungsprozeß mit einem Dotiermittel ausgesetzt, um die Oberflächen und die waagrechte Fläche innerhalb des Grabens der zweiten Halbleiterschicht zu dotieren, wobei die zweite Halbleiterschicht auf den Seitenwänden der Gräben undatiert bleibt. Die undatierte zweite Halbleiterschicht wird von den Grabenseitenwänden entfernt, und die auf dem ersten Halbleitermaterial angeordnete, dotierte zweite Halbleiterschicht wird oxidiert.
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Weiter wird ein Verfahren zur Bildung einer vergrabenen Brücke für einen vertikalen DRAM offenbart, der mehrere Gräben aufweist, die in einem Substrat auf einem Halbleiterwafer ausgebildet sind. Bei diesem Verfahren wird eine erste Oxidschicht auf das Substrat aufgebracht, ein erstes Halbleitermaterial wird in den Gräben bis auf eine Höhe unterhalb der Oberfläche des Substrats abgeschieden, ein oberer Teil der ersten Oxidschicht wird bis auf eine Höhe unterhalb der Oberseite des ersten Halbleitermaterials innerhalb der Gräben entfernt, und eine Nitridschicht wird auf dem freigelegten Halbleitersubstrat auf den Grabenseitenwänden ausgebildet. Bei diesem Verfahren wird eine zweite Halbleiterschicht auf die Nitridschicht aufgebracht, die Oberflächen der zweiten Halbleiterschicht werden dotiert, wobei die zweite Halbleiterschicht auf den Grabenseitenwänden undotiert bleibt, die undotierte Halbleiterschicht wird von den Grabenseitenwänden entfernt, und die dotierte zweite Halbleiterschicht wird auf dem ersten Halbleitermaterial oxidiert, um ein Oxidgebiet innerhalb der dotierten zweiten Halbleiterschicht zu bilden.
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Weiter wird ein Verfahren zur Bearbeitung eines Halbleiterbauelements offenbart, bei dem eine erste Oxidschicht auf ein Substrat aufgebracht wird, wobei im Substrat Gräben ausgebildet sind. Ein erstes Halbleitermaterial wird auf die erste Oxidschicht aufgebracht, und ein oberer Teil des Halbleitermaterials wird entfernt, wobei ein Teil des ersten Halbleitermaterials innerhalb der Gräben verbleibt. Bei diesem Verfahren wird ein oberer Teil der ersten Oxidschicht bis auf eine Höhe unterhalb der Oberseite des ersten Halbleitermaterials innerhalb der Gräben entfernt, eine Nitridschicht wird auf dem freigelegten Halbleitersubstrat innerhalb der Gräben gebildet, und eine zweite Halbleiterschicht wird auf die Nitridschicht aufgebracht. Die Oberflächen der zweiten Halbleiterschicht werden dotiert, wobei die zweite Halbleiterschicht auf den Seitenwänden der Gräben undatiert bleibt. Die undatierte zweite Halbleiterschicht wird von den Grabenseitenwänden entfernt, und die dotierte zweite Halbleiterschicht, die auf dem ersten Halbleitermaterial angeordnet ist, wird oxidiert.
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Die Vorteile der Ausführungsformen der Erfindung enthalten das Vorsehen eines Verfahrens zur Bildung einer vergrabenen Brücke, das keine TEOS-Abscheidung oder kein Naßätzen einer Seitenwand zum Entfernen von TEOS-TTO von den Grabenseitenwänden erfordert wie im Stand der Technik. Ausführungsformen der vorliegenden Erfindung führen zu einer verbesserten Dickensteuerung und einer Gleichmäßigkeit des TTO von vergrabenen Brücken, erlauben die Reduzierung des Ausdiffundierens der vergrabenen Brückenverbindung und führen zu reduzierten Floating-Body-Effekten.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die obigen Merkmale der vorliegenden Erfindung werden anhand der nachfolgenden Beschreibungen im Zusammenhang mit den beiliegenden Zeichnungen besser verstanden, in denen
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die 1 bis 7 im Querschnitt einen Halbleiterwafer in verschiedenen Stadien eines Verfahrensablaufs zur Bildung einer vergrabenen Brücke gemäß einer Ausführungsform der vorliegenden Erfindung zeigen.
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Gleiche Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich auf gleiche Bauteile, sofern nichts anders angegeben ist. Die Figuren dienen dazu, die relevanten Aspekte der bevorzugten Ausführungsformen deutlich zu machen, und sind nicht unbedingt maßstabsgerecht.
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AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
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Auf eine Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung folgt eine Erörterung einiger Vorteile der Ausführungsformen der Erfindung. In jeder Figur ist ein Querschnitt durch nur eine Speicherzelle gezeigt, obwohl natürlich viele andere Speicherzellen und Bauteile von Speicherzellen in den gezeigten Halbleiterbauelementen vorhanden sein können.
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In 1 ist ein Halbleiterwafer 10 gezeigt, der ein Substrat 11 aufweist. Das Substrat 11 umfaßt typischerweise ein Halbleitermaterial wie zum Beispiel einkristallines Silizium und kann andere leitende Schichten oder andere Halbleiterelemente wie zum Beispiel Transistoren oder Dioden aufweisen. Das Substrat 11 kann alternativ Verbundhalbleiter umfassen, wie zum Beispiel GaAs, InP, Si/Ge, SiC.
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Ein Padnitrid 12 wird auf das Halbleitersubstrat 11 aufgebracht. Das Padnitrid 12 umfaßt vorzugsweise Siliziumnitrid, das in einer Dicke von 100 bis 300 nm aufgebracht wird. Alternativ kann das Padnitrid 12 zum Beispiel andere Nitride oder Oxide umfassen.
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Mehrere Gräben 14 werden im Halbleiterwafer 10 ausgebildet. Die Gräben 14 können ein hohes Seitenverhältnis aufweisen, z. B. kann die Tiefe viel größer sein als die Breite. Die Gräben 14 können zum Beispiel 100 nm breit und bezüglich der Oberseite des Substrate 11 10 μm tief sein. Die Gräben 14 können von der Oberseite des Wafers 10 gesehen eine ovale Form haben, aber alternativ können die Gräben 14 andere Formen aufweisen, zum Beispiel quadratisch, rechteckig oder kreisförmig. Die Gräben 14 können einen Speicherknoten oder Kondensator einer Speicherzelle bilden, wie zum Beispiel in einem DRAM.
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Eine erste Oxidschicht 16 wird innerhalb des oberen Teils der Gräben 14 abgelagert oder ausgebildet, wie in 1 gezeigt. Im unteren Teil der Gräben können Speicherkondensatoren ausgebildet werden. Die erste Oxidschicht 16 enthält vorzugsweise Siliziumdioxid und kann beispielsweise andere isolierende Materialien enthalten. Die erste Oxidschicht 16 kann z. B. etwa 10 nm bis 40 nm dick sein. Die erste Oxidschicht 16 wirkt wie ein Grabenisolationskragen für die DRAM-Speicherzelle, die vom Graben 14 zum Beispiel in einem vertikalen DRAM gebildet wird. Der Grabenisolationskragen dient dazu, Bauelemente auf dem Wafer 10 voneinander zu isolieren.
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Ein erstes Halbleitermaterial 18 wird innerhalb der Gräben 14 über der ersten Oxidschicht 16 abgelagert. Das erste Halbleitermaterial 18 umfaßt vorzugsweise Polysilizium, das in einer Dicke von z. B. etwa 200 nm abgelagert wird, und kann zum Beispiel alternativ andere Halbleitermaterialien umfassen. Ein chemisch-mechanisches Polieren (CMP) kann durchgeführt werden, um das erste Halbleitermaterial 18 von der Oberseite des Wafers zu entfernen und den Wafer 10 zu planarisieren.
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Das erste Halbleitermaterial 18 wird, zum Beispiel unter Verwendung eines Trockenätzverfahrens, von der Oberfläche des Wafers 10 entfernt oder weggeätzt, und zwar bis auf eine Tiefe innerhalb der Gräben 14 unterhalb der Oberseite des Substrats 11 von zum Beispiel 300–400 nm. Das Entfernen der Grabenfüllung des ersten Halbleitermaterials 18 definiert die Kanallängen des Zugriffstransistors und legt den von der ersten Oxidschicht 16 gebildeten Grabenisolationskragen frei, wie in 1 gezeigt.
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Dann wird der Kragen 16 ausgeätzt, wie in 2 gezeigt. Vorzugsweise wird ein reaktives Ionenätzen (RIE) oder Naßätzen durchgeführt, um den oberen Teil der ersten Oxidschicht 16 von den Seitenwänden des Grabens 14 bis in eine Tiefe zu entfernen, die unter der Oberseite des ersten Halbleitermaterials 18 innerhalb der Gräben 14 liegt. Alternativ können andere Ätzarten für das Ausätzen des Kragens 16 verwendet werden.
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Der Wafer 10 wird einem Nitrierverfahren ausgesetzt, wie in 3 gezeigt, um eine dünne Nitridschicht 20 auf den Seitenwänden des Grabens 14 zu bilden. Beim Nitrieren bildet sich die Nitridschicht 20 auch über den freigelegten Oberflächen des ersten Halbleitermaterials 18. Vorzugsweise enthält das Nitrierverfahren eine Einwirkung von Ammoniak (NH3) bei erhöhter Temperatur, zum Beispiel zwischen etwa 500 und 800°C, über einen Zeitraum von zwischen etwa 10 und 30 Minuten. Das Ammoniak reagiert mit dem freigelegten Halbleitermaterial des Substrats 11, wie zum Beispiel Silizium, unter Bildung einer Nitridschicht 20, die zum Beispiel 0,5–1 nm Siliziumnitrid umfaßt.
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Eine Polysilizium-Ablagerung für die Brückenverbindung wird dann auf dem Wafer 10 durchgeführt, wie in 4 gezeigt. Bei dieser Polysilizium-Ablagerung wird ein Halbleitermaterial 22 zum Beispiel durch Abscheiden aus der Gasphase (CVD) in einer Dicke von etwa 20 bis 50 nm aufgebracht. Das Halbleitermaterial 22 kann zum Beispiel amorphes Silizium und alternativ SiGe umfassen.
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Der Wafer 10 wird einem geraden Ionenimplantierungsverfahren ausgesetzt, wie in 5 gezeigt. Eine n- oder p-Dotierung wird verwendet, um hochdotierte Gebiete 24 innerhalb des Halbleitermaterials 22 in Gebieten oberhalb des Padnitrids 12 und am Grund der Gräben 14 zu bilden. Für eine n-Dotierung kann zum Beispiel Arsen oder Phosphor als Dotiermittel und für eine p-Dotierung kann zum Beispiel Bor als Dotiermittel verwendet werden.
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Vorzugsweise erfolgt die Dotierung des Halbleitermaterials 22 durch eine gerichtete vertikale Implantierung. Zum Beispiel kann die Dotierung in einem Beschleuniger durchgeführt werden, wobei an den Wafer 10 eine Spannung angelegt wird und die Dotierungsquelle auf einem anderen Spannungspotential liegt. Die Spannnungsdifferenz erzeugt einen stark gerichteten Ionenimplantierungsprozeß, um die Oberseiten des Halbleitermaterials 22 zu dotieren, ohne die Seiten der Gräben 14 zu dotieren. Vorzugsweise bleiben die Seitenwände des Grabens 14 gemäß einer Ausführungsform der vorliegenden Erfindung undotiert.
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Der Wafer 10 wird dann einem Naßätzprozeß ausgesetzt, wie in 6 gezeigt, um das nicht implantierte oder undotierte Brückenverbindungssilizium 22 von den Seitenwänden der Gräben 14 zu entfernen. Das Naßätz-Ätzmittel 23 enthält vorzugsweise Standard-Ätzstoffe für Halbleitermaterial 22, wie es dem Fachmann geläufig ist. Das Naßätzen entfernt vorzugsweise das undotierte Halbleitermaterial 22 von den Seitenwänden des Grabens 14, während dotiertes Halbleitermaterial 24 am Grund der Gräben 14 über dem Halbleitermaterial 18 verbleibt. Bei Beendigung des Naßätzschritts bleibt die Nitridschicht 20 auf den Seitenwänden des Grabens 14 erhalten.
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Das dotierte Halbleitermaterial 24 wird oxidiert, vorzugsweise in einem Oxidationsvorgang, der die aus nitriertem Silizium bestehende Seitenwand des Grabens 14 ausspart, wie in 7 gezeigt, um das Oxidgebiet 26 auf der Oberseite des dotierten Halbleitermaterials 24 zu bilden. Beim Oxidationsprozeß wird der Wafer 10 vorzugsweise einem thermischen Oxidationsprozeß ausgesetzt, der zum Beispiel eine trockene oder nasse Oxidation im Temperaturbereich von 800 bis 1000°C umfaßt.
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Anstatt ein Oxid in einem TTO-Ablagerungsschritt aufzubringen wie beim Stand der Technik, wird die Schicht 24 Sauerstoff ausgesetzt, um ein Oxidgebiet 26 innerhalb der Schicht 24 zu bilden. Vorzugsweise umfaßt das Oxidieren der dotierten zweiten Halbleiterschicht 24 die Bildung eines Oxidgebiets 26 mit einer Dicke, die zum Beispiel zwischen etwa 20 und 30 nm liegt. Der Wafer 10 wird weiter verarbeitet, um die Herstellung des Speicherbauelements zu vervollständigen.
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Während Ausführungsbeispiele der vorliegenden Erfindung hier unter Bezugnahme auf einen DRAM beschrieben werden, können sie auch bei ferroelektrischen RAM-Bauelementen (FRAM) und anderen Halbleiterbauelementen nützlich verwendet werden.
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Die Ausführungsformen der vorliegenden Erfindung ergeben mehrere Vorteile im Vergleich zu den TTO-Ablagerungsprozessen gemäß dem Stand der Technik zur Bildung von vergrabenen Brückengebieten von Speicherhalbleitern. Das TTO der vergrabenen Brücke wird durch einen thermischen Oxidationsschritt gebildet anstelle einer Ablagerung des TTO mit einer TEOS-Schicht, wie im Stand der Technik. Eine TTO-TEOS-Ablagerung gemäß dem Stand der Technik beinhaltet das Ablagern von Siliziumdioxid sowohl auf den Seitenwänden des Grabens als auch auf dem Boden, was unvorteilhaft ist, da das Siliziumdioxid dann von der Seitenwand der Gräben wieder entfernt werden muß. Der Verarbeitungsschritt, der erforderlich ist, um das Grabenseitenwandoxid zu entfernen, verursacht mechanische Spannungen innerhalb des Grabens und kann zu Ausfällen des Bauelements führen. Ein Verarbeitungsschritt zum Entfernen von Oxid von den Seitenwänden des Grabens 14 wird durch die Verwendung der Ausführungsformen der Erfindung vermieden. Außerdem ist der Wafer 10 nicht den mechanischen Spannungen eines Schritts zur Entfernung des Seitenwandoxids unterworfen, und daher gibt es bei den Ausführungsformen der vorliegenden Erfindung seltener Ausfälle des Baulements.
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Ausführungsformen der vorliegenden Erfindung ermöglichen es auch, eine gesteuerte Dicke des Oxidgebiets 26 der Schicht 24 mit einer verbesserten Gleichmäßigkeit der Dicke zu erzeugen. Die verbesserte Steuerung der Dicke des Grabenoberkantenoxids 26 ermöglicht die Verwendung geringerer TTO-Dicken als bei den Prozessen des Stands der Technik und führt zur Reduzierung der Ausdiffundierung der vergrabenen Brücke, wodurch Floating-Body-Effekte verringert werden. Außerdem kann gemäß den Ausführungsformen der Erfindung ein dünneres TTO 26 hergestellt werden, da ein einziger gut gesteuerter Oxidationsprozeß verwendet wird, d. h. eine thermische Oxidation, anstelle einer Ablagerung einer Schicht gefolgt von einem Ätzschritt.
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Die Ausführungsformen der vorliegenden Erfindung ergeben auch eine geringere Prozeßkomplexität als die Prozesse zur Bildung des TTO gemäß dem Stand der Technik, da das Entfernen von TTO von den Seitenwänden nicht erforderlich ist. Speicherbauelemente können daher entsprechend der geringeren und besser gesteuerten TTO-Dicke, die sich bei den Ausführungsformen der vorliegenden Erfindung ergibt, in bezug auf ihre Abmessungen reduziert werden.
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Die Reihenfolge der Prozeßschritte kann von einem Durchschnittsfachmann anders gewählt werden.
