DE10228717B4

DE10228717B4 - Verfahren zum Isolieren aktiver Bereiche von Halbleiterspeicherelementen und zum Isolieren von Elementgebieten eines Halbleiterwafers

Info

Publication number: DE10228717B4
Application number: DE10228717A
Authority: DE
Inventors: Mihel Seitz
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-07-13
Filing date: 2002-06-27
Publication date: 2007-11-22
Anticipated expiration: 2022-06-28
Also published as: US6667223B2; DE10228717A1; US20030013270A1

Abstract

Verfahren zum Isolieren aktiver Bereiche eines Halbleiterspeicherbauelements, wobei das Speicherbauelement mehrere Gräben (115) enthält, die mehrere Elementgebiete trennen, wobei das Verfahren folgendes umfasst:
– Abscheiden eines ersten Isoliermaterials (116) über den Gräben (115) derart, dass ½ bis ¾ der Tiefe der Gräben (115) gefüllt wird, wobei das erste Isoliermaterial (116) einen höher als eine Padnitridschicht (114) gelegenen oberen Teil umfasst, der aus einem ersten oberen Teil und einem zweiten oberen Teil besteht
– Ausbilden eines Resist (120) über dem ersten Isoliermaterial (116) mindestens über den Gräben (115), wobei der erste obere Teil des Isoliermaterials (116) freigelegt bleibt und der zweite obere Teil tiefer als die Resistoberfläche liegt
– Entfernen mindestens des zweiten oberen Teils des ersten Isoliermaterials (116).

Description

ERFINDUNGSGEBIET
Die vorliegende Erfindung betrifft ein Verfahren zum Isolieren aktiver Bereiche von Halbleiterspeicherelementen und zum Isolieren von Elementgebieten eines Halbleiterwafers.
ALLGEMEINER STAND DER TECHNIK
Halbleiterbauelemente werden in einer Vielzahl elektronischer Anwendungen verwendet, wie etwa Personalcomputern und Mobiltelefonen. Ein derartiges Halbleiterprodukt, das in elektronischen Systemen zum Speichern von Daten breite Anwendung findet, ist ein Halbleiterspeicher, und ein üblicher Halbleitertyp ist ein dynamischer Direktzugriffsspeicher (DRAM).
Ein DRAM enthält in der Regel eine grosse Anzahl von in einem Array angeordneten einzelnen DRAM-Zellen, wobei jede Zelle ein Datenbit speichert. Eine DRAM-Speicherzelle enthält in der Regel einen Zugriffsfeldeffekttransistor (FET) und einen Speicherkondensator. Der Zugriffs-FET gestattet während Lese- und Schreibvorgängen die Übertragung von Datenladungen auf den und von dem Speicherkondensator. Ausserdem werden die Datenladungen auf dem Speicherkondensator während eines Auffrischvorgangs periodisch aufgefrischt.
Die Halbleiterindustrie ist allgemein bestrebt, die Grösse von auf integrierten Schaltungen angeordneten Halbleiterbauelementen zu verringern. Um die steigende Dichte von Schaltungen zu berücksichtigen, die für heutige Halbleiterprodukte benötigt wird, ist allgemein eine Miniaturisierung erforderlich. Mit der Herunterskalierung der Grösse von Speicherbauelementen wie etwa DRAMs werden verschiedene Aspekte der Herstellung von DRAM-IS immer schwieriger. So ergeben sich beispielsweise bei extremen Seitenverhältnissen (dem Verhältnis der vertikalen Tiefe eines Grabens zur horizontalen Breite) in kleinen Bauelementen Begrenzungen hinsichtlich des isolierenden Lückenfüll- und anschliessenden Planarisierungsprozesses. Agressive Seitenverhältnisse in DRAM-Bauelementen nähern sich beispielsweise 4 : 1 und darüber. Die Lückenfüllanforderung ist beispielsweise eine Funktion der Toleranzen beim Grundregellayout und der kritischen Abmessung (CD).
1 veranschaulicht eine Querschnittsansicht durch einen DRAM 10 des Stands der Technik mit eng verschachtelten Merkmalen 2 und isolierten Merkmalen 4 ohne kleinste Merkmalsgrösse und ohne kleinsten Abstand. Diese beiden Bereiche 2, 4 werden oftmals als Linien und Räume (L, S) bezeichnet. Die verschachtelten Merkmale 2 können ein Array dichtgepackter DRAM-Zellen auf einem kleinsten Rasterabstand umfassen. Die verschachtelten Merkmale 2 enthalten in der Regel Linien und Räume, die beide beispielsweise eine kleinste Merkmalsgrösse umfassen. Auch die isolierten Merkmale 4 weisen den kleinsten Rasterabstand oder die kleinste Merkmalsgrösse auf, sind aber von einem recht grossen Raum 6 umgeben. Die isolierten Merkmale 4 findet man in der Regel beispielsweise in den peripheren Schaltungen eines DRAM-Layouts.
Ein Substrat 12 wird mit Isoliergräben (IT) 15 strukturiert. Die Tiefenanforderung der Isolationsgräben ist eine Funktion der einzelnen Schaltungen und hängt beispielsweise von der Anforderung ab, ausreichend elektrische Isolierung entweder zwischen Bauelementen oder n- oder p-dotierten Töpfen bereitzustellen, um eine verbesserte Störunanfälligkeit gegenüber dem Latch-up-Effekt zu erhalten. Die von den Isolationsgräben bereitgestellte elektrische Isolierung wird oftmals als Shallow Trench Isolation (STI) bezeichnet.
STI-Gebiete trennen in der Regel die Elementgebiete des DRAM-Arrays und definieren beispielsweise den Umriss des vertikalen Arraybauelements mit einem Bitlinienkontakt. Die Elementgebiete können aktive Bereiche, Speicherkondensatoren und andere elektronische Bauelemente wie etwa Transistoren enthalten. Neben der Bereitstellung der Definition des Bitleitungskontaktanschlussbereichs in der vertikalen DRAM-Zelle verhindern die Isolationsgräben 15 ausserdem beispielsweise ein Nebensprechen zwischen zwei über die gleiche Wortleitung verbundenen benachbarten DRAM-Zellen. Wenn das Nebensprechen auf diese Weise verhindert wird, wird dadurch sichergestellt, dass nur eine Zelle modifiziert wird, wenn beispielsweise durch Zugriff auf eine Reihe und eine entsprechende Spalte in dem DRAM-Array in sie eingeschrieben wird.
Als nächstes wird ein typischer Prozessfluss des Stands der Technik zur Erzielung einer Lückenfüllung mit hohem Seitenverhältnis beschrieben. Ein Padnitrid 14 wird vor der Ausbildung des Isolationsgrabens 15 über dem Substrat 12 abgeschieden. Die Gräben 15 werden mit einem Isolator 16 gefüllt, der aus einem durch chemische Dampfabscheidung (CVD) abgeschiedenen HDP-Oxids (High Density Plasma) bestehen kann, das zu einem üblichen Material und einer üblichen Isolationstechnik geworden ist, die bei der Halbleiterbauelementherstellung verwendet werden. Das HDP-Oxid 16 bildet in der Regel Spitzen 22 (auch als Hütchen oder "miters" ("Bischofsmitren") bekannt) über Merkmalen. Die HDP-Oxidhütchen 22 können die Ausbildung eines Hohlraums 18 zwischen Merkmalen mit grossem Seitenverhältnis bewirken. Die HDP-Oxidhütchen 22 "schnüren" den Strom von HDP-Oxid 16 in die Gräben 15 ab, was zu unvollständigen Lückenfüllungen führt. Bei der späteren Bearbeitung werden unvollständige Lückenfüllungen zu einem Problem, wenn beispielsweise auf dem Wafer eine leitende Schicht abgeschieden wird.
Ein Problem bei Isolationstechniken des Stands der Technik ist die Ausbildung dieser Hohlräume 18 in Gräben mit grossem Seitenverhältnis. Indem die kleinste Merkmalsgrösse verkleinert wird, wird die Oxidlückenfüllung von Isolationsgräben 15, insbesondere beispielsweise in Bauelementen mit vertikalen Langkanaltransistoren, immer schwieriger. Wenn in einem fertiggestellten Halbleiterbauelement Hohlräume 18 zurückbleiben, dann führt dies zu Ausfällen des Bauelements. Die Hohlräume 18 können bei nachfolgenden Bearbeitungsschritten unbeabsichtigt beispielsweise mit einem leitenden Material gefüllt werden.
Die Verhinderung der Ausbildung von Hohlräumen 18, wenn ein Isolator aus HDP-Oxid 16 verwendet wird, erfordert zusätzliche Abscheidungsschritte: z. B. sind zur vollständigen Füllung der Gräben 15 bis zur Oberfläche des Padnitrids 14 möglicherweise ein oder mehrere zusätzliche HDP-Oxid-Abscheidungsprozessschritte erforderlich. Das HDP-Oxid 16 kann bis zur Oberseite des Padnitrids 14 zurückgeätzt werden, und mindestens eine zusätzliche Schicht aus HDP-Oxid (nicht gezeigt) kann abgeschieden und zurückgeätzt werden, bis die Gräben 15 gefüllt sind. Leitendes Material, das in nach CMP-Bearbeitungsschritten freiliegenden Hohlräumen zurückbleibt, kann in die Gräben 15 eindringen und Elemente im Substrat 12 kurzschliessen.
US 5 721 173 A beschreibt ein Verfahren zum Ausbilden einer flachen Graben-Isolationsstruktur. Dabei ist eine schmale Struktur von zwei Gräben benachbart ausgebildet. Auf der Oberseite des Strukturmerkmals und unterhalb des Isolationsmaterials befindet sich eine dünne Schicht aus einem anderen Material. Über dieser Anordnung wird ein Isolationsmaterial abgeschieden, wobei sich auf der Struktur Isolationsmaterial in Form eines Hütchens absetzt. Die beiden Gräben werden mit dem Isolationsmaterial bis dicht unter deren Oberkante nahezu vollständig gefüllt. Die Dimension der Anordnung ist dabei in seitlicher Richtung so groß, dass in den Gräben keine unvollständige Lückenfüllung entsteht.
DE 198 29 862 C2 beschreibt ein Herstellungsverfahren einer Halbleitervorrichtung mit Grabentrennung. Zwischen Strukturmerkmalen sind Gräben angeordnet. Beim Abscheiden von Isolationsmaterial bilden sich auf den Strukturmerkmalen Hütchen, deren Umfangsrand sich bis über die mit Isolationsmaterial vollständig gefüllten Gräben erstreckt.
US 6 204 149 B1 und US 6 150 233 A beschreiben Verfahren, bei denen über Strukturmerkmalen, welche von Gräben getrennt sind, ein Isolationsmaterial abgeschieden wird. Über den Strukturmerkmalen bilden sich ebenfalls Hütchen. Ein Teil der gefüllten Grabenstrukturen ist derart breit, dass bei einem späteren Ätzvorgang anstelle einer planaren Oberfläche eine leicht muldenförmige Oberfläche in dem Isolationsmaterial ausgebildet wird.
Weitere Verfahren, welche sich auf spezielle Aspekte des Abscheidens von Isolationsmaterial in Gräben zwischen Strukturmerkmalen beziehen, sind US 6 057 207 A , US 6 004 863 A US 5 851 899 A , US 6 251 783 B1 , US 6 146 971 A und US 6 069 056 A .
Was in der Technik benötigt wird, ist ein Verfahren zum Füllen von Isolationsgräben 15 einer DRAM-Zelle, das die Anzahl der Isolierschichten 16 minimiert, die abgeschieden werden müssen, und ein mögliches Kurzschliessen von Elementen im Substrat 12 verhindert. Dabei soll eine Lückenbildung vermieden werden.
KURZE DARSTELLUNG DER ERFINDUNG
Aufgabe der Erfindung ist es ein Verfahren zum Isolieren aktiver Bereiche eines Halbleiterspeicherbauelements bzw. zum Isolieren von Elementegebieten eines Halbleiterwafers vorzuschlagen, bei dem die Anzahl der benötigten Isolationsschichten minimiert und eine Lückenbildung in Isolationsgräben vermieden wird.
Diese Aufgabe wird durch die Verfahren mit den Merkmalen der Patentansprüche 1, 13 bzw. 24 gelöst.
Die vorliegende Erfindung stellt Verfahren zum Füllen von Isolationsgräben eines Halbleiterbauelements mit den Merkmalen der Patentansprüche 1, 13 bzw. 24 bereit. Vorteilhafte Ausgestaltungen sind Gegenstand abhängiger Ansprüche.
Erfindungsgemäß wird, ein Verfahren zum Isolieren aktiver Bereiche eines Halbleiterspeicherbauelements offenbart, wobei das Speicherbauelement mehrere Gräben enthält, die mehrere Elementbereiche trennen, wobei bei dem Verfahren ein erstes Isoliermaterial über den Gräben derart abgeschieden wird, dass 1/2 bis 3/4 der Tiefe des Grabens gefüllt wird, wobei das erste Isoliermaterial aus einem ersten oberen Teil und einem zweiten oberen Teil besteht. Ein Resist wird über dem ersten Isoliermaterial mindestens über den Gräben ausgebildet, wobei der erste obere Teil des ersten Isoliermaterials freigelegt bleibt. Mindestens der zweite obere Teil des ersten Isoliermaterials wird entfernt.
Des Weiteren wird auch ein Verfahren zur Herstellung eines Speicherbauelements offenbart, das folgendes umfasst: Bereitstellen eines Halbleiterwafers mit einem Substrat, Ausbilden von Isolationsgräben zwischen Substratelementgebieten und Abscheiden eines ersten Isolationsmaterials über den Gräben derart, dass 1/2 bis 3/4 der Tiefe des Grabens gefüllt wird, wobei das erste Isolationsmaterial einen ersten oberen Teil und einen zweiten oberen Teil enthält, wobei der zweite obere Teil grösser ist als der erste obere Teil. Ein Resist wird über Teilen der Gräben ausgebildet, wodurch der erste obere Teil des ersten Isoliermaterials freigelegt bleibt, und mindestens der zweite obere Teil des ersten Isoliermaterials wird entfernt.
Außerdem wird ein Verfahren zum Isolieren von Elementgebieten eines Halbleiterwafers offenbart, das folgendes umfasst: Ausbilden von Gräben zwischen Elementgebieten, Ausbilden einer ersten HDP-Oxidschicht über den Gräben derart, dass 1/2 bis 3/4 der Tiefe des Grabens gefüllt wird, wobei die erste HDP-Oxidschicht Hütchen enthält, Ausbilden eines Resist über mindestens den Gräben, wobei ein oberer Teil der Hütchen der ersten HDP-Oxidschicht freigelegt bleibt, Enfernen mindestens der Hütchen der ersten Oxidschicht und Entfernen des Resist.
Zu Vorteilen von Ausführungsformen der Erfindung zählen die Bereitstellung eines Prozessflusses, bei dem das Entfernen von Isoliermaterial in Isolationsgräben selbstjustiert ist und keine zusätzliche Maske erfordert. Die Anzahl der Isoliermaterialabscheidungsschritte ist gemäss einer Ausführungsform der vorliegenden Erfindung reduziert. Eine Padnitridschicht und ein -liner können während des Entfernens des oberen Teils des abgeschiedenen ersten Isoliermaterials als Ätzstopp dienen, und ein wahlweise angeordneter Nitridliner liefert höhere Verarbeitungsparameter.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Ein besseres Verständnis von Ausführungsformen der vorliegenden Erfindung ergibt sich aus einer Berücksichtigung der folgenden Beschreibungen in Verbindung mit beiliegenden Zeichnungen. Es zeigen:
1 eine Querschnittsansicht durch ein DRAM-Bauelement des Stands der Technik;
2 bis 6 Querschnittsansichten durch eine Ausführungsform der vorliegenden Erfindung in verschiedenen Herstellungsstufen; und
7 und 8 Querschnittsansichten durch eine andere Ausführungsform der vorliegenden Erfindung mit einem Nitridliner.
Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich auf entsprechende Teile, es sei denn, etwas anderes ist angegeben. Die Figuren sind so gezeichnet, dass sie die relevanten Aspekte der bevorzugten Ausführungsformen verdeutlichen, und sie sind nicht notwendigerweise massstabsgetreu gezeichnet.
AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
Es wird eine Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung erörtert, gefolgt von einer Erörterung einiger Vorteile bevorzugter Ausführungsformen der Erfindung. In jeder Figur sind drei aktive Bereiche gezeigt, obwohl viele andere aktive Bereiche anderer Komponenten einer Speicherzelle in den gezeigten Halbleiterbauelementen enthalten sein können.
2 bis 6 zeigen Querschnittsansichten durch ein DRAM-Bauelement gemäss einer bevorzugten Ausführungsform der vorliegenden Erfindung in verschiedenen Herstellungsstufen. Es wird ein Wafer 100 mit einem Substrat 112 bereitgestellt. Das Substrat besteht in der Regel aus einkristallinem Silizium, obwohl alternativ als Substratmaterial anstelle von Silizium beispielsweise Verbundhalbleiter wie GaAs, InP, Si/Ge und SiC verwendet werden können. Das Substrat 112 kann Oxidschichten, leitende Schichten oder andere Halbleiterelemente enthalten, wie etwa beispielsweise Transistoren oder Dioden.
Ein Padnitrid 114 wird über dem Substrat 112 abgeschieden. Das Padnitrid 114 besteht bevorzugt beispielsweise aus SiN. Die Schicht aus Padnitrid 114 ist bevorzugt beispielsweise zwischen etwa 100 und 200 nm gross. Gräben 115 werden im Padnitrid 114 und im Substrat 112 ausgebildet. Die Gräben 115 sorgen für eine Isolierung zwischen Elementgebieten, die beispielsweise aktive Bereiche und Speicherkondensatoren im Substrat 112 enthalten können. Der Wafer 100 kann verschachtelte Merkmale 102 und isolierte Merkmale 104 umfassen. Die verschachtelten Merkmale 102 können beispielsweise ein DRAM-Array enthalten. Jede Speicherzelle im DRAM-Array 102 muss von benachbarten Speicherzellen isoliert sein, wobei die Isolierung durch die ausgebildeten Gräben 115 bereitgestellt wird.
Ein Isoliermaterial 116 wird wie gezeigt in den Gräben 115 und über dem Padnitrid 114 abgeschieden. Das Isoliermaterial 116 weist bevorzugt anisotrope Füllcharakteristiken auf und besteht bevorzugt aus durch HDP-CVD abgeschiedenem Siliziumoxid, um ein Beispiel zu nennen. Das Isoliermaterial 116 wird hier auch als HDP-Oxid bezeichnet. Das HDP-Oxid wird bevorzugt als Isoliermaterial 116 verwendet, da HDP-Oxid in der Regel die ein grosses Seitenverhältnis aufweisenden Gräben 115 zwischen aktiven Bereichen effektiver füllt als Abscheidungen aus einem anderen Isoliermaterial, insbesondere bei Anwendungen, bei denen bei der späteren Bearbeitung hohe Wärmebudgets angewendet werden.
Das Abscheiden von HDP-Oxid 116 über dem Wafer 100 führt zu dem Phänomen, dass über Merkmalen wie etwa den Speicherzellen ausgebildete Hütchen 122 isoliert werden. Die Hütchen 122 erscheinen als Spitzen aus Oxid, die wie gezeigt Punkte über darunterliegenden Merkmalen bilden. Die Hütchen 122 können auch als Bischofsmitren beschrieben werden (wobei auf die Form einer Bischofsmütze Bezug genommen wird).
Bevorzugt wird eine Menge an HDP-Oxid 116 so gewählt, dass die HDP-Hütchen 122 zwischen sich einen Abstand von 20–30 nm aufweisen. Ein derartiger Abstand führt bevorzugt dazu, dass 1/2 bis 3/4 der Tiefe des Grabens 115 gefüllt wird, wobei die Tiefe die Gesamttiefe des Grabens 115 in dem Substrat 112 ist. Zum Beispiel ist das HDP-Oxid 116 bevorzugt zwischen etwa 200 und 500 nm dick.
Gemäss einer Ausführungsform der vorliegenden Erfindung wird als nächstes über dem HDP-Oxid 116 ein Resist 120 abgeschieden. Der Resist 120 kann einen kommerziellen MUV(Mittel-Ultraviolet)-Positivkontrast-Resist, z. B. TOK 3250, und alternativ andere Photoresists umfassen, um hier Beispiele zu nennen. Der Resist 120 ist bevorzugt beispielsweise zwischen etwa 300–600 nm dick.
Ein oberer Teil des Resist 120 wird entfernt, um einen oberen Teil der Isolierschicht 116 freizulegen, wie in 3 gezeigt. Wegen der Phänomene der Ausbildung von Hütchen 122, das man beim HDP-Oxid antrifft, liegt wie gezeigt die Spitze der Hütchen 122 nun durch den Resist 120 frei. Bevorzugt werden die Teile des Resist 120 beispielsweise durch Belichtung mit MUV-Licht über einen vorbestimmten Zeitraum von z. B. zwischen 5–30 Sekunden entfernt. Wenn ein oberer Teil des Resist 120 entfernt wird, bleibt bevorzugt der Resist 120 nur zwischen den Merkmalen zurück, z. B. über den Gräben 115, wie in 3 gezeigt. Der Resist 120 wird bevorzugt an anderer Stelle über dem Wafer entfernt, um den effizientesten Lückenfüllungsprozess zu erhalten.
Eine Struktur eines Resist 120, die nur über den Gräben 115 existiert, wird bei einer bevorzugten Ausführungsform der vorliegenden Erfindung erzielt, indem man die Topographie der Waferoberfläche und die geringen Abmessungen der Technologie ausnutzt. Es kann ein angemessener Resist 120 ausgewählt werden, der einen flachen Lichtabsorptionskoeffizienten aufweist, was zu einer unvollständigen Resistentwicklung führt und in den Senken über den Gräben 115 Resist zurücklässt.
Bei einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung erhält man das Muster eines Resist 120, das nur über den Gräben 115 existiert, wie in 3 gezeigt, indem man eine unstrukturierte Belichtung eines mit Resist 120 beschichteten Wafers verwendet, zum Beispiel ohne Verwendung einer Maske. Aufgrund des geringen Abstands zwischen den Linien (z. B. Breite des Grabens 115), des Materials des Padnitrids 114, das in einer bevorzugten Ausführungsform ein optisch dichtes Medium umfasst, und einer vergleichsweise grossen Wellenlänge, die für die unstrukturierte Belichtung ausgewählt und verwendet wird, kann der Resist 120 zwischen den Linien über den Gräben 115 nicht belichtet werden und bleibt deshalb während des Entwicklungsprozesses zwischen den Linien, zum Beispiel über den Gräben 115.
Bevorzugt wird ein oberer Teil des Resist 120 beispielsweise durch Belichtung des ganzen Wafers 100 mit Licht entfernt, und zwar mit einer viel längeren optischen Wellenlänge als der Abstand zwischen den Wafermerkmalen, beispielsweise der Abstand zwischen den Gräben 115. Der Resist 120 zwischen den Hütchen 122 wird wegen der Auflösung nicht entwickelt. Die Linien und Räume fungieren wie ein Gitter für das Licht, wenn der Abstand in dem Gitter viel kleiner ist als die verwendete Wellenlänge. Bevorzugt wird der Resist 120 teilweise belichtet, was dadurch erreicht werden kann, dass man eine optimierte Absorptionskonstante des Photoresist 120 bestimmt.
Da das Muster des Resist 120 nur über den Gräben 115 existiert, bleiben infolgedessen nur die Oberseiten 122 des wie eine Bischofsmitra geformten HDP-Oxids 116 freigelegt. Die Bischofsmitrenspitzen 122 des HDP-Oxids 116 können in einem späteren Ätzschritt bei angeordnetem Resist 120 gemäss einer Ausführungsform der vorliegenden Erfindung wie in 4 gezeigt entfernt werden. Wenn der Resist 120 als. Maske verwendet wird, wird ein oberer Teil des HDP-Oxids 116 bevorzugt selektiv von der Waferoberfläche entfernt. Das Padnitrid 114 kann beispielsweise während des Entfernens des oberen Teils des HDP-Oxids 116 als Stoppschicht verwendet werden. Bei Verwendung als Ätzstopp liefert das Padnitrid 114 einen bestimmten Prozessspielraum für das selektive Ätzen des HDP-Oxids 116. Die Dicke des Padnitrids 114 bestimmt, wieviel Prozesssteuerung beispielsweise für das Ätzen des Isoliermaterials 116 benötigt wird.
Der Wafer 100 kann aber auch, um einen oberen Teil des Isoliermaterials 116 unter dem Resist 120 zu entfernen, einem zeitlich gesteuerten Ätzprozess ausgesetzt werden. Die zeitlich gesteuerte Ätzung des Isoliermaterials 116 ist bevorzugt isotrop. Die Ätzung des Isoliermaterials 116 kann als Beispiel eine Nassätzung auf Basis von Fluorwasserstoffsäure (HF) umfassen, oder alternativ kann das Isoliermaterial 116 durch Reaktives Ionenätzen (RIE) oder durch eine andere Trockenätzung entfernt werden.
Bevorzugt stoppt die Ätzung des Isoliermaterials 116 vor dem Erreichen der Siliziumseitenwände 112, und besonders bevorzugt stoppt die Ätzung des Isoliermaterials 116, bevor überhaupt Isoliermaterial 116 aus den Gräben 115 entfernt wird. Ausserdem darf das Ätzmittel des Isoliermaterials 116 kein Gateoxid von Elementen innerhalb aktiver Gebiete des Substrats 112 kontaktieren.
Dann wird der Resist 120 entfernt. Der Resist 120 kann beispielsweise durch Belichtung entfernt werden. Über dem Wafer 100 wird nach dem Entfernen des Resist eine zweite Schicht aus Isoliermaterial 126 abgeschieden, um die Gräben 115 vollständig zu füllen, was in 5 dargestellt ist. Da das Seitenverhältnis des noch zu füllenden Teils des Grabens 115 kleiner ist als das ursprüngliche Seitenverhältnis des Grabens 115, kann der Rest der Isolationsgräben 115 im zweiten Isoliermaterialabscheidungsschritt gemäss einer Ausführungsform der vorliegenden Erfindung vollständig gefüllt werden.
Der Wafer 100 kann dann zum Beispiel durch CMP poliert werden, um das Isoliermaterial 126 wie in 6 gezeigt von der Oberseite des Padnitrids 114 zu entfernen. Dann wird eine nachfolgende Bearbeitung des Wafers 100 durchgeführt, wie etwa das Entfernen des Padnitrids 114 und andere Bearbeitungsschritte.
Anstatt einen oberen Teil des Resist 120 und einen oberen Teil des Isoliermaterials 116 in zwei getrennten Schritten zu entfernen, kann aber auch ein einzelner Ätzschritt verwendet werden, der gegenüber Nitrid selektiv ist und den Resist 120 und das Oxid 116 mit der gleichen Ätzrate ätzt. Die Ätzung kann eine zeitlich gesteuerte RIE-Ätzung von beispielsweise 20 s umfassen.
Die 7 und 8 veranschaulichen eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung. Ein fakultativer Nitridliner 228 wird vor der Abscheidung des ersten Isoliermaterials 216 über dem Padnitrid 214 und den Isolationsgräben 215 abgeschieden, wie in 7 gezeigt. Der Nitridliner 228 besteht bevorzugt beispielsweise aus SiN. Der Nitridliner 228 ist bevorzugt mehrere Nanometer, z. B. etwa 6 Nanometer, dick. Ein nicht gezeigter Resist 120 wird bevorzugt nur über den Gräben 215 abgeschieden, und ein oberer Teil des ersten Isoliermaterials 216 wird unter dem Resist 120 entfernt, wie oben für die 2 bis 6 beschrieben. Nach dem Entfernen des Resist wird ein zweites Isoliermaterial 226 abgeschieden, und der Wafer 200 wird planarisiert, z. B. durch CMP, um Teile des zweiten Isoliermaterials 226 von der Oberseite des Nitridliners 228 zu entfernen, wie in 8 gezeigt.
Wenngleich Ausführungsformen der vorliegenden Erfindung hier unter Bezugnahme auf einen DRAM beschrieben sind, eignen sie sich ausserdem zur Anwendung in ferroelektrischen Direktzugriffsspeichern (FRAMs) und anderen Halbleiterbauelementen. So können beispielsweise Ausführungsformen des vorliegenden Verfahrens zum Isolieren von Elementgebieten eines Halbleiterspeicherbauelements oder zur p- und n-Topf-Trennung in Logikbauelementen verwendet werden, um Beispiele zu nennen.
Die vorliegende Erfindung liefert im Vergleich zu Grabenisolationsverfahren des Stands der Technik für Halbleiter mehrere Vorteile. Zu den Vorteilen der Erfindung zählen die Bereitstellung eines selbstjustierten Prozesses zum Füllen von Isolationsgräben, der keine Verwendung einer zusätzlichen Maske erfordert. Bei dem Prozessfluss werden die Isolationsgräben 115, 215 in nur zwei Abscheidungsschritten mit Isoliermaterial 116, 126, 216, 226 gefüllt, wodurch die Anzahl der Isolierschichten, die abgeschieden werden müssen, optimiert wird. Die Ungleichförmigkeit der Dicke des Oxids 116, 126, 216, 226 wird minimiert, was zu einem robusten späteren CMP-Prozess führt.
Da gemäss Ausführungsformen der Erfindung keine Maske verwendet wird, werden keine Ausrichtungsprobleme eingeführt. Die Anzahl der Isoliermaterialabscheidungsschritte wird durch die Verwendung von Ausführungsformen der vorliegenden Erfindung reduziert. Ein fakultativer Nitridliner 228 sorgt für erhöhte Bearbeitungsparameter. Das Padnitrid 114, 214 und der Nitridliner 228 um die Gräben 115, 215 herum können während des Entfernens des oberen Teils 122, 222 des abgeschiedenen ersten Isoliermaterials 116, 216 als Ätzstopp dienen.
Wenngleich die Erfindung unter Bezugnahme auf Ausführungsbeispiele beschrieben worden ist, soll diese Beschreibung nicht in einem einschränkenden Sinn ausgelegt werden. Dem Fachmann ergeben sich bei Bezugnahme auf die Beschreibung zahlreiche Modifikationen an Kombinationen der Ausführungsbeispiele sowie andere Ausführungsformen der Erfindung. Außerdem kann die Reihenfolge der Prozessschritte vom Durchschnittsfachmann umgestellt werden.

Claims

Verfahren zum Isolieren aktiver Bereiche eines Halbleiterspeicherbauelements, wobei das Speicherbauelement mehrere Gräben (115) enthält, die mehrere Elementgebiete trennen, wobei das Verfahren folgendes umfasst: – Abscheiden eines ersten Isoliermaterials (116) über den Gräben (115) derart, dass ½ bis ¾ der Tiefe der Gräben (115) gefüllt wird, wobei das erste Isoliermaterial (116) einen höher als eine Padnitridschicht (114) gelegenen oberen Teil umfasst, der aus einem ersten oberen Teil und einem zweiten oberen Teil besteht – Ausbilden eines Resist (120) über dem ersten Isoliermaterial (116) mindestens über den Gräben (115), wobei der erste obere Teil des Isoliermaterials (116) freigelegt bleibt und der zweite obere Teil tiefer als die Resistoberfläche liegt – Entfernen mindestens des zweiten oberen Teils des ersten Isoliermaterials (116).
Verfahren nach Anspruch 1, wobei bei dem Abscheiden eines ersten Isoliermaterials (116) ein HDP-Oxid durch chemische Dampfabscheidung (CVD) abgeschieden wird.
Verfahren nach Anspruch 2, wobei bei dem Abscheiden des HDP-Oxids Hütchen über aktiven Bereichen ausgebildet werden.
Verfahren nach Anspruch 3, wobei der zweite obere Teil des ersten Isoliermaterials (116) grösser ist als der erste obere Teil des ersten Isoliermaterials (116).
Verfahren nach Anspruch 4, wobei der erste obere Teil des ersten Isoliermaterials (116) aus den HDP-Hütchen besteht.
Verfahren nach Anspruch 2, das weiterhin folgendes umfasst: Entfernen des Resist (120); und Abscheiden eines zweiten Isoliermaterials (126) über den Gräben (115) nach dem Entfernen des Resist (120).
Verfahren nach Anspruch 6, wobei bei dem Abscheiden eines zweiten Isoliermaterials (126) HDP-Oxid abgeschieden wird.
Verfahren nach Anspruch 1, bei dem weiterhin über den Gräben (115) vor dem Abscheiden des ersten Isoliermaterials (116) ein Nitridliner (228) abgeschieden wird. Resist
Verfahren nach Anspruch 1, wobei das Ausbilden eines Resist umfasst: Abscheiden eines Resist (120) über dem ersten Isoliermaterial; und Entfernen eines Teils des Resist, um den ersten oberen Teil des ersten Isoliermaterials (116) freizulegen.
Verfahren nach Anspruch 9, wobei das Entfernen eines Teils des Resist (120) eine Belichtung des Resist (120) umfasst.
Verfahren nach Anspruch 9, wobei bei dem Entfernen eines Teils des Resist (120) ein Teil des ersten Isoliermaterials (116) entfernt wird.
Verfahren nach Anspruch 1, wobei das Entfernen des ersten oberen Teils des ersten Isoliermaterials (116) das Entfernen des zweiten oberen Teils des ersten Isoliermaterials (116) unter Verwendung einer Nassätzung oder RIE umfasst.
Verfahren zum Isolieren aktiver Bereiche eines Halbleiterspeicherbauelements, umfassend – Bereitstellen eines Halbleiterwafers (100) mit einem Substrat (112), wobei das Substrat (112) mehrere Elementgebiete enthält; – Ausbilden von Isolationsgräben (115) zwischen den Substratelementgebieten; – Abscheiden eines ersten Isoliermaterials (116) über den Gräben (115) derart, dass ½ bis ¾ der Tiefe der Gräben (115) gefüllt wird, wobei das erste Isoliermaterial (116) einen höher als eine Padnitridschicht (114) gelegenen oberen Teil umfasst, der aus einem ersten oberen Teil und einem zweiten oberen Teil besteht, wobei der zweite obere Teil größer ist als der erste obere Teil; – Ausbilden eines Resist (120) über Teilen des Grabens (115), wobei der erste obere Teil des ersten Isoliermaterials (116) freigelegt bleibt und der zweite obere Teil tiefer als eine Resistoberfläche liegt und – Entfernen mindestens des zweiten oberen Teils des ersten Isoliermaterials (116).
Verfahren nach Anspruch 13, wobei beidem Abscheiden eines ersten Isoliermaterials (116) ein HDP-Oxid abgeschieden wird.
Verfahren nach Anspruch 14, wobei bei dem Abscheiden von HDP-Oxid (116) über den aktiven Bereichen des Substrats (112) Hütchen (122) ausgebildet werden.
Verfahren nach Anspruch 15, wobei der erste obere Teil des ersten Isoliermaterials (116) die HDP-Hütchen (122) umfasst.
Verfahren nach Anspruch 14, das weiterhin folgendes umfasst: Entfernen des Resist (120); und Abscheiden eines zweiten Isoliermaterials (126) über den Gräben (115) nach dem Entfernen des Resist (120).
Verfahren nach Anspruch 17, wobei bei dem Abscheiden eines zweiten Isoliermaterials (126) HDP-Oxid abgeschieden wird.
Verfahren nach Anspruch 13, wobei das Ausbilden eines Resist (120) folgendes umfasst: Abscheiden eines Resist (120) über dem ersten Isoliermaterial (116); und Entfernen mindestens eines Teils des Resist (120), um den ersten oberen Teil des ersten Isoliermaterials (116) freizulegen.
Verfahren nach Anspruch 19, wobei bei dem Entfernen eines Teils des Resist (120) der Resist (120) belichtet wird.
Verfahren nach Anspruch 19, wobei bei dem Entfernen eines Teils des Resist (120) ein Teil des ersten Isoliermaterials (116) entfernt wird.
Verfahren nach Anspruch 21, weiterhin mit dem Abscheiden eines Nitridliners (228) über den Gräben (115) und dem Padnitrid (114) bevor das erste Isoliermaterial (116) abgeschieden wird.
Verfahren nach Anspruch 13, wobei das Entfernen des ersten oberen Teils des ersten Isoliermaterials (116) das Entfernen des zweiten oberen Teils des ersten Isoliermaterials unter Verwendung einer Nassätzung oder einer Reaktiven Ionenätzung (RIE) umfasst.
Verfahren zum Isolieren von Elementgebieten eines Halbleiterwafers (100), das folgendes umfasst: – Ausbilden von Gräben (115) zwischen Elementgebieten; – Ausbilden einer ersten HDP-Oxidschicht (116) über den Gräben (115) derart, dass ½ bis ¾ der Tiefe des Grabens (115) gefüllt wird, wobei die erste HDP-Oxidschicht (116) Hütchen (122) enthält; – Ausbilden eines Resist (120) über mindestens den Gräben, wobei ein oberer Teil der Hütchen (122) der ersten HDP-Oxidschicht (116) freigelegt bleibt; – Entfernen mindestens der Hütchen (122) der ersten Oxidschicht (116) und – Entfernen des Resist.
Verfahren nach Anspruch 24, bei dem weiterhin zum Füllen der Gräben (115) über der ersten HDP-Oxidschicht (116) eine zweite HDP-Oxidschicht (116) ausgebildet wird.
Verfahren nach Anspruch 25, bei dem weiterhin vor dem Ausbilden einer ersten HDP-Oxidschicht (116) über den Gräben (115) ein Nitridliner (228) abgeschieden wird.