WO2001020681A1 - Grabenkondensator mit kondensatorelektroden und entsprechendes herstellungsverfahren - Google Patents

Grabenkondensator mit kondensatorelektroden und entsprechendes herstellungsverfahren Download PDF

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WO2001020681A1
WO2001020681A1 PCT/DE2000/003063 DE0003063W WO0120681A1 WO 2001020681 A1 WO2001020681 A1 WO 2001020681A1 DE 0003063 W DE0003063 W DE 0003063W WO 0120681 A1 WO0120681 A1 WO 0120681A1
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WO
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trench
buried
conductive
layer
capacitor
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Application number
PCT/DE2000/003063
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English (en)
French (fr)
Inventor
Martin Schrems
Original Assignee
Infineon Technologies Ag
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Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Definitions

  • the present invention relates to a trench capacitor and a corresponding manufacturing method.
  • Integrated circuits (ICs) or chips contain capacitors for the purpose of charge storage, such as a dynamic random access memory (DRAM).
  • DRAM dynamic random access memory
  • the state of charge in the capacitor represents a data bit.
  • a DRAM chip contains a matrix of memory cells, which are arranged in the form of rows and columns and are driven by word lines and bit lines. The reading out of data from the memory cells or the writing of data into the memory cells is accomplished by activating suitable word lines and bit lines.
  • a DRAM memory cell usually contains a transistor connected to a capacitor.
  • the transistor contains two diffusion areas, which are separated by a channel controlled by a gate. Depending on the direction of the current flow, one diffusion region is referred to as the drain region and the other as the source region. One of the diffusion areas is with a bit line, the other diffusion area is with the capacitor and the gate is connected to a word line. By applying suitable voltages to the gate, the transistor is controlled so that a current flow between the diffusion regions through the channel is switched on and off.
  • DRAM dynamic RAM
  • the central problem with the known DRAM variants is the generation of a sufficiently large capacitance of the trench capacitor. This problem will be exacerbated in the future by the progressive miniaturization of semiconductor components.
  • the continuous increase in the integration density means that the area available per memory cell and thus the capacitance of the trench capacitor continue to decrease.
  • An insufficient capacity of the trench capacitor can adversely affect the functionality and usability of the storage device, since an insufficient amount of charge is stored on it.
  • sense amplifiers require a sufficient signal level for reliable reading of the information in the memory cells.
  • the ratio of the storage capacity to the bit line capacity is crucial in determining the signal level. If the storage capacity is too small, this ratio may be too small to generate a sufficient signal.
  • a lower storage capacity also requires a higher refresh frequency, since the amount of charge stored in the trench capacitor is limited by its capacity and additionally decreases due to leakage currents. If the amount of charge in the storage capacitor falls below a minimum, it is no longer possible to read out the information stored in it with the connected sense amplifiers, the information is lost and reading errors occur.
  • Leakage currents can be reduced to avoid reading errors.
  • the leakage current through a transistor on the other hand the leakage current through a capacitor dielectric and finally the leakage current from a buried bridge or a buried contact to a buried plate can be reduced. These measures can extend an undesirably reduced retention time.
  • a trench capacitor is usually used in DRAMs.
  • a trench capacitor has a three-dimensional structure, which is formed in a silicon substrate. An increase in the volume and thus the capacitance of the trench capacitor can be achieved by etching deeper into the substrate. In this case, the increase in the capacitance of the trench capacitor does not increase the surface area occupied by the memory cell.
  • this method is also limited because the achievable etching depth of the trench capacitor depends on the trench diameter, so that only certain finite aspect ratios can be achieved.
  • the object of the present invention is therefore to provide an improved trench capacitor which has an increased capacitance with the same trench diameter and the same trench depth.
  • Another object of the invention is to describe a corresponding manufacturing method.
  • the idea on which the present invention is based is to use a conductive layer as the outer capacitor electrode.
  • the capacitor area is limited to a lower region of a trench, which lies below an insulation collar.
  • a buried plate is formed in the substrate around the lower region of the trench, as a result of which the electrical contact between a buried well and the conductive layer is improved.
  • the trench capacitor is doped below the surface of the substrate in the region of a buried bridge, so that a buried contact arises and advantageously electrically connects the buried bridge or a trench filling to a source region of a transistor.
  • the doping in the area of the buried contact can be introduced, for example, by implantation, plasma doping and / or gas phase doping or another suitable method.
  • the conductive buried bridge is formed on the conductive trench filling, which forms the inner capacitor electrode.
  • a further advantageous embodiment of the trench capacitor according to the invention provides for the formation of an insulation web for the insulation of an upper region of the conductive layer.
  • the insulation bridge has the task of preventing charge transport from the conductive layer to the electrically interconnected conductive trench filling, the conductive buried bridge and the buried contact.
  • the storage time (retention time) of the memory cell is advantageously extended and undesirable bit errors due to leakage currents are prevented.
  • the insulation web consists of an oxide, nitride or oxynitride.
  • the conductive layer made of silicon (doped or undo- tiert, polycrystalline or amorphous), consists of a metal, a silicide or a nitride.
  • the metal used can be titanium, tungsten, molybdenum or cobalt.
  • the silicide used can be titanium silicide, tungsten silicide, molybdenum silicide or cobalt silicide and the nitride used can be titanium nitride or tungsten nitride.
  • An advantageous embodiment of the method according to the invention forms, after the insulation collar, a buried plate in the substrate, in the vicinity of the lower region of the trench, so that the buried plate contacts a buried trough.
  • the process forms an insulation web in the upper region of the insulation collar. Leakage currents, which could discharge the trench capacitor, are prevented by the insulation bridge.
  • a variant of the manufacturing process additionally forms a conductive buried bridge in the trench.
  • Forming the buried bridge increases process flexibility since the dopant for making the buried contact can be introduced from the interior of the trench through a vertical interface after etching back the trench filling.
  • the conductive bridge is then formed to establish the electrical connection.
  • the trench capacitor according to the invention and the manufacturing method according to the invention have the advantage over the known approaches that the capacitance of the trench capacitor is increased. In particular, the failures are reduced due to an insufficient amount of charge and, at the same time, the process yield is increased.
  • a further advantage is the possibility of reducing the diameter of the trench as miniaturization progresses, since the reduction in capacitance resulting from the reduction in the area available per memory cell is compensated for by the trench capacitor or the production method according to the invention.
  • the conductive layer can be deposited using CVD, PECVD or LPCVD processes. Materials such as doped or undoped, polycrystalline or amorphous silicon can be used.
  • the doping can be introduced both during the deposition and in the layer that has already been deposited. The doping can be carried out by implantation, gas phase doping and / or plasma-assisted doping.
  • the conductive layer can be produced from a metal in the methods mentioned. Suitable metals are, for example, titanium or tungsten.
  • Suicides such as, for example, tungsten silicide, titanium silicide, molybdenum silicide or cobalt silicide can also be deposited using the processes mentioned.
  • the metal and the silicon can be deposited in separate steps and then siliconized at a temperature suitable for the material system. Suitable temperatures are between 600 ° C and 1100 ° C.
  • nitride such as titanium nitride or tungsten nitride.
  • the nitride can NEN are deposited directly by the known methods to form the conductive layer.
  • subsequent nitriding of the deposited layer is also possible at suitable temperatures and process gases.
  • Another advantage of the conductive layer according to the invention is its action as an adhesive layer and barrier layer for the storage dielectric used.
  • All materials that are sufficiently temperature-stable and conductive can be used to form the conductive layer and to form the conductive trench fill.
  • the deposited buried plate is insulated against the conductive trench filling, against the conductive buried bridge and against the buried contact by an insulation web in the region of the buried bridge.
  • the buried insulation web is made of insulating material, such as oxide, nitride or oxynitride.
  • FIG. 1 shows an exemplary embodiment of a DRAM memory cell according to the present invention in accordance with a first embodiment of the method according to the invention; 2a-i a first embodiment of the method according to the invention for producing the DRAM memory cell according to FIG. 1 ;
  • FIG. 3 shows a further exemplary embodiment of a DRAM memory cell according to the present invention in accordance with a second embodiment of the method according to the invention
  • FIG. 4a-b show a further embodiment of a DRAM memory cell according to the present invention for producing the DRAM memory cell according to FIG. 3;
  • FIG. 5 shows a further exemplary embodiment of a DRAM memory cell according to the present invention with a vertical transistor
  • the 100 consists of a trench capacitor 160 and a transistor 111.
  • the trench capacitor 160 is in a substrate
  • a buried trough 170 which consists, for example, of dopant, is introduced into the substrate 101.
  • the trench capacitor has a trench 108 with an upper region 109 and a lower region 110.
  • An insulation collar 168 is located in the upper region 109 of the trench 108.
  • the lower region of the trench penetrates the buried trough 170.
  • a buried plate 165 can optionally be arranged around the lower region 110 of the trench 108. If this is the case, the buried plates 165 become the adjacent memory cells connected by the buried trough 170.
  • the lower region 110 of the trench 108 and the insulation collar 168 are clad with the conductive layer 310, which forms the outer capacitor electrode.
  • the conductive layer 310 is clad with a dielectric layer 164, which forms the storage dielectric.
  • the dielectric layer 164 can be produced from layers or layer stacks which consist of oxide, nitride or oxynitride.
  • Memory dielectrics which have a high dielectric constant, such as, for example, tantalum oxide, titanium oxide, tungsten oxide and any other suitable dielectric, can also be used.
  • the trench 108 is filled with a conductive trench filling 161, which forms the inner capacitor electrode.
  • the conductive buried bridge 162 is located on the trench fill 161 and forms the interface 200 with the trench fill 161. Furthermore, there is a buried contact 250 in the region of the buried bridge 162.
  • the buried contact 250 consists of dopant that enters the substrate 101 is introduced.
  • the conductive layer 310 is clad in its upper region 311 with an insulation web 320, so that no current can flow from the conductive layer 310 to the trench fill 161, to the conductive bridge 162 or to the buried contact 250.
  • a transistor 111 consists of a drain region 113 and a source region 114, the source region 114 being connected to the buried contact 250 and the drain region 113 being connected to a bit line contact 183, which in turn is connected to the bit line 185 , Furthermore, the transistor 111 consists of a channel 117, which is controlled by a gate 112. The gate 112 is connected to a word line 120. In this variant, a passing word line 120 '(passing wordline) runs above the trench insulation 180, which is isolated by the trench insulation 180 from the trench filling 161 or the buried bridge 162.
  • the substrate 101 on which the DRAM memory cell is to be produced is provided.
  • the substrate 101 is lightly doped with p-type dopants, such as boron.
  • An n-doped, buried well 170 is formed in the substrate 101 at a suitable depth.
  • phosphorus or arsenic can be used as the dopant.
  • the buried trough 170 can be created, for example, by implantation. It serves to isolate the p-well from the substrate 101 and likewise forms a conductive connection between the conductive layers 310 of the adjacent trench capacitors, or the buried plates 165, if present.
  • the buried well 170 can be formed by epitaxially grown, doped silicon layers or by a combination of crystal growth (epitaxy) and implantation. This technique is described in US Pat. No. 5,250,829 to Bronner et al. described.
  • a substructure stack 107 is formed on the surface of the substrate 101 and comprises, for example, a substructure oxide layer 104 and a substructure stop layer 105, which can be used as a polish or etch stop and consists, for example, of nitride.
  • a hard mask layer 106 is provided above the substructure Stop layer 105, which can consist of tetraethyl orthosilicate (TEOS) or other materials such as borosilicate glass (BSG).
  • TEOS tetraethyl orthosilicate
  • BSG borosilicate glass
  • an anti-reflective coating (ARC) can be used to improve the lithographic resolution.
  • the hard mask layer 106 is patterned using conventional photolithographic techniques to define an area 102 in which the trench is to be formed. For this purpose, the hard mask layer 106 is first structured, which is then used as an etching mask for a reactive ion etching step (RIE), which forms a deep trench 108.
  • RIE reactive ion etching step
  • a natural oxide layer is formed in the trench 108, which serves as an etch stop in later etching steps.
  • the trench is then filled with an insulation collar sacrificial layer 152, which ensures sufficient temperature stability up to 1100 ° C. and is selectively removable with respect to nitride or oxide, such as polysilicon, amorphous silicon or other suitable materials.
  • the sacrificial layer 152 consists of polysilicon.
  • the polysilicon sacrificial layer 152 is removed up to the underside of the insulation collar 168 to be formed.
  • the sacrificial layer 152 can be removed, for example, by planarization with chemical mechanical polishing (CMP) or chemical dry etching (CDE) or selective ion etching.
  • CMP chemical mechanical polishing
  • CDE chemical dry etching
  • the sacrificial layer 152 is then sunk into the trench 108 by reactive ion etching.
  • the use of dry chemical etching to lower polysilicon 152 in trench 108 is also possible.
  • a dielectric layer is then deposited on the wafer, which covers the base stack 107 and the side walls of the trench 108 in its upper region 109.
  • the dielectric layer is used to form the insulation collar 168 and consists, for example, of oxide.
  • the dielectric layer is then etched, for example by reactive ion etching, in order to form the insulation collar 168.
  • the chemical means for reactive ion etching are selected such that the oxide is selectively etched with respect to polysilicon 152 and nitride 106.
  • the polysilicon sacrificial layer 152 is removed from the lower region of the trench 108. This is preferably accomplished by CDE, with the thin natural oxide layer 151 serving as a CDE etch stop. Alternatively, wet etching, for example using KOH or an HF, HN0 3 and CH 3 COOH mixture, can also be used when removing the polysilicon sacrificial layer 152.
  • a buried plate 165 with n-type dopants can optionally be formed as a capacitor electrode.
  • the insulation collar 168 serves as a doping mask, which limits the doping to the lower region of the trench.
  • a gas phase doping, a plasma doping or a plasma immersion ion implantation (PIII) can be used to form the buried plate 165.
  • the buried plate 165 can be formed using a doped silicate glass, such as ASG, as a dopant source. This variant is for example in Becker et al., J. Electrochemical. Soc. , Volume 136 (1989), p. 3033 ff. If doped silicate glass is used for doping, this layer is removed after the buried plate has been formed.
  • a doped silicate glass such as ASG
  • a dielectric layer which may be present in the lower region 110 of the trench 108 and which may consist of a naturally grown silicon oxide is removed, for example with HF steam.
  • a conductive layer 310 is then deposited on the wafer, which covers the surface of the base stack 107 and the interior of the trench 108.
  • the conductive layer 310 serves as an outer capacitor electrode.
  • a dielectric layer 164 is subsequently deposited on the wafer, which covers the conductive layer 310 both on the surface of the substructure stack 107 and in the interior of the trench 108.
  • the dielectric layer 164 serves as a storage dielectric for separating the capacitor electrodes.
  • the dielectric layer 164 consists of an oxide, a nitride, an oxynitride or a layer stack of oxide and nitride layers.
  • Materials with a high dielectric constant such as tantalum oxide (Ta 2 0 5 ), titanium oxide, tungsten oxide can also be used.
  • the conductive trench fill 161 which may consist of doped polysilicon or amorphous silicon, for example, is deposited to fill the trench 108 and to cover the substructure stack 107.
  • CVD chemical vapor deposition
  • the conductive trench filling 161 is planarized, for example in a CDE step, in an RIE step, in a chemical dry etching step or in a combined CMP-RIE step, using suitable chemicals and then sunk.
  • the dielectric layer 164 above the trench filling 161 is removed with a suitable etching, which is selective against the trench filling 161.
  • the conductive layer 310 above the trench fill 161 is also removed with a suitable etching that is selective with respect to the dielectric layer 164 and the conductive trench fill 161.
  • Both selective dry etch processes which remove the materials sequentially, and combined dry etch and wet etch processes, in which individual layers, such as dielectric layer 164, are selectively removed with a wet etch process, can be used for the etching.
  • the hard mask layer 106 is also removed. This can be carried out at an earlier point in the process sequence, but only after the deep trench 108 has been formed.
  • the insulation collar 168 and the dielectric layer 164 are also slightly recessed into the trench 108.
  • the trench fill 161 is then sunk, for example using a CDE step or an RIE step, using suitable chemicals. Thereafter, the dielectric layer 164 above the interface 200 is removed with a suitable etch that is selective against the trench fill 161. The conductive layer 310 is also removed above the interface 200 with a suitable etch that is selective with respect to the dielectric layer 164 and the conductive trench fill 161.
  • an insulating layer 321, from which the insulation web 320 is formed is deposited conformally on the substructure stop layer and in the trench 108.
  • the insulating layer 321 is processed with an anisotropic etching step in such a way that the buried insulation web 320 is formed.
  • the buried sacrificial layer 330 which can be made of polysilicon or amorphous silicon, for example, is deposited in order to fill the trench 108 and to cover the substructure stop layer 105.
  • CVD chemical vapor deposition
  • an anisotropic etching step is carried out to sink the sacrificial layer 330, the insulation web 320 and the insulation collar 168 into the trench 108, which can be carried out, for example, by a CDE step or an RIE step using suitable chemicals.
  • the buried sacrificial layer 330 is then completely removed from the trench 108. This can be done, for example, with a wet etch process.
  • the buried bridge 162 is then formed in the trench 108 and is sunk into the trench 108 by an etching step.
  • the further steps leading to the memory cell shown in FIG. 1 are not shown in individual figures, since they are carried out according to the known prior art.
  • the inactive area of the cell is removed and replaced with trench isolation 180.
  • the photoresist and ARC layers are then removed to ensure that no photoresist or ARC residues remain.
  • the substructure stop layer 105 is also removed, which is done, for example, by wet chemical etching. Wet chemical etching is selective towards oxide.
  • the substructure oxide layer 104 is removed by a wet chemical etching which is selective with respect to silicon. The process for producing the trench capacitor is thus completed and the subsequent process steps serve to produce transistor 111 according to the existing state of the art, as described in US Pat. No. 5,867,420.
  • FIG. 3 shows a further embodiment of the trench capacitor 160 according to the invention, which differs from the variant shown in FIG. 1 in the embodiment of the insulation web 320.
  • the insulation web 320 not only covers the conductive layer 310 in its upper region 311, but also the insulation collar 168.
  • FIG. 4a shows the manufacture of the variant of the trench capacitor according to FIG. 3, which follows the process stage from FIG. 2e.
  • the trench filling 161, the dielectric layer 164, the conductive layer 310 and the insulation collar 168 are sunk into the trench 108 to the level of the interface 200 by selectively etching one after the other in the order mentioned.
  • An anisotropic etching step which removes the trench fill 161, the dielectric layer 164, the conductive layer 310 and the insulation collar 168 at the same time is also possible, such as an RIE etching step in which the hard mask layer 106 serves as an etching mask.
  • the hard mask layer 106 is then removed and an insulating layer 321, from which the insulating web 320 is formed, is deposited conformally on the substructure stop layer 105 and in the trench 108.
  • the insulating layer 321 is processed with an anisotropic etching step in such a way that the buried insulating web 320 is formed. Then will the buried bridge 162 is formed, which is also sunk into the trench by an etching step.
  • the deposited buried plate 310 is electrically connected to the buried well 170.
  • the materials to be removed can be process residues, nitrides or oxides, such as, for example, natural silicon oxide, as shown in FIG. 2a with the natural oxide layer 151.
  • the insulating web 320 is attached in such a way that no leakage currents from the conductive layer 310, which forms the outer capacitor electrode, to the trench filling 161, which forms the inner capacitor electrode, to the buried bridge 162 or to the buried contact 250 can flow.
  • the insulation web 320 is made of an insulating material such as oxide, nitride or oxinitride. Any other material that has sufficient insulation properties and temperature resistance can also be used here. These can be separated materials that are processed with a temperature step to improve their insulation properties. Process gases can be used in the temperature step, which advantageously improve the insulation properties of the insulation web 320. Process gases such as Ar, N 2 , 0 2 , H 2 0, N 2 0, NO or NH 3 can be used for this purpose.
  • FIG. 5 shows an exemplary embodiment of a DRAM memory cell in accordance with the present invention a further embodiment of the method according to the invention.
  • the variant shown in FIG. 5 has a vertical transistor.
  • the vertical transistor from FIG. 5, just like the planar transistor from FIGS. 1 and 3, is only processed after the trench capacitor 160 has been completed.
  • the difference in FIG. 5 is that sufficient space must be provided above the insulation collar 168 for the manufacture of the vertical transistor.
  • the embodiment shown in FIG. 5 does not provide a buried trough 170.
  • the embodiment shown in FIG. 5 can also be provided with a buried trough 170.
  • the buried bridge 250 which simultaneously forms the lower source region of the vertical transistor, is first introduced by introducing a dopant with a suitable one
  • the buried bridge 162 is then deposited in the region of the lower source region of the vertical transistor.
  • An isolation layer 340 is now fabricated to isolate the buried bridge 162 and the buried contact 250 from a gate material 370 of the vertical transistor.
  • a gate oxide 360 is formed to isolate the channel 117 from the gate oxide 360 of the vertical transistor and the gate material 370 is deposited. Furthermore, an upper drain region 350 of the vertical transistor is doped, which is connected to a bit line contact 183.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die vorliegende Erfindung umfasst einen Grabenkondensator (160), zur Verwendung in einer Halbleiterspeicherzelle (100). Der Grabenkondensator (160) ist in einem Substrat (101) gebildet und umfasst einen Graben (108) mit einem oberen Bereich (109) und einem unteren Bereich (110); einen Isolationskragen (168), der in dem oberen Bereich (109) an einer Grabenwand des Grabens (108) gebildet ist; eine vergrabenen Wanne (170), durch die sich zumindest teilweise der untere Bereich (110) des Grabens (108) erstreckt; eine leitenden Schicht (310) als äussere Kondensatorelektrode zur Verkleidung des unteren Bereiches (110) des Grabens (108) und des Isolationskragens (168); eine dielektrischen Schicht (164) zur Verkleidung der leitenden Schicht (310) als Kondensatordielektrikum und eine in den Graben (108) gefüllten, leitenden Grabenfüllung (161) als innere Kondensatorelektrode.

Description

Beschreibung
Grabenkondensator mit Kondensatorelektroden und entsprechendes Herstellungsverfahren
Die vorliegende Erfindung betrifft einen Grabenkondensator und ein entsprechendes Herstellungsverfahren.
Obwohl auf beliebige Grabenkondensatoren anwendbar, wird die vorliegende Erfindung in Bezug auf einen in einer DRAM- Speicherzelle verwendeten Grabenkondensator erläutert. Zu Diskussionszwecken wird die Erfindung hinsichtlich der Bildung einer einzelnen Speicherzelle beschrieben.
Integrierte Schaltungen (ICs) oder Chips enthalten Kondensatoren zum Zwecke der Ladungsspeicherung, wie zum Beispiel ein dynamischer Schreib- /Lesespeicher mit wahlfreiem Zugriff (DRAM) . Der Ladungszustand in dem Kondensator repräsentiert dabei ein Datenbit.
Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wortleitungen und Bitleitungen angesteuert werden. Das Auslesen von Daten aus den Speicherzellen, oder das Schreiben von Da- ten in die Speicherzellen, wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.
Üblicherweise enthält eine DRAM-Speicherzelle einen mit einem Kondensator verbundenen Transistor. Der Transistor enthält zwei Diffusionsbereiche, welche durch einen Kanal getrennt sind, der von einem Gate gesteuert wird. Abhängig von der Richtung des Stromflusses wird ein Diffusionsbereich als Drain-Gebiet und der andere als Source-Gebiet bezeichnet. Einer der Diffusionsbereiche ist mit einer Bitleitung, der an- dere Diffusionsbereich ist mit dem Kondensator und das Gate ist mit einer Wortleitung verbunden. Durch Anlegen geeigneter Spannungen an das Gate wird der Transistor so gesteuert, daß ein Stromfluß zwischen den Diffusionsbereichen durch den Kanal ein- und ausgeschaltet wird.
Die in dem Kondensator gespeicherte Ladung baut sich mit der Zeit aufgrund von Leckströmen ab. Bevor sich die Ladung auf einen unbestimmbaren Pegel unterhalb eines Schwellwerts abgebaut hat, muß der Speicherkondensator aufgefrischt werden. Aus diesem Grund werden diese Speicherzellen als dynamisches RAM (DRAM) bezeichnet.
Aus der Patentschrift US 5,867,420 sind die Merkmale des Oberbegriffs von Anspruch 1 bekannt.
Das zentrale Problem bei den bekannten DRAM-Varianten ist die Erzeugung einer ausreichend großen Kapazität des Grabenkon- densators . Diese Problematik verschärft sich in Zukunft durch die ortschreitende Miniaturisierung von Halbleiterbauelemen- ten. Die kontinuierliche Erhöhung der Integrationsdichte bedeutet, daß die pro Speicherzelle zur Verfügung stehende Fläche und damit die Kapazität des Grabenkondensators immer weiter abnimmt. Eine zu geringe Kapazität des Grabenkondensators kann die Funktionstüchtigkeit und Verwendbarkeit der Spei- chervorrichtung widrig beeinflussen, da eine zu geringe Ladungsmenge auf ihm gespeichert wird.
Beispielsweise erfordern Leseverstärker einen ausreichenden Signalpegel für ein zuverlässiges Auslesen der in den Spei- cherzellen befindlichen Information. Das Verhältnis der Speicherkapazität zu der Bitleitungskapazität ist entscheidend bei der Bestimmung des Signalpegels. Falls die Speicherkapazität zu gering ist, kann dieses Verhältnis zu klein zur Erzeugung eines hinreichenden Signals sein. Ebenfalls erfordert eine geringere Speicherkapazität eine höhere Auffrischfrequenz , denn die in dem Grabenkondensator gespeicherte Ladungsmenge ist durch seine Kapazität begrenzt und nimmt zusätzlich durch Leckströme ab. Wird eine Mindest- ladungsmenge in dem Speicherkondensator unterschritten, so ist es nicht mehr möglich die in ihm gespeicherte Information mit den angeschlossenen Leseverstärkern auslesen, die Information geht verloren und es kommt zu Lesefehlern.
Zur Vermeidung von Lesefehlern bietet sich die Reduktion der Leckströme an. Zum einen kann der Leckstrom durch einen Transistor, zum anderen kann der Leckstrom durch ein Kondensatordielektrikum und als letztes der Leckstrom von einer vergrabenen Brücke bzw. einem vergrabenen Kontakt zu einer vergra- benen Platte reduziert werden. Durch diese Maßnahmen kann eine unerwünscht verringerte Haltezeit (retention time) verlängert werden.
Üblicherweise wird ein Grabenkondensator in DRAMs verwendet. Ein Grabenkondensator hat eine dreidimensionale Struktur, welche in einem Siliziumsubstrat ausgebildet ist. Eine Erhöhung des Volumens und damit der Kapazität des Grabenkondensators kann durch tieferes Ätzen in das Substrat erreicht werden. In diesem Fall bewirkt die Steigerung der Kapazität des Grabenkondensators keine Vergrößerung der von der Speicherzelle belegten Oberfläche. Dieses Verfahren ist aber auch beschränkt, da die erzielbare Ätztiefe des Grabenkondensators von dem Grabendurchmesser abhängt, so daß nur bestimmte, endliche Aspektverhältnisse erzielbar sind.
Bei fortschreitender Erhöhung der Integrationsdichte nimmt die pro Speicherzelle zur Verfügung stehende Substratoberfläche immer weiter ab. Die damit verbundene Reduktion des Grabendurchmessers führt zwangsläufig zu einer Verringerung der Grabenkondensatorkapazität. Ist die Grabenkondensatorkapazi- tat von vornherein so gering bemessen, daß die speicherbare Ladung nicht zum einwandfreien Auslesen mit den nachgeschalteten Leseverstärkern ausreicht, so hat dies Lesefehler zur Folge .
Die Aufgabe der vorliegenden Erfindung besteht daher darin, einen verbesserten Grabenkondensator zu schaffen, welcher bei gleichem Grabendurchmesser und gleicher Grabentiefe eine erhöhte Kapazität aufweist. Eine weitere Aufgabe der Erfindung liegt in der Beschreibung eines entsprechenden Herstellungsverfahrens .
Erfindungsgemäß wird diese Aufgabe durch den in Anspruch 1 angegebenen Grabenkondensator gelöst.
Weiterhin wird die gestellte Aufgabe durch das in Anspruch 11 angegebene Verfahren gelöst.
Bevorzugte Weiterbildungen sind Gegenstand der jeweiligen Un- teransprüche .
Die der vorliegenden Erfindung zugrundeliegende Idee besteht in der Verwendung einer leitenden Schicht als äußere Kondensatorelektrode. In herkömmlichen Grabenkondensatoren ist die Kondensatorfläche auf einen unteren Bereich eines Grabens beschränkt, der unterhalb eines Isolationskragens liegt. Durch Verwendung der leitenden Schicht in dem unteren Bereich des Grabens und auf dem Isolationskragen wird die zur Verfügung stehende Fläche und damit die zur Verfügung stehende Kapazi- tat erhöht.
In einer vorteilhaften Ausführung der Erfindung wird eine vergrabene Platte in dem Substrat um den unteren Bereich des Grabens gebildet, wodurch der elektrische Kontakt zwischen einer vergrabenen Wanne und der leitenden Schicht verbessert wird.
In einer weiteren vorteilhaften Ausführung der Erfindung wird der Grabenkondensator unterhalb der Oberfläche des Substrats in dem Bereich einer vergrabenen Brücke dotiert, so daß ein vergrabener Kontakt entsteht und vorteilhafterweise die vergrabene Brücke, beziehungsweise eine Grabenfüllung elektrisch mit einem Source-Gebiet eines Transistors verbindet. Die Do- tierung in dem Bereich des vergrabenen Kontakts kann zum Beispiel durch Implantation, Plasmadotierung und/oder Gasphasendotierung oder ein anderes geeignetes Verfahren eingebracht werden.
In einer weiteren vorteilhaften Ausführung der Erfindung wird auf der leitenden Grabenfüllung, welche die innere Kondensatorelektrode bildet, die leitende vergrabene Brücke gebildet. Der Vorteil dieses Vorgehens liegt in der größeren Flexibilität bei der Erzeugung des vergrabenen Kontaktes .
Eine weitere vorteilhafte Ausführung des erfindungsgemäßen Grabenkondensators sieht die Bildung eines Isolationssteges zur Isolation eines oberen Bereichs der leitenden Schicht vor. Der Isolationssteg hat die Aufgabe einen Ladungstrans- port von der leitenden Schicht zu der elektrisch miteinander verbundenen leitenden Grabenfüllung, der leitenden vergrabenen Brücke und dem vergrabenen Kontakt zu verhindern. Dadurch wird die Speicherzeit (retention time) der Speicherzelle in vorteilhafter Weise verlängert und unerwünschte Bitfehler aufgrund von Leckströmen werden verhindert. In einer speziellen Ausführung besteht der Isolationssteg aus einem Oxid, Nitrid oder Oxinitrid.
Eine weitere vorteilhafte Ausführung der Erfindung sieht vor, daß die leitende Schicht aus Silizium (dotiert oder undo- tiert, polykristallin oder amorph), aus einem Metall, aus einem Silizid oder einem Nitrid besteht. Dabei kann es sich bei dem verwendeten Metall um Titan, Wolfram, Molybdän oder Kobalt handeln. Bei dem verwendeten Silizid kann es sich um Ti- tansilizid, Wolframsilizid, Molybdänsilizid oder Kobaltsili- zid und bei dem verwendeten Nitrid um Titannitrid oder Wolframnitrid handeln.
Eine vorteilhafte Ausführung des erfindungsgemäßen Verfahrens bildet nach dem Isolationskragen eine vergrabene Platte in dem Substrat, in der Umgebung des unteren Bereichs des Grabens, so daß die vergrabene Platte eine vergrabene Wanne kontaktiert .
Eine weitere vorteilhafte Ausführung des erfindungsgemäßen
Verfahrens bildet einen Isolationssteg in dem oberen Bereich des Isolationskragens . Durch den Isolationssteg werden Leckströme verhindert, welche den Grabenkondensator entladen könnten .
Einbringen von Dotierstoff zur Bildung des vergrabenen Kontakts reduziert bei einer weiteren Verfahrensvariante den Anschlußwiderstand des Grabenkondensators in vorteilhafter Weise .
Eine Ausprägung des Herstellungsverfahrens bildet zusätzlich eine leitende vergrabenen Brücke in dem Graben. Das Bilden der vergrabene Brücke erhöht die Prozeßflexibilität, da der Dotierstoff zur Herstellung des vergrabenen Kontakts nach Rückätzung der Grabenfüllung von dem Inneren des Grabens durch eine vertikale Grenzfläche eingebracht werden kann. Anschließend wird zur Herstellung des elektrischen Anschlusses die leitfähige Brücke gebildet. Der erfindungsgemäße Grabenkondensator bzw. das erfindungsge- mäße Herstellungsverfahren weisen gegenüber den bekannten Lösungsansätzen den Vorteil auf, das die Kapazität des Grabenkondensators erhöht wird. Insbesondere sind die Ausfälle auf- grund von zu geringer Ladungsmenge reduziert und gleichzeitig die Prozeßausbeute erhöht.
Ein weiterer Vorteil ist die Möglichkeit, den Durchmesser des Grabens bei fortschreitender Miniaturisierung zu verkleinern, da durch den erfindungsgemäßen Grabenkondensator bzw. das erfindungsgemäße Herstellungsverfahren die Kapazitätsreduzierung kompensiert wird, die aus der Verkleinerung der pro Speicherzelle zur Verfügung stehenden Fläche herrührt.
Die leitende Schicht kann mit CVD, PECVD oder LPCVD Verfahren abgeschieden werden. Dabei können Materialien wie dotiertes oder undotiertes, polykristallines oder amorphes Silizium verwendet werden. Die Dotierung kann sowohl während der Abscheidung, als auch in die bereits abgeschiedene Schicht ein- gebracht werden. Die Dotierung kann durch Implantation, Gasphasendotierung und/oder plasmaunterstützte Dotierung durchgeführt werden. Weiterhin kann die leitende Schicht bei den genannten Verfahren aus einem Metall hergestellt werden. Geeignete Metalle sind zum Beispiel Titan oder Wolfram.
Auch die Abscheidung von Suiziden wie zum Beispiel Wolfram- silizid, Titansilizid, Molybdänsilizid oder Kobaltsilizid ist mit den genannten Verfahren möglich. Zur Bildung eines Suizids kann das Metall und das Silizium in getrennten Schritten abgeschieden werden und anschließend bei einer für das Materialsystem geeigneten Temperatur Siliziert werden. Geeignete Temperaturen liegen dazu zwischen 600°C und 1100°C.
Auch die Verwendung eines Nitrids, wie zum Beispiel Titanni- trid oder Wolframnitrid ist möglich. Das Nitrid kann zum ei- nen durch die bekannten Verfahren direkt abgeschieden werden um die Leitende Schicht zu bilden. Andererseits ist auch eine nachträgliche Nitrierung der abgeschiedenen Schicht, bei geeigneten Temperaturen und Prozeßgasen möglich.
Ein weiterer Vorteil der erfindungsgemäßen leitenden Schicht ist ihre Wirkung als Haftschicht und Barrierenschicht für das verwendete Speicherdielektrikum.
Die in den vorhergehenden Abschnitten genannten Verfahren, zur Herstellung der leitenden Schicht, können auch zur Bildung der leitenden Grabenfüllung verwendet werden.
Es können alle Materialien zur Bildung der leitenden Schicht und zur Bildung der leitenden Grabenfüllung verwendet werden, die ausreichend temperaturstabil und leitfähig sind.
Zusätzlich wird die abgeschiedene vergrabene Platte durch einen Isolationssteg in dem Bereich der vergrabenen Brücke ge- gen die leitende Grabenfüllung, gegen die leitende vergrabene Brücke und gegen den vergrabenen Kontakt isoliert. Der vergrabene Isolationssteg, besteht aus isolierendem Material, wie zum Beispiel Oxid, Nitrid oder Oxinitrid.
Ausführungsbeispiele der vorliegenden Erfindung sind in den
Zeichnungen dargestellt und nachfolgend näher erläutert.
In den Figuren zeigen:
Fig. 1 ein Ausführungsbeispiel einer DRAM-Speicherzelle gemäß der vorliegenden Erfindung entsprechend einer ersten Ausführungsform des erfindungsgemäßen Verfahrens ; Fig. 2a-i eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung der DRAM-Speicherzelle nach Fig . 1 ;
Fig. 3 ein weiteres Ausführungsbeispiel einer DRAM- Speicherzelle gemäß der vorliegenden Erfindung entsprechend einer zweiten Ausführungsform des erfindungsgemäßen Verfahrens;
Fig. 4a-b eine weitere Ausführungsform einer DRAM- Speicherzelle gemäß der vorliegenden Erfindung zur Herstellung der DRAM-Speicherzelle nach Fig. 3;
Fig. 5 ein weiteres Ausführungsbeispiel einer DRAM- Speicherzelle gemäß der vorliegenden Erfindung mit einem vertikalen Transistor;
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Elemente.
Mit Bezug auf Fig. 1 ist eine erste Ausführungsform der vorliegenden Erfindung gezeigt. Die dargestellte Speicherzelle
100 besteht aus einem Grabenkondensator 160 und einem Transi- stör 111. Der Grabenkondensator 160 wird in einem Substrat
101 gebildet. In dem Substrat 101 ist eine vergrabene Wanne 170 eingebracht, die zum Beispiel aus Dotierstoff besteht. Der Grabenkondensator weist einen Graben 108 mit einen oberen Bereich 109 und einen unteren Bereich 110 auf. In dem oberen Bereich 109 des Grabens 108 befindet sich ein Isolationskragen 168. Der untere Bereich des Grabens durchdringt die vergrabene Wanne 170. Optional kann um den unteren Bereich 110 des Grabens 108 eine vergrabene Platte 165 angeordnet sein. Ist dies der Fall, so werden die vergrabenen Platten 165 der benachbarten Speicherzellen durch die vergrabene Wanne 170 miteinander verbunden.
Der untere Bereich 110 des Grabens 108 und der Isolationskra- gen 168 sind mit der leitenden Schicht 310 verkleidet, welche die äußere Kondensatorelektrode bildet.
Die leitende Schicht 310 ist mit einer dielektrischen Schicht 164 verkleidet, welche das Speicherdielektrikum bildet. Die dielektrische Schicht 164 kann aus Schichten bzw. Schichtsta- peln hergestellt werden, die aus Oxid, Nitrid oder Oxinitrid bestehen. Es können auch Speicherdielektrika verwendet werden, die eine hohe Dielektrizitätskonstante aufweisen, wie zum Beispiel Tantaloxid, Titanoxid, Wolframoxid und jedes an- dere geeignete Dielektrikum.
Der Graben 108 ist mit einer leitenden Grabenfüllung 161 aufgefüllt, welche die innere Kondensatorelektrode bildet.
Auf der Grabenfüllung 161 befindet sich die leitende vergrabene Brücke 162 und bildet mit der Grabenfüllung 161 die Grenzfläche 200. Weiterhin befindet sich ein vergrabener Kontakt 250 in dem Bereich der vergrabenen Brücke 162. Der vergrabene Kontakt 250 besteht aus Dotierstoff, der in das Sub- strat 101 eingebracht ist.
Die leitende Schicht 310 ist in ihrem oberen Bereich 311 mit einem Isolationssteg 320 verkleidet, so daß kein Strom von der Leitenden Schicht 310 zu der Grabenfüllung 161, zu der leitenden Brücke 162 oder zu dem vergrabenen Kontakt 250 fließen kann.
Mit einer Grabenisolierung 180 (STI) wird der Grabenkondensator 160 von benachbarten Grabenkondensatoren isoliert. Ein Transistor 111 besteht aus Drain-Gebiet 113 und Source- Gebiet 114, wobei das Source-Gebiet 114 an den vergrabenen Kontakt 250 angeschlossen ist, und das Drain-Gebiet 113 mit einem Bitleitungskontakt 183 verbunden ist, der seinerseits an die Bitleitung 185 angeschlossen ist. Weiterhin besteht der Transistor 111 aus einem Kanal 117, der durch ein Gate 112 gesteuert wird. Das Gate 112 ist mit einer Wortleitung 120 verbunden. Oberhalb der Grabenisolierung 180 verläuft in dieser Variante eine passierende Wortleitung 120' (passing wordline) , die durch die Grabenisolierung 180 von der Grabenfüllung 161 bzw. der vergrabenen Brücke 162 isoliert wird.
Mit Bezug auf Figur 2a wird das Substrat 101 bereitgestellt, auf dem die DRAM-Speicherzelle herzustellen ist. Bei der vor- liegenden Variante ist das Substrat 101 leicht mit p-Typ Dotierstoffen dotiert, wie zum Beispiel Bor. In das Substrat 101 wird in geeigneter Tiefe eine n-dotierte, vergrabene Wanne 170 gebildet. Zur Dotierung der vergrabenen Wanne 170 kann Phosphor oder Arsen als Dotierstoff verwendet werden. Die vergrabene Wanne 170 kann zum Beispiel durch Implantation erzeugt werden. Sie dient zur Isolation der p-Wanne von dem Substrat 101 und bildet ebenfalls eine leitende Verbindung zwischen den leitenden Schichten 310 der benachbarten Grabenkondensatoren, bzw. den vergrabenen Platten 165, falls vor- handen . Alternativ kann die vergrabene Wanne 170 durch epitaktisch aufgewachsene, dotierte Siliziumschichten oder durch eine Kombination von Kristallwachstum (epitaxy) und Implantation gebildet werden. Diese Technik ist in dem US -Patent 5,250,829 von Bronner et al . beschrieben.
Ein Unterbaustapel 107 wird auf der Oberfläche des Substrats 101 gebildet und umfaßt beispielsweise eine Unterbau- Oxidschicht 104 und eine Unterbau-Stoppschicht 105, welche als Politur oder Ätzstopp verwendet werden kann und bei- spielsweise aus Nitrid besteht. Oberhalb der Unterbau- Stoppschicht 105 ist eine Hartmaskenschicht 106 vorgesehen, welche aus Tetra-Ethyl-Ortho-Silicate (TEOS) oder anderen Materialien wie zum Beispiel Borsilikatglas (BSG) bestehen kann. Zusätzlich kann eine Antireflexionsbeschichtung (ARC) verwendet werden, um die lithographische Auflösung zu verbessern .
Die Hartmaskenschicht 106 wird unter Verwendung üblicher photolithographischer Techniken strukturiert um einen Bereich 102 zu definieren, in dem der Graben zu bilden ist. Dazu wird zunächst die Hartmaskenschicht 106 strukturiert, die anschließend als Ätzmaske für einen reaktiven Ionenätzschritt (RIE) verwendet wird, der einen tiefen Graben 108 bildet.
In dem Graben 108 wird eine natürliche Oxidschicht gebildet, die in späteren Ätzschritten als Ätzstopp dient. Anschließend wird der Graben mit einer Isolationskragen-Opferschicht 152 gefüllt, die eine ausreichende Temperaturstabilität bis zu 1100 °C gewährleistet und selektiv gegenüber Nitrid oder Oxid entfernbar ist, wie zum Beispiel Polysilizium, amorphes Silizium oder andere geeignete Materialien. In dieser Prozeßvariante besteht die Opferschicht 152 aus Polysilizium.
Wie in Figur 2b gezeigt, wird die Polysilizium-Opferschicht 152 bis zur Unterseite des zu bildenden Isolationskragens 168 entfernt. Das Entfernen der Opferschicht 152 kann zum Beispiel durch Planarisieren mit chemisch-mechanischem Polieren (CMP) oder chemischem Trockenätzen (CDE) oder einem selektiven Ionenätzen durchgeführt werden. Anschließend wird durch reaktives Ionenätzen die Opferschicht 152 in den Graben 108 eingesenkt. Die Verwendung einer chemischen Trockenätzung zum Absenken des Polysiliziums 152 in dem Graben 108 ist ebenfalls möglich. Anschließend wird eine dielektrische Schicht auf den Wafer abgeschieden, welche den Unterbaustapel 107 und die Seitenwände des Grabens 108 in seinem oberen Bereich 109 bedeckt. Die dielektrische Schicht wird zur Bildung des Isolationskra- gens 168 verwendet und besteht beispielsweise aus Oxid. Anschließend wird die dielektrische Schicht beispielsweise durch reaktives Ionenätzen geätzt, um den Isolationskragen 168 zu bilden. Die chemischen Mittel für das reaktive Ionenätzen werden derart gewählt, daß das Oxid selektiv gegen- über dem Polysilizium 152 und dem Nitrid 106 geätzt wird.
Mit Bezug auf Figur 2c wird die Polysilizium-Opferschicht 152 aus dem unteren Bereich des Grabens 108 entfernt. Dies wird vorzugsweise durch CDE erreicht, wobei die dünne natürliche Oxidschicht 151 als CDE-Ätzstopp dient. Alternativ kann eine Naßätzung, beispielsweise unter Verwendung von KOH oder einer HF, HN03 und CH3COOH Mischung ebenfalls beim Entfernen der Polysilizium-Opferschicht 152 verwendet werden.
Nach Entfernung der Opferschicht 152 kann optioneller Weise eine vergrabene Platte 165 mit n-Typ-Dotierstoffen, wie zum Beispiel Arsen oder Phosphor als Kondensatorelektrode gebildet werden. Der Isolationskragen 168 dient dabei als Dotiermaske, welche die Dotierung auf den unteren Bereich des Gra- bens beschränkt. Zur Bildung der vergrabenen Platte 165 kann eine Gasphasendotierung, eine Plasmadotierung oder eine Plas- maimmersions-Ionenimplantation (PIII) verwendet werden. Diese Techniken sind beispielsweise in Ransom et al . , J. Electro- chemical. Soc . , Band 141, Nr. 5 (1994), S. 1378 ff.; US- Patent 5,344,381 und US-Patent 4,937,205 beschrieben. Eine
Ionenimplantation unter Verwendung des Isolationskragens 168 als Dotiermaske ist ebenfalls möglich. Alternativ kann die vergrabene Platte 165 unter Verwendung eines dotierten Sili- katglases, wie zum Beispiel ASG, als Dotierstoffquelle, ge- bildet werden. Diese Variante ist beispielsweise in Becker et al., J. Electrochemical . Soc . , Band 136 (1989), S. 3033 ff. beschrieben. Wird dotiertes Silikatglas zur Dotierung verwendet, so wird diese Schicht nach der Bildung der vergrabenen Platte entfernt.
Mit Bezug auf Figur 2d wird eine eventuell in dem unteren Bereich 110 des Grabens 108 vorhandene dielektrische Schicht, die aus einem natürlich gewachsenen Siliziumoxid bestehen kann, zum Beispiel mit HF-Dampf entfernt. Anschließend wird eine leitende Schicht 310 auf den Wafer abgeschieden, welche die Oberfläche des Unterbaustapels 107 und das innere des Grabens 108 bedeckt. Die leitende Schicht 310 dient als äußere Kondensatorelektrode. Nachfolgend wird eine dielektrische Schicht 164 auf den Wafer abgeschieden, welche die leitende Schicht 310 sowohl auf der Oberfläche des Unterbaustapels 107 als auch in dem Inneren des Grabens 108 bedeckt. Die dielektrische Schicht 164 dient als Speicherdielektrikum, zum Separieren der Kondensatorelektroden. Bei einer Variante besteht die dielektrische Schicht 164 aus einem Oxid, einem Nitrid, einem Oxinitrid oder einem Schichtstapel aus Oxid- und Nitridschichten. Auch Materialien mit einer hohen Dielektrizitätskonstante, wie zum Beispiel Tantaloxid (Ta205) , Titanoxid, Wolframoxid können verwendet werden.
Die leitende Grabenfüllung 161, die beispielsweise aus dotiertem Polysilizium oder amorphem Silizium bestehen kann, wird zum Füllen des Grabens 108 und zum Bedecken des Unterbaustapels 107 abgeschieden. Hierzu können beispielsweise CVD oder andere bekannte Techniken verwendet werden.
Mit Bezug auf Figur 2e wird die leitende Grabenfüllung 161 beispielsweise in einem CDE-Schritt, in einem RIE-Schritt, in einem chemischen Trockenätzschritt oder in einem kombinierten CMP-RIE-Schritt , unter Verwendung geeigneter Chemikalien, planarisiert und anschließend eingesenkt. Gemäß Figur 2f wird die dielektrische Schicht 164 oberhalb der Grabenfüllung 161 mit einer geeigneten Ätzung, die selektiv gegen die Grabenfüllung 161 ist, entfernt. Anschließend wird auch die leitende Schicht 310 oberhalb der Grabenfüllung 161 mit einer geeigneten Ätzung, die selektiv gegenüber der dielektrischen Schicht 164 und der leitenden Grabenfüllung 161 ist, entfernt.
Zum Ätzen können sowohl selektive Trockenätzprozesse verwendet werden, welche die Materialien nacheinander entfernen, als auch kombinierte Trockenätz- und Naßätzprozesse, bei denen einzelne Schichten, wie zum Beispiel die dielektrische Schicht 164, mit einem Naßätzprozeß selektiv entfernt werden.
Die Hartmaskenschicht 106 wird ebenfalls entfernt. Dies kann bereits zu einem früheren Zeitpunkt in dem Prozeßablauf, aber erst nach Bildung des tiefen Grabens 108 durchgeführt werden. Der Isolationskragen 168 und die dielektrische Schicht 164 sind ebenfalls leicht in den Graben 108 eingesenkt.
Wie in Figur 2g gezeigt, wird anschließend die Grabenfüllung 161 beispielsweise mit einem CDE-Schritt oder einem RIE- Schritt unter Verwendung geeigneter Chemikalien eingesenkt. Danach wird die dielektrische Schicht 164 oberhalb der Grenzfläche 200 mit einer geeigneten Ätzung entfernt, die selektiv gegen die Grabenfüllung 161 ist. Auch die leitende Schicht 310 wird oberhalb der Grenzfläche 200 mit einer geeigneten Ätzung entfernt, die selektiv gegenüber der dielektrischen Schicht 164 und der leitenden Grabenfüllung 161 ist.
Nachfolgend wird eine isolierende Schicht 321, aus welcher der Isolationssteg 320 gebildet wird, konform auf der Unterbau-Stoppschicht und in dem Graben 108 abgeschieden. Mit Bezug auf Figur 2h wird mit einem anisotropen Ätzschritt die isolierende Schicht 321 so bearbeitet, daß sich der vergrabene Isolationssteg 320 herausgebildet.
Die vergrabene Opferschicht 330, die beispielsweise aus Polysilizium oder amorphem Silizium bestehen kann, wird zum Füllen des Grabens 108 und zum Bedecken der Unterbau- Stoppschicht 105 abgeschieden. Hierzu können beispielsweise CVD oder andere bekannte Techniken verwendet werden.
Wie in Figur 2i gezeigt wird ein anisotroper Ätzschritt zum Einsenken der Opferschicht 330, des Isolationsstegs 320 und des Isolationskragens 168 in den Graben 108 vorgenommen, was zum Beispiel durch einen CDE-Schritt oder einen RIE-Schritt unter Verwendung geeigneter Chemikalien durchgeführt werden kann. Anschließend wird die vergrabene Opferschicht 330 vollständig aus dem Graben 108 entfernt. Dies kann zum Beispiel mit einem Naßätzprozeß durchgeführt werden. Anschließend wird in dem Graben 108 die vergrabene Brücke 162 gebildet, die durch einen Ätzschritt in den Graben 108 eingesenkt wird.
Die weiteren Schritte, die zu der in Fig. 1 gezeigten Speicherzelle führen, sind nicht in einzelnen Figuren gezeigt, da sie nach dem bekannten Stand der Technik ausgeführt werden. Der nicht aktive Bereich der Zelle wird entfernt und durch den Grabenisolierung 180 ersetzt. Anschließend werden die Fotolack- und ARC-Schichten entfernt, um zu gewährleisten, daß keine Fotolack- oder ARC-Rückstände zurückbleiben.
Die Unterbau-Stoppschicht 105 wird ebenfalls entfernt, was beispielsweise durch eine naßchemische Ätzung geschieht. Die naßchemische Ätzung ist selektiv gegenüber Oxid. Die Unterbau-Oxidschicht 104 wird durch eine naßchemische Ätzung entfernt, welche selektiv gegenüber Silizium ist. Damit ist das Verfahren zur Herstellung des Grabenkondensators abgeschlossen und die nachfolgenden Prozeßschritte dienen dazu, den Transistor 111 nach dem bestehenden Stand der Technik herzustellen, wie er in der US-Patentschrift 5,867,420 beschrieben wird.
In Figur 3 ist eine weitere Ausführung des erfindungsgemäßen Grabenkondensators 160 gezeigt, die sich von der in Figur 1 dargestellten Variante in der Ausführung des Isolationsstegs 320 unterscheidet. In Fig. 3 bedeckt der Isolationssteg 320 nicht nur die Leitende Schicht 310 in ihrem oberen Bereich 311, sondern auch den Isolationskragen 168.
In Figur 4a wird die Herstellung der Variante des Grabenkon- densators nach Fig. 3 dargestellt, die sich an das Prozeßstadium aus Fig. 2e anschließt. Zunächst werden die Grabenfüllung 161, die dielektrische Schicht 164, die leitende Schicht 310 und der Isolationskragen 168 auf die Höhe der Grenzfläche 200 in den Graben 108 eingesenkt, indem sie nacheinander in der genannten Reihenfolge selektiv geätzt werden. Es ist auch ein anisotroper Ätzschritt, welcher die Grabenfüllung 161, die dielektrische Schicht 164, die leitende Schicht 310 und den Isolationskragen 168 gleichzeitig entfernt möglich, wie zum Beispiel ein RIE-Ätzschritt , bei dem die Hartmaskenschicht 106 als Ätzmaske dient.
Anschließend wird die Hartmaskenschicht 106 entfernt und eine isolierende Schicht 321, aus welcher der Isolationssteg 320 gebildet wird, konform auf der Unterbau-Stoppschicht 105 und in dem Graben 108 abgeschieden.
Mit Bezug auf Figur 4b wird mit einem anisotropen Ätzschritt die isolierende Schicht 321 so bearbeitet, daß sich der vergrabene Isolationssteg 320 herausgebildet. Anschließend wird die vergrabene Brücke 162 gebildet, die ebenfalls durch einen Atzschritt in den Graben eingesenkt wird.
Die nachfolgenden Bearbeitungsschritte werden durchgeführt, wie sie bereits zu Fig. 2a-i beschrieben worden sind.
Wie in Fig. 1 dargestellt ist die abgeschiedene vergrabene Platte 310 elektrisch an die vergrabene Wanne 170 angeschlossen. Dazu kann es erforderlich sein, vor dem Abscheiden der vergrabenen Platte 310 die Seitenwand des Grabens 108 in dem
Bereich der vergrabenen Platte 170 von elektrisch isolierenden Materialien zu reinigen. Bei den zu entfernenden Materialien kann es sich um Prozeßruckstande, Nitride oder Oxide handeln, wie zum Beispiel natürliches Siliziumoxid, wie es in Fig. 2a mit der naturlichen Oxidschicht 151 dargestellt ist.
Mit Bezug auf Fig. 1 und 3 ist der Isolationssteg 320 so angebracht, daß keine Leckstrome von der leitenden Schicht 310, welche die äußere Kondensatorelektrode bildet, zu der Graben- fullung 161, welche die innere Kondensatorelektrode bildet, zu der vergrabenen Brücke 162 oder zu dem vergrabenen Kontakt 250 fließen können. Der Isolationssteg 320 besteht aus einem Isolierenden Material wie zum Beispiel Oxid, Nitrid oder Oxini- trid. Hier ist auch jedes andere Material verwendbar, daß aus- reichende Isolationseigenschaften und Temperaturbeständigkeit aufweist. Dabei kann es sich um Abgeschiedene Materialien handeln, die zur Verbesserung ihrer Isolationseigenschaften mit einem Temperaturschritt bearbeitet werden. Bei dem Temperaturschritt sind Prozeßgase verwendbar, welche die Isolationsei- genschaften des Isolationsstegs 320 in vorteilhafter Weise verbessern. Dazu können zum Beispiel Prozeßgase wie Ar, N2 , 02, H20, N20, NO oder NH3 verwendet werden.
Figur 5 zeigt ein Ausfuhrungsbeispiel einer DRAM- Speicherzelle gemäß der vorliegenden Erfindung entsprechend einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens .
Die in Figur 5 gezeigte Variante besitzt allerdings im Gegen- satz zu der in Figur 1 und 3 gezeigten Speicherzelle einen vertikalen Transistor. Der vertikale Transistor aus Figur 5 wird genau wie der planare Transistor aus Figur 1 und 3 , erst nach der Fertigstellung des Grabenkondensators 160 prozessiert. Der Unterschied in Figur 5 besteht darin, daß oberhalb des Isolationskragens 168 genügend Platz für die Herstellung des vertikalen Transistors vorgesehen werden muß. Dabei sieht die in Figur 5 gezeigte Ausführungsform keine vergrabene Wanne 170 vor. Allerdings kann die in Figur 5 gezeigte Ausfüh- rungsform auch mit einer vergrabenen Wanne 170 versehen wer- den.
Zur Herstellung des in Figur 5 gezeigten vertikalen Transistors wird zunächst die vergrabene Brücke 250 die gleichzeitig das untere Source-Gebiet des vertikalen Transistors bil- det, durch Einbringen von Dotierstoff mit einem geeigneten
Verfahren, wie zum Beispiel Implantation, Gasphasendotierung oder plasmaunterstützte Dotierung eingebracht. Anschließend wird die vergrabene Brücke 162 in dem Bereich des unteren Source-Gebiets des vertikalen Transistors abgeschieden.
Nun wird eine Isolationsschicht 340 so hergestellt, daß sie die vergrabene Brücke 162 und den vergrabenen Kontakt 250 gegen ein Gate-Material 370 des vertikalen Transistors isoliert .
Es wird ein Gate-Oxid 360 zur Isolation des Kanals 117 gegen das Gate-Oxid 360 des vertikalen Transistors gebildet und das Gate-Material 370 abgeschieden. Weiterhin wird ein oberes Drain-Gebiet 350 des vertikalen Transistors dotiert, das mit einem Bitleitungskontakt 183 verbunden ist.

Claims

Patentansprüche
1. Grabenkondensator mit:
- einem Graben (108), der einen oberen Bereich (109) und ei- nen unteren Bereich (110) aufweist und in einem Substrat
(101) gebildet ist;
- einem Isolationskragen (168), der in dem oberen Bereich (109) an einer Grabenwand des Grabens (108) gebildet ist;
- einer vergrabenen Schicht (170), durch die sich zumindest teilweise der untere Bereich (110) des Grabens (108) erstreckt;
- einer dielektrischen Schicht (164), die in dem unteren Bereich (110) an einer Grabenwand des Grabens (108) und in dem Bereich des Isolationskragens (168) angeordnet ist; - einer in den Graben (108) gefüllten leitenden Grabenfüllung (161) als innere Kondensatorelektrode, d a d u r c h g e k e n n z e i c h n e t, daß eine leitende Schicht (310) als äußere Kondensatorelektrode in den unteren Bereich (110) des Grabens (108) zwischen dem Substrat (101) und der dielektrischen Schicht (164) und in dem Bereich des Isolationskragens (168) zwischen dem Isolationskragen (168) und der dielektrischen Schicht (164) angeordnet ist.
2. Grabenkondensator nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß eine vergrabene Platte (165) in dem Substrat (101) um den unteren Bereich (110) des Grabens (108) gebildet ist.
3. Grabenkondensator nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß ein Isolationssteg (320) so gebildet ist, daß mindestens ein oberer Bereich (311) der leitenden Schicht (310) verkleidet wird.
4. Grabenkondensator nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß auf der leitenden Grabenfüllung (161) eine leitende vergrabene Brücke (162) gebildet ist.
5. Grabenkondensator nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß der Isolationssteg (320) einen Ladungstransport von der leitenden Schicht (310) zu der leitenden Grabenfüllung (161) verhindert.
6. Grabenkondensator nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß der Isolationssteg (320) einen Ladungstransport von der leitenden Schicht (310) zu der leitenden Brücke (162) verhindert .
7. Grabenkondensator nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß der Isolationssteg (320) einen Ladungstransport von der leitenden Schicht (310) zu einem vergrabenen Kontakt (250) verhindert .
8. Grabenkondensator nach einem der Ansprüche 1 bis 7 , d a d u r c h g e k e n n z e i c h n e t , daß es sich bei dem Isolationssteg (320) um eine Oxid-, Nitrid- oder Oxinitrid-Schicht handelt.
9. Grabenkondensator nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß die leitende Schicht (310) Silizium, Metall, Silizid oder Nitrid umfaßt.
10. Grabenkondensator nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t , daß das Metall Titan, Wolfram, Molybdän oder Kobalt enthält; daß das verwendete Silizid Titansilizid, Wolframsilizid, Mo- lybdänsilizid oder Kobaltsilizid enthält; oder daß das verwendete Nitrid Titannitrid oder Wolframnitrid enthält.
11. Verfahren zur Herstellung eines Grabenkondensators mit den Schritten:
- Einbringen einer vergrabenen Schicht (170) in ein Substrat (101) ; - Bilden eines Grabens (108) mit einem oberen Bereich (109) und einem unteren Bereich (110) in dem Substrat (101);
- Bilden eines Isolationskragens (168) in dem oberen Bereich (109) an einer Grabenwand des Grabens (108);
- Bilden einer dielektrischen Schicht (164) zur Verkleidung einer Grabenwand des unteren Bereichs (110) des Grabens
(108) und des Isolationskragens (168);
- Füllen des Grabens (108) mit einer leitenden Grabenfüllung (161) als innere Kondensatorelektrode, g e k e n n z e i c h n e t d u r c h Bilden einer leitenden Schicht (310) als äußere Kondensatorelektrode zur Verkleidung des unteren Bereichs (110) des Grabens (108) und des Isolationskragens (168) und zwar nach dem Bilden des Isolationskragens (168) und vor dem Bilden der dielektrischen Schicht (164).
12. Verfahren nach Anspruch 11, g e k e n n z e i c h n e t d u r c h
Bilden einer vergrabenen Platte (165) in dem Substrat (101) in der Umgebung des unteren Bereichs (110) des Grabens (108) und zwar vor dem Bilden der leitenden Schicht (310) , so daß die vergrabene Platte (165) die vergrabene Wanne (170) kontaktiert ;
13. Verfahren nach Anspruch 11 oder 12, g e k e n n z e i c h n e t d u r c h Bilden eines Isolationsstegs (320), der mindestens einen oberen Bereich (311) der leitenden Schicht (310) verkleidet.
14. Verfahren nach einem der Ansprüche 11 bis 13, g e k e n n z e i c h n e t d u r c h
Bilden einer leitenden vergrabenen Brücke (162) auf der leitenden Grabenfüllung (161) zu einem vergrabenen Kontakt (250) .
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002069345A2 (de) * 2001-02-26 2002-09-06 Infineon Technologies Ag Verfahren zur herstellung eines speicherkondensators

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10119873A1 (de) * 2001-04-24 2002-10-31 Infineon Technologies Ag Verfahren zur Herstellung von Metall/Halbleiter-Kontakten
US20020163072A1 (en) * 2001-05-01 2002-11-07 Subhash Gupta Method for bonding wafers to produce stacked integrated circuits
DE10128718B4 (de) * 2001-06-13 2005-10-06 Infineon Technologies Ag Grabenkondensator einer DRAM-Speicherzelle mit metallischem Collarbereich und nicht-metallischer Leitungsbrücke zum Auswahltransistor
DE10136400B4 (de) * 2001-07-26 2006-01-05 Infineon Technologies Ag Verfahren zur Herstellung einer Metallkarbidschicht und Verfahren zur Herstellung eines Grabenkondensators
DE10139827A1 (de) * 2001-08-14 2003-03-13 Infineon Technologies Ag Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich
US6825093B2 (en) * 2001-09-28 2004-11-30 Infineon Technologies Ag Process window enhancement for deep trench spacer conservation
DE10153310A1 (de) 2001-10-29 2003-05-22 Infineon Technologies Ag Photolithographisches Strukturierungsverfahren mit einer durch ein plasmaunterstützes Abscheideeverfahren hergestellten Kohlenstoff-Hartmaskenschicht diamantartiger Härte
DE10154346C2 (de) * 2001-11-06 2003-11-20 Infineon Technologies Ag Ausffüllen von Substratvertiefungen mit siliziumoxidhaltigem Material durch eine HDP-Gasphasenabscheidung unter Beteiligung von H¶2¶O¶2¶ oder H¶2¶O als Reaktionsgas
US6809033B1 (en) * 2001-11-07 2004-10-26 Fasl, Llc Innovative method of hard mask removal
DE10226583B4 (de) * 2002-06-14 2010-07-08 Qimonda Ag DRAM-Speicherzelle für schnellen Schreib-/Lesezugriff und Speicherzellenfeld
US7119390B2 (en) * 2002-08-02 2006-10-10 Promos Technologies Inc. Dynamic random access memory and fabrication thereof
DE10321466B4 (de) * 2003-05-13 2007-01-25 Infineon Technologies Ag Trench-Speicherkondensator und Verfahren zu dessen Herstellung
US6887768B1 (en) * 2003-05-15 2005-05-03 Lovoltech, Inc. Method and structure for composite trench fill
DE10351605B3 (de) * 2003-11-05 2005-05-04 Infineon Technologies Ag Integrierter Halbleiterspeicher
US20050164469A1 (en) * 2004-01-28 2005-07-28 Infineon Technologies North America Corp. Method for N+ doping of amorphous silicon and polysilicon electrodes in deep trenches
DE102004005694B3 (de) * 2004-02-05 2005-10-06 Infineon Technologies Ag Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
DE102004012855B4 (de) * 2004-03-16 2006-02-02 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit Isolationskragen
CN100373623C (zh) * 2004-10-28 2008-03-05 茂德科技股份有限公司 动态随机存取存储单元和其阵列、及该阵列的制造方法
DE102005024855A1 (de) * 2005-05-31 2006-12-07 Infineon Technologies Ag Speicher und Verfahren zu seiner Herstellung
US7294543B2 (en) * 2006-03-22 2007-11-13 International Business Machines Corporation DRAM (Dynamic Random Access Memory) cells
US7691734B2 (en) * 2007-03-01 2010-04-06 International Business Machines Corporation Deep trench based far subcollector reachthrough
US7446036B1 (en) 2007-12-18 2008-11-04 International Business Machines Corporation Gap free anchored conductor and dielectric structure and method for fabrication thereof
US8293625B2 (en) * 2011-01-19 2012-10-23 International Business Machines Corporation Structure and method for hard mask removal on an SOI substrate without using CMP process
US8916435B2 (en) 2011-09-09 2014-12-23 International Business Machines Corporation Self-aligned bottom plate for metal high-K dielectric metal insulator metal (MIM) embedded dynamic random access memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918502A (en) * 1986-11-28 1990-04-17 Hitachi, Ltd. Semiconductor memory having trench capacitor formed with sheath electrode
US5223447A (en) * 1989-09-04 1993-06-29 Electronics And Telecommunications Research DRAM-cell having an isolation merged trench and its method of manufacture
US5336912A (en) * 1992-07-13 1994-08-09 Kabushiki Kaisha Toshiba Buried plate type DRAM
US5512767A (en) * 1993-05-03 1996-04-30 International Business Machines Corp. Trench capacitor field shield with sidewall contact
US5571743A (en) * 1993-01-19 1996-11-05 International Business Machines Corporation Method of making buried-sidewall-strap two transistor one capacitor trench cell
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930003857B1 (ko) 1987-08-05 1993-05-14 마쯔시다덴기산교 가부시기가이샤 플라즈마 도우핑방법
DE59205665D1 (de) 1991-10-02 1996-04-18 Siemens Ag Verfahren zur Herstellung einer Grabenstruktur in einem Substrat
US5250829A (en) 1992-01-09 1993-10-05 International Business Machines Corporation Double well substrate plate trench DRAM cell array
US5344381A (en) 1992-07-10 1994-09-06 Cabrera Y Lopez Caram Luis F Equipment for the elimination of light particles, inks and air from a fiber suspension for the manufacture of paper
SG72756A1 (en) * 1996-09-19 2000-05-23 Texas Instruments Inc Cross point dram cell and process
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US6025224A (en) * 1997-03-31 2000-02-15 Siemens Aktiengesellschaft Device with asymmetrical channel dopant profile
US5867420A (en) 1997-06-11 1999-02-02 Siemens Aktiengesellschaft Reducing oxidation stress in the fabrication of devices
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
US6033997A (en) * 1997-12-29 2000-03-07 Siemens Aktiengesellschaft Reduction of black silicon in semiconductor fabrication
US6008104A (en) 1998-04-06 1999-12-28 Siemens Aktiengesellschaft Method of fabricating a trench capacitor with a deposited isolation collar
US6310375B1 (en) 1998-04-06 2001-10-30 Siemens Aktiengesellschaft Trench capacitor with isolation collar and corresponding manufacturing method
EP0986289A3 (de) 1998-09-09 2000-06-07 Siemens Aktiengesellschaft Schaltungsanordnung und Verfahren zur Kennzeichnung von Leiterplatten
DE19901210A1 (de) 1999-01-14 2000-07-27 Siemens Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
TW429613B (en) * 1999-10-21 2001-04-11 Mosel Vitelic Inc Dynamic random access memory with trench type capacitor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918502A (en) * 1986-11-28 1990-04-17 Hitachi, Ltd. Semiconductor memory having trench capacitor formed with sheath electrode
US5223447A (en) * 1989-09-04 1993-06-29 Electronics And Telecommunications Research DRAM-cell having an isolation merged trench and its method of manufacture
US5336912A (en) * 1992-07-13 1994-08-09 Kabushiki Kaisha Toshiba Buried plate type DRAM
US5571743A (en) * 1993-01-19 1996-11-05 International Business Machines Corporation Method of making buried-sidewall-strap two transistor one capacitor trench cell
US5512767A (en) * 1993-05-03 1996-04-30 International Business Machines Corp. Trench capacitor field shield with sidewall contact
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002069345A2 (de) * 2001-02-26 2002-09-06 Infineon Technologies Ag Verfahren zur herstellung eines speicherkondensators
WO2002069345A3 (de) * 2001-02-26 2003-03-06 Infineon Technologies Ag Verfahren zur herstellung eines speicherkondensators
US6998307B2 (en) 2001-02-26 2006-02-14 Infineon Technologies Ag Method for fabricating a storage capacitor

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