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Die
vorliegende Erfindung bezieht sich auf eine integrierte Schaltungsanordnung,
die in einem Substrat angeordnet ist, mit mindestens einem vergrabenen
Schaltungselement sowie ein dazugehöriges Herstellungsverfahren
und insbesondere auf einen DRAM-Speicher mit vergrabenen Grabenkondensatoren.
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Integrierte
Halbleiter-Speicherschaltungen mit derartigen Grabenkondensatoren
sind beispielsweise Speicher mit wahlweisem Speicherzugriff (RAM,
random access memory), dynamische Speicher (DRAM, dynamic random
access memory), synchrone dynamische Speicher (SDRAM, synchroneous
DRAM) und Chips, die logische Funktionen und dynamische Speicher
kombinieren, sogenannte Embedded DRAMs.
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Zur
Veranschaulichung der vorliegenden Erfindung werden zunächst herkömmliche
Grabenkondensatoren beschrieben, wie sie beispielsweise in dynamischen
Speichern DRAM vorkommen.
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1 zeigt einen herkömmlichen
Grabenkondensator, wie er insbesondere in einer DRAM-Halbleiter-Speicherzelle
verwendet wird. Eine derartige DRAM-Halbleiter-Speicherzelle besteht
im Wesentlichen aus einem Kondensator 160, der in einem
Substrat 101 ausgebildet ist. Das Substrat ist beispielsweise
mit p-Dotierstoffen
wie z.B. Bor leicht dotiert. Ein im Substrat ausgebildeter tiefer
Graben wird üblicherweise
mit Polysilizium 161 gefüllt, welches mit beispielsweise
Arsen oder Phos phor stark n+ dotiert ist. Eine mit beispielsweise
Arsen dotierte vergrabene Platte 165 befindet sich innerhalb
des Substrats 101 an einem unteren Bereich des Grabens. Üblicherweise
wird das Arsen bzw. der Dotierstoff von einer Dotierstoffquelle
wie z.B. einem Arsensilikatglas (ASG), welches an den Seitenwänden des
Grabens (vorübergehend
für den
Dotiervorgang) ausgebildet wird, in das Siliziumsubstrat 101 ausdiffundiert.
Das Polysilizium 161 und die vergrabene Platte 165 dienen
hierbei als Elektroden des Kondensators 160, wobei eine
dielektrische Schicht 164 die Elektroden des Kondensators
trennt und als Kondensatordielektrikum dient.
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Zur
Ansteuerung des Grabenkondensators 160 besitzt die DRAM-Halbleiter-Speicherzelle
gemäß 1 ferner einen Auswahltransistor 110.
Der Transistor besitzt ein Gate 112 und Diffusionsgebiete 113 und 114.
Die Diffusionsgebiete, die durch einen Kanal 117 voneinander
beabstandet sind, werden üblicherweise
durch Implantation von Dotierstoffen wie z.B. Phosphor ausgebildet.
Ein Kontaktdiffusionsgebiet 125 verbindet hierbei den Kondensator 160 mit
dem Auswahltransistor 110.
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Ein
Isolationskragen bzw. Collar 168 wird an einem oberen Abschnitt
bzw. oberen Bereich des Grabens ausgebildet. Der Isolationskragen 168 verhindert
hierbei einen Leckstrom zum Kontakt-Diffusionsgebiet 125 zur
vergrabenen Platte 165. Ein derartiger Leckstrom ist insbesondere
in Speicherschaltungen unerwünscht,
da er die Ladungshaltezeit bzw. Retentionszeit einer Halbleiter-Speicherzelle
verringert.
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Gemäß 1 besitzt die herkömmliche Halbleiter-Speicherzelle
mit Grabenkondensator ferner eine vergrabene Wanne bzw. Schicht 170,
wobei die Spitzenkonzentration der Dotierstoffe in der vergrabenen
n-Wanne in etwa am unteren Ende des Isolationskragens 168 liegt.
Die vergrabene Wanne bzw. Schicht 170 dient im Wesentlichen
einer Verbindung der vergrabenen Platten 165 einer Vielzahl
von benachbarten DRAM-Halbleiter-Speicherzellen
bzw. Kondensatoren 160 im Halbleitersubstrat 101.
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Ein
Schalten des Auswahltransistors 110 durch Anlegen einer
geeigneten Spannung an das Gate 112 ermöglicht im Wesentlichen einen
Zugriff auf den Grabenkondensator 160, wobei üblicherweise
die Wortleitung bei jeder zweiten Zelle gleichzeitig das Gate bildet.
In 1 ist somit eine
aktive Wortleitung 112 und eine passierende Wortleitung 120 abgebildet.
Das Diffusionsgebiet 113 ist mit einer Bitleitung 185 im
DRAM-Feld verbunden. Die Bitleitung 185 ist vom Diffusionsgebiet 113 durch
eine dielektrische Isolierschicht 189 getrennt und über einen
Kontakt 183 mit dieser elektrisch verbunden.
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Ferner
wird zur Isolierung einer jeweiligen Halbleiter-Speicherzelle mit
dazugehörigem
Grabenkondensator von angrenzenden Zellen eine flache Grabenisolation
(STI, shallow trench isolation) 180 an der Oberfläche des
Halbleitersubstrats 101 ausgebildet. Gemäß 1 kann beispielsweise die
sogenannte „passing" (benachbarte) Wortleitung 120 oberhalb
des Grabens und durch die flache Grabenisolation 180 isoliert
ausgebildet werden, wodurch man eine sogenannte gefaltete Bitleitungs-Architektur erhält.
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Auf
diese Weise erhält
man eine herkömmliche
Halbleiter-Speicherzelle,
die für
hochintegrierte Schaltungen geeignet ist. Eine vergleichbare Halbleiter-Speicherzelle
ist aus der Druckschrift
EP
0 709 900 A2 bekannt, wobei zur Vergrößerung einer Kapazität eine Kondensatorelektrode
aus porösem
Silizium mittels eines elektrolytisch anodischen Ätzens ausgebildet
wird.
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Nachteilig
bei derartigen Halbleiter-Speicherzellen ist jedoch insbesondere
bei einer weitergehenden Integration bzw. weiteren Shrinks die Verwendung
des Isolationskragens 168 (Collar). Zur Vermeidung von
parasitären
vertikalen Feldeffekttransistoren bzw. zum Anheben einer Einsatzspannung über die
Arbeitsspannung muss dieser Isolationskragen bzw. Collar 168 auch
in zukünftigen
Generationen eine Minimaldicke aufweisen, die von der jeweiligen
Betriebsspannung abhängig
ist. Eine Skalierung dieses herkömmlichen
Grabenkondensators auf beispielsweise Strukturgrößen von kleiner 100 nm ist daher
bei Anordnung der Schaltungselemente gemäß dem Stand der Technik schwierig
zu realisieren. Genauer gesagt wird der obere Bereich des Grabens zur
Problemstelle und führt
zu einem erhöhten
Reihenwiderstand und im Extremfall zur Abschnürung der Innenelektrode des
Kondensators.
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Zur
Vermeidung dieses Problems ist gemäß
2 eine weitere herkömmliche Halbleiter-Speicherzelle
mit Grabenkondensator bekannt, die beispielsweise in einem SOI-Substrat
(silicon on insulator) ausgebildet ist. Ein derartiger herkömmlicher Grabenkondensator
ist beispielsweise aus der gattungsbildenden Druckschrift
EP 0 848 418 A2 bekannt.
Gleiche Bezugszeichen bezeichnen hierbei gleiche Schichten bzw.
Elemente wie in
1, weshalb
auf eine detaillierte Beschreibung nachfolgend verzichtet wird.
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Der
wesentliche Unterschied zu dem in 1 dargestellten
Grabenkondensator liegt im Wesentlichen im verwendeten Sub strat,
welches ein sogenanntes SOI-Substrat darstellt. Hierbei befindet sich
gemäß 2 auf einem Trägersubstrat 101 eine isolierende
Schicht 190 sowie ein darüber liegendes Halbleitersubstrat 200.
Auf Grund der Verwendung eines derartigen Substrats ist der Auswahltransistor 110 vollständig vom
Grabenkondensator 160 elektrisch getrennt, wobei keinerlei
parasitäre
vertikale Transistoren auftreten können. Auf die Verwendung eines
Collars kann hierbei komplett verzichtet werden, wodurch sich eine
weitergehende Integrationsfähigkeit
ergibt bzw. weitere Shrinks möglich
sind. Nachteilig bei einem derartigen herkömmlichen SOI-Grabenkondensator
sind jedoch die außerordentlich
hohen Herstellungskosten, die sich insbesondere aus der Bereitstellung
des teuren SOI-Substrats ergeben. Wünschenswert wäre auch,
die vergrabene Isolationsschicht nur lokal ausbilden zu können, um
eine einfachere Intagration in den aktuellen Prozess zu ermöglichen.
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Der
Erfindung liegt daher die Aufgabe zu Grunde eine integrierte Schaltungsanordnung
mit mindestens einem vergrabenen Schaltungselement und ein Verfahren
zu deren Herstellung zu schaffen, welches auch für Strukturen unterhalb von
100 nm einfach und kostengünstig
zu realisieren ist.
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Diese
Aufgabe wird erfindungsgemäß hinsichtlich
der Vorrichtung durch die Merkmale des Patentanspruchs 1 und hinsichtlich
des Verfahrens durch die Maßnahmen
des Patentanspruchs 5 gelöst.
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Insbesondere
durch das Ausbilden einer Vielzahl von sich berührenden Isolationsgebieten
an Wandabschnitten der Gräben
oberhalb einer äußeren leitenden
Schicht ergibt sich unter Verwendung eines herkömmlichen kostengünstigen
Substrats eine durchgehende Isolationsschicht, welche oberflächennahe
Schaltungselemente bzw. Auswahltransistoren zuverlässig von
dazugehörigen
vergrabenen Schaltungselementen bzw. Grabenkondensatoren isoliert
und somit die Anwesenheit von Isolationskrägen erübrigt. Dadurch wird auch bei
Verwendung von sehr kostengünstigen
Substratmaterialien eine weitergehende Integration bzw. weitere
Shrinks ermöglicht.
Ferner entfällt
die Abhängigkeit
von verwendeten Betriebsspannungen und Materialeigenschaften, wodurch
sich eine Entspannung von zum Teil kritischen Prozessparametern
ergibt. Die sich berührenden
Isolationsgebiete zwischen Auswahltransistor und Grabenkondensator beseitigen
somit die Existenz eines parasitären
vertikalen Transistors durch das Einfügen einer durchgängigen isolierenden Schicht,
wobei die elektrische Trennung der Gegenelektrode der Kapazität von beispielsweise
dem halbleitenden Bereich des Auswahltransistors vollständig ist.
Diese Isolation kann lokal auf bestimmten Teilen des Chips erzeugt
werden, was eine Verknüpfung von
Speicherzellen und Logikschaltungen begünstigt.
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Neben
der verringerten Gesamtprozesskomplexität auf Grund des fehlenden Isolationskragenprozesses
und einem verringerten Reihenwiderstand zur Elektrode im Graben
ergibt sich ferner eine erhöhte
Kapazität
bei gleicher Grabentiefe durch die geringere Länge des nicht zur Kapazität beitragenden
Isolationsbereiches.
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Vorzugsweise
kann ein unterer Bereich der Gräben
zum Bilden einer Flaschenform erweitert werden, wodurch sich die
Kapazität
weiter vergrößert. Alternativ
bzw. zusätzlich
können
jedoch auch oberflächenvergrößernde Verfahren
wie z.B. HSG oder MESOPOREN angewendet werden, wodurch sich eine
Oberflächenrauhigkeit
innerhalb des Grabens erhöht
und damit die Oberfläche
sowie die Kapazität
vergrößert.
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In
den weiteren Unteransprüchen
sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
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Die
Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme
auf die Zeichnung näher
beschrieben.
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Es
zeigen:
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1 eine
vereinfachte Schnittansicht einer Halbleiter-Speicherzelle mit Grabenkondensator
gemäß dem Stand
der Technik;
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2 eine
vereinfachte Schnittansicht einer weiteren Halbleiter-Speicherzelle
mit Grabenkondensator gemäß dem Stand
der Technik;
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3A bis 3F vereinfachte
Schnittansichten zur Veranschaulichung der jeweiligen Verfahrensschritte
zur Herstellung einer Vielzahl von Grabenkondensatoren in einer
integrierten Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel der
vorliegenden Erfindung; und
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4 eine
vereinfachte Schnittansicht einer integrierten Schaltungsanordnung
gemäß einem zweiten
Ausführungsbeispiel
der vorliegenden Erfindung.
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Gemäß 3A werden
zunächst
eine Vielzahl von (tiefen) Gräben 10 in
einem herkömmlichen Substrat 1 wie
z.B. einem Si-Halbleitersubstrat ausgebildet. Genauer gesagt wird
auf dem Substrat 1 beispielsweise eine Pad-Oxidschicht 2 und
eine Pad-Nitridschicht 3 als Maskenschicht ausgebildet. Unter
Verwendung dieser Maskenschicht mit zusätzlichen nicht dargestellten
Hartmaskenschichten wie z.B. einer BSG-Schicht, einer Nitrid-Schicht
und einer Polysiliziumschicht erfolgt eine fotolithographische Strukturierung
mit nachfolgendem Freilegen bzw. Ätzen der Gräben 10 im Substrat 1.
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Die
tiefen Gräben 10 werden
vorzugsweise durch reaktives Ionenätzen (RIE) ausgebildet, es kann
jedoch auch jedes weitere anisotrope Ätzverfahren verwendet werden.
Optional kann in einem unteren Bereich der Gräben eine nicht dargestellte Erweiterung
zum Bilden einer Flaschenform ausgebildet werden, wodurch sich eine
wesentliche Kapazitätsvergrößerung erreichen
lässt.
Eine derartige Erweiterung erhält
man beispielsweise unter Verwendung einer zusätzlichen Maskenschicht innerhalb des
Grabens 10 durch ein isotropes Ätzen, wobei selektiv zur nicht
dargestellten Maskenschicht das Substrat 1 im unteren Bereich
des Grabens 10 abgetragen wird. Für die Erweiterung des Grabens 10 im
unteren Bereich kann beispielsweise ein NH4OH-Naßätzverfahren,
ein KOH-Nassätzverfahren
oder ein isotropes Trockenätzverfahren
verwendet werden.
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Alternativ
oder zusätzlich
zu einer derartigen Vergrößerung des
Grabens 10 und einer damit einhergehenden Kapazitätssteigerung
können
auch oberflächenvergrößernde Verfahren
wie z.B. HSG oder MESOPOREN auf die Grabeninnenwände angewendet werden, wodurch
sich eine weitere Kapazitätsverbesserung
ergibt. Bei diesen Verfahren wird eine Oberfläche des Grabens beispielsweise
durch Aufbringen von Si-Kügelchen
oder feinstrukturiertes Aufrauhen der Innenwände wesentlich vergrößert. Insbesondere
durch derartige kapazitätssteigernde Verfahren
lassen sich Kapazitäten
mit Strukturgrößen unterhalb
von 100 nm und damit eine weitergehende Integration von Speicherschaltungen
realisieren.
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Ferner
werden gemäß 3A eine
oder eine Vielzahl von äußeren leitenden
Schichten bzw. vergrabenen Platten BP bei den unteren Bereichen der
Gräben 10 innerhalb
des Substrats 1 als erste Kondensatorplatte(n) ausgebildet.
Die vergrabenen Platten BP können
beispielsweise durch Ausdiffusion aus einer stark dotierten temporär aufgebrachten Schicht
(ASG, PSG) oder durch eine Gasphasendotierung ausgebildet werden.
Bei einer Gasphasendotierung werden beispielsweise mittels AsH3 oder PH3 bei einer
Temperatur von 900 bis 1100 °C
Grad Celsius die vergrabenen Platten BP ausgebildet. In gleicher
Weise kann jedoch auch eine Dotierung aus einer ASG- oder PSG- (Arsen-
oder Phosphorsilikatglas) Schicht im Graben 10 erfolgen.
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Ferner
wird gemäß 3A an
den Innenwänden
der Gräben 10 eine
dielektrische Schicht 4 ausgebildet, die als Kondensatordielektrikum
wirkt. Neben Nitrid/Oxid können
für diese
dielektrische Schicht 4 auch dielektrische Materialien
mit einer hohen relativen Dielektrizitätskonstante wie z.B. Al2O3, TiOx usw.
sowie eine Kombination mit geeigneten Metallelektroden; MIS, metal-insulator-semiconducor;
MIM, metalinsulator-metal) ausgebildet werden. Abschließend wird
auf diese dielektrische Schicht 4 eine innere leitende
Schicht 5 als zweite Kondensatorplatte in den Gräben 10 ausgebildet.
Vorzugsweise besteht die innere leitende Schicht 5 aus
einer hochdotierten Polysiliziumschicht, die die Gräben 10 vollständig auffüllt. Durch
Einsenken der inneren leitenden Schicht 5 bis zu einer
ersten vorbestimmten Tiefe d1 in den Gräben 10 erhält man die
in 3A dargestellte Grabenstruktur, wodurch ein Grabenkondensator
bzw. ein vergrabenes Schaltungselement ausgebildet wird. Die vorbestimmte
Tiefe d1 besitzt beispielsweise einen Wert von ca. 500 nm.
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In
den weitere Verfahrensschritten gemäß 3B wird
anschließend
eine Isolationsmaske 6 in den Vertiefungen der Gräben 10 bis
zur ersten vorbestimmten Tiefe d1 ausgebildet. Diese Isolationsmaske 6 besteht
vorzugsweise aus einer Si3N4-Schicht. Zum Freilegen
der elektrisch leitenden inneren Schicht 5 wird anschließend der
untere Teil der Isolations maske 6 vorzugsweise durch anisotropes Ätzen entfernt
und eine weitere Rückätzung der
inneren leitenden Schicht 5 bis zu einer vorbestimmten
Tiefe d2 durchgeführt.
Dieses weitere Einsenken der inneren leitenden Schicht 5 in
den Graben 10 bis zu einer Tiefe von ca. 1000 nm erfolgt
vorzugsweise unter Ausnutzung der Isolationsmaske 6 und
der dielektrischen Schicht 4 als Maske. In einem in 3B nicht
dargestellten weiteren Verfahrensschritt wird die freigelegte dielektrische
Schicht 4 unter Verwendung der Isolationsmaske 6 und
der inneren leitenden Schicht 5 beispielsweise mittels
eines Nassätzverfahrens
entfernt, wodurch das Halbleitersubstrat 1 in einer vorbestimmten
Tiefe d1 bis d2 von den Gräben
her 10 frei gelegt wird.
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Gemäß 3C erfolgt
in den nachfolgenden Schritten ein Ausbilden einer Vielzahl von
sich berührenden
Isolationsgebieten 7 an den frei gelegten Wandabschnitten
der Gräben 10 oberhalb
der vergrabenen Platten BP. Genauer gesagt werden nunmehr die von
der dielektrischen Schicht 4 befreiten Grabenwände vorzugsweise
thermisch derart oxidiert, dass sich das dort vorhandene Silizium
in Siliziumdioxid umwandelt. Auf Grund des Volumenzuwachses bei
einer derartigen thermischen Oxidation berühren sich nach einer vorbestimmten
Zeit nicht nur die Isolationsgebiete 7 von benachbarten
Gräben 10,
sondern es erfolgt auch ein Abschnüren der jeweiligen Gräben 10 (zumindest
teilweise) selbst. Bei verwendeten Strukturgrößen von kleiner 100 nm liegt die
typische Dicke derartiger Isolationsgebiete 7 bei ca. 200
nm. Dadurch, dass bei der thermischen Oxidation Teile des Substrats
mit einer Nitrid-Barriere verdeckt sind, wird das Silizium nur lokal
aufoxidiert, das heißt
es kommt beispielsweise ein sogenanntes LOCOS-Verfahren zur Anwendung.
Auf Grund der sich berührenden
Isolationsgebiete 7 erhält
man eine parallel zur Oberfläche
verlaufende, lokal begrenzte Isolationsschicht, die vergleichbar
zu einem SOI-Substrat, jedoch wesentlich kostengünstiger herzustellen ist. Ein
wesentlicher Vorteil bei der Ausbildung einer derartigen Isolationsschicht
liegt insbesondere darin, dass sie mit nahezu allen Standardprozessen
kombinierbar ist und somit keine zusätzlichen oder besonderen Prozessabläufe benötigt. Durch
die lokale Begrenzung ist es möglich,
die Isolationsschicht nur in dem Zellenfeld einer integrierten Schaltung
auszubilden, wodurch der Logikteil dieser Schaltung nicht modifiziert
werden muss.
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Gemäß 3D wird
in einem nachfolgenden Verfahrensschritt unter Verwendung der leicht
angehobenen Isolationsmaske 6 ein Entfernen der Isolationsgebiete 7 zumindest
in einem Teil der Gräben 10 zum
Freilegen der inneren leitenden Schicht 5 durchgeführt. Vorzugsweise
wird hierfür
wiederum ein anisotropes Ätzverfahren
wie z.B. RIE (reaktives Ionenätzen)
verwendet. Nach dem Ausbilden dieses Kanals in den Gräben 10 erfolgt
ein erneutes Auffüllen
der freigelegten Gräben
mit einem leitenden Füllmaterial 8.
Vorzugsweise besteht dieses leitende Füllmaterial 8 wiederum
aus einem hochdotierten Polysilizium. Das eingefüllte Füllmaterial 8 wird
anschließend
wiederum bis zu einer vorbestimmten Tiefe eingesenkt. Der Reihenwiderstand
der Elektrode im Graben kann somit gegenüber dem konventionellen Collar-Prozess
auf Grund des nicht verringerten Durchmessers weiter verringert
werden.
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In
einem nachfolgenden Schritt gemäß 3E wird
eine leitende Brücke 9 oberhalb
der Isolationsgebiete 7 auf dem leitenden Füllmaterial 8 ausgebildet,
wobei beispielsweise wiederum Polysilizium mit besonders hoher Dotierung
verwendet wird. Auf Grund der hohen Dotierung erhält man einen
besonders geringen Widerstand zum angrenzenden Halbleitersubstrat 1,
was für
eine spätere
Kontaktierung der Auswahltransistoren bzw. oberflächennahen Schaltungselemente
wesentlich ist.
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3F zeigt
eine vereinfachte Schnittansicht einer Halbleiter-Speicherzelle
mit Grabenkondensator gemäß der vorliegenden
Erfindung, wobei vor Entfernen der Pad-Nitridschicht 3 und
der Pad-Oxidschicht 2 wie beim Stand der Technik gemäß 1 und 2 eine
flache Grabenisolierung STI ausgebildet wird. Danach werden die
oberflächennahen
Schaltungselemente bzw. Auswahltransistoren AT an der Oberfläche des
Substrats 1 ausgebildet. Die flache Grabenisolierung STI
dient hierbei der Isolierung der benachbarten oberflächennahen
Schaltungselemente bzw. Auswahltransistoren, wobei die Auswahltransistoren
AT der gezielten Ansteuerung der jeweiligen Grabenkondensatoren
dienen. Auf eine detaillierte Beschreibung der Verfahrensschritte
zur Herstellung dieser weiteren Schichten bzw. Elemente wird an
dieser Stelle verzichtet, da sie aus dem Stand der Technik hinlänglich bekannt sind.
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4 zeigt
eine vereinfachte Schnittansicht einer integrierten Schaltungsanordnung
gemäß eines
zweiten Ausführungsbeispiels
der vorliegenden Erfindung, wobei gleiche Bezugszeichen gleiche oder ähnliche
Schichten bzw. Elemente wie in 3F bezeichnen
und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
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Gemäß 4 kann
im Gegensatz zum vorstehend beschriebenen ersten Ausführungsbeispiel die
dielektrische Schicht 4 und/oder die Isolationsmaske 6 im
oberen Bereich des Grabens 10 erhalten bleiben, wodurch
sich eine zusätzliche
Isolation zum oberflächennahen
Substratbereich ergibt. Die Anforderungen an die flache Grabenisolierung
STI werden dadurch entschärft
und ein oberflächennaher
Substratbereich mit größerer Dicke
ermöglicht.
Die lokal begrenzten Isolationsgebiete 7 können somit
in beliebiger Tiefe innerhalb des Substrats 1 ausgebildet werden,
welches vorzugsweise aus einkristallinem Halbleitersubstrat besteht.
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Auf
diese Weise erhält
man eine integrierte Schaltungsanordnung mit zumindest einem vergrabenen
Schaltungselement sowie ein dazugehöriges Herstellungsverfahren,
welches problemlos auf Strukturgrößen unterhalb von 100 nm anwendbar
ist. Ferner ergibt sich eine wesentliche Kosteneinsparung, da ein
herkömmliches
und im Gegensatz zu einem SOI-Substrat sehr kostengünstiges
einkristallines Substrat verwendet werden kann. Gleichwohl sind
auf Grund der sich berührenden
Isolationsgebiete 7 parasitäre vertikale Transistoren ausgeschlossen,
weshalb in diesem Bereich keine Leckströme auftreten und sich die Retentionszeit
bzw. Ladungshaltezeit erhöht.
Auf Grund des fehlenden Isolationskragens bzw. Collars kann eine
Gesamtprozesskomplexität
wesentlich vereinfacht werden. Auf Grund des fehlenden Isolationskragens
erhöht
sich auch der Durchmesser im oberen Bereich des Grabenkondensators,
weshalb man einen verringerten Reihenwiderstand zur Elektrode im
Graben erhält.
Neben oberflächenvergrößernden
und kapazitätssteigernden
Verfahren wird die Kapazität
bei gleicher Grabentiefe ferner durch die geringere Länge des
nicht zur Kapazität
beitragenden (Isolations-)Bereiches des Grabens erhöht, da die
sich berührenden
Isolationsgebiete in vertikaler Richtung eine sehr gute Isolierung
darstellen.
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Die
vorliegende Erfindung wurde insbesondere anhand einer DRAM-Halbleiter-Speicherzelle beschrieben.
Sie ist jedoch nicht darauf beschränkt und umfasst vielmehr alle
weiteren integrierten Schaltungen, in denen im Substrat vertikal übereinander
liegende Schaltungselemente elektrisch vollständig isoliert werden müssen.