JPH0637275A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0637275A JPH0637275A JP4208477A JP20847792A JPH0637275A JP H0637275 A JPH0637275 A JP H0637275A JP 4208477 A JP4208477 A JP 4208477A JP 20847792 A JP20847792 A JP 20847792A JP H0637275 A JPH0637275 A JP H0637275A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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-
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Abstract
(57)【要約】
【目的】集積度を向上させても、プレ−トセルに十分な
キャパシタ容量を確保でき、しかも、プレ−ト拡散領域
が短時間の不純物拡散で形成できる半導体記憶装置及び
その製造方法を提供する。 【構成】 半導体基板１表面に開口されたトレンチ６
に、電極となる多結晶シリコン膜１０、１３とキャパシ
タ絶縁膜１２からなるプレ−トセルを形成する。このト
レンチ６の半導体基板内のプレ−ト拡散領域９が囲むト
レンチ６の所定領域の最大断面積がこのトレンチ６の開
口部より広くなるようにする。これにより、プレ−ト拡
散領域９が隣接するトレンチに接近するので短時間で隣
接するトレンチを囲む拡散領域と接続できるように形成
される。さらに、プレ−ト拡散領域９とプレ−ト電極１
０との接触面積が大きくとれるので動作マ−ジンが向上
する。
キャパシタ容量を確保でき、しかも、プレ−ト拡散領域
が短時間の不純物拡散で形成できる半導体記憶装置及び
その製造方法を提供する。 【構成】 半導体基板１表面に開口されたトレンチ６
に、電極となる多結晶シリコン膜１０、１３とキャパシ
タ絶縁膜１２からなるプレ−トセルを形成する。このト
レンチ６の半導体基板内のプレ−ト拡散領域９が囲むト
レンチ６の所定領域の最大断面積がこのトレンチ６の開
口部より広くなるようにする。これにより、プレ−ト拡
散領域９が隣接するトレンチに接近するので短時間で隣
接するトレンチを囲む拡散領域と接続できるように形成
される。さらに、プレ−ト拡散領域９とプレ−ト電極１
０との接触面積が大きくとれるので動作マ−ジンが向上
する。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型構造を有す
るダイナミックＲＡＭ（Dynamic RAM)などの半導体記憶
装置に関するものである。
るダイナミックＲＡＭ（Dynamic RAM)などの半導体記憶
装置に関するものである。
【０００２】
【従来の技術】ＭＯＳデバイスであるダイナミックＲＡ
Ｍなどの半導体記憶装置は、年々大容量化が進み、その
ためのデバイス構造が提案されてきている。現在ダイナ
ミックＲＡＭに用いられるメモリセルは、１トランジス
タ１キャパシタのセル構造が一般的である。この他に３
トランジスタセル、４トランジスタセルなどが知られて
いる。１トランジスタ１キャパシタセルは、メモリセル
当りの構成素子数が少ないので、高ビット集積化に最適
である。この構造のダイナミックＲＡＭは、小さい面積
で大きな記憶容量が得られるために、数多くの工夫が成
されており、プレ−ナ型、スタックト型、埋込みプレ−
ト型等が知られている。埋込みプレ−ト型メモリセル
は、蓄積キャパシタンスの３次元的配置の１つの方法で
ある。この埋込みプレ−ト型メモリセルは、シリコン基
板の垂直方向に深い溝（トレンチ）を掘り、トレンチの
側面を記憶キャパシタンスとして用いるためにセル面積
が小さくすることができ、また、記憶容量を大きくする
ことができる。さらに、前述の様に、セル面積が縮小さ
れてくるに伴って、セルの縦方向の段差も大きくなり、
配線の段切れなどの問題が発生してくる。埋込みプレ−
ト型は、この様な問題にも対処でき、キャパシタのプレ
ート電極を半導体基板に埋込むことによって段差を軽減
し加工精度を上げることができる。
Ｍなどの半導体記憶装置は、年々大容量化が進み、その
ためのデバイス構造が提案されてきている。現在ダイナ
ミックＲＡＭに用いられるメモリセルは、１トランジス
タ１キャパシタのセル構造が一般的である。この他に３
トランジスタセル、４トランジスタセルなどが知られて
いる。１トランジスタ１キャパシタセルは、メモリセル
当りの構成素子数が少ないので、高ビット集積化に最適
である。この構造のダイナミックＲＡＭは、小さい面積
で大きな記憶容量が得られるために、数多くの工夫が成
されており、プレ−ナ型、スタックト型、埋込みプレ−
ト型等が知られている。埋込みプレ−ト型メモリセル
は、蓄積キャパシタンスの３次元的配置の１つの方法で
ある。この埋込みプレ−ト型メモリセルは、シリコン基
板の垂直方向に深い溝（トレンチ）を掘り、トレンチの
側面を記憶キャパシタンスとして用いるためにセル面積
が小さくすることができ、また、記憶容量を大きくする
ことができる。さらに、前述の様に、セル面積が縮小さ
れてくるに伴って、セルの縦方向の段差も大きくなり、
配線の段切れなどの問題が発生してくる。埋込みプレ−
ト型は、この様な問題にも対処でき、キャパシタのプレ
ート電極を半導体基板に埋込むことによって段差を軽減
し加工精度を上げることができる。
【０００３】従来のダイナミックＲＡＭの半導体記憶装
置の断面図を図１４に示す。この図に示されるメモリセ
ルは、半導体基板に形成された、例えば、１トランジス
タ１キャパシタセルアレイの一部である。図１３の前記
セルの配線図に示すように、セルを構成するＭＯＳトラ
ンジスタＴのゲ−ト１８は、ワ−ド線Ｗに接続され、ソ
−ス／ドレイン領域１９の一方はビット線Ｂに、他方は
トレンチに形成されたキャパシタＣに接続される。半導
体基板としては、例えば、Ｐ型シリコン半導体基板１を
用いる。このシリコン半導体基板１には、シリコンの熱
酸化によるフィールド酸化膜２が形成されている。この
シリコン半導体基板表面にトレンチ６を形成し、このト
レンチ６の内壁に熱酸化によるシリコン酸化膜７を形成
する。トレンチ６の底部に形成したシリコン酸化膜７の
底部をエッチングして除去し、半導体基板を露出させ
る。ついで、その部分から不純物を、例えば、イオン注
入により拡散してＮ型不純物拡散領域（以下、Ｎ型領域
という）９を形成する。この時Ｎ型領域９は、隣接した
トレンチ６の底部に形成されたＮ型領域と接続され、全
体として１つの領域になるようにする。その後トレンチ
６の内壁に、例えば、多結晶シリコン膜などの導電材料
１０を堆積させ、その上に、例えば、シリコン酸化膜な
どからなるキャパシタ絶縁膜１２を形成する。
置の断面図を図１４に示す。この図に示されるメモリセ
ルは、半導体基板に形成された、例えば、１トランジス
タ１キャパシタセルアレイの一部である。図１３の前記
セルの配線図に示すように、セルを構成するＭＯＳトラ
ンジスタＴのゲ−ト１８は、ワ−ド線Ｗに接続され、ソ
−ス／ドレイン領域１９の一方はビット線Ｂに、他方は
トレンチに形成されたキャパシタＣに接続される。半導
体基板としては、例えば、Ｐ型シリコン半導体基板１を
用いる。このシリコン半導体基板１には、シリコンの熱
酸化によるフィールド酸化膜２が形成されている。この
シリコン半導体基板表面にトレンチ６を形成し、このト
レンチ６の内壁に熱酸化によるシリコン酸化膜７を形成
する。トレンチ６の底部に形成したシリコン酸化膜７の
底部をエッチングして除去し、半導体基板を露出させ
る。ついで、その部分から不純物を、例えば、イオン注
入により拡散してＮ型不純物拡散領域（以下、Ｎ型領域
という）９を形成する。この時Ｎ型領域９は、隣接した
トレンチ６の底部に形成されたＮ型領域と接続され、全
体として１つの領域になるようにする。その後トレンチ
６の内壁に、例えば、多結晶シリコン膜などの導電材料
１０を堆積させ、その上に、例えば、シリコン酸化膜な
どからなるキャパシタ絶縁膜１２を形成する。
【０００４】そして、多結晶シリコンなどの導電材料１
３をトレンチ６に堆積することにより図１３のキャパシ
タＣに相当するキャパシタを形成する。多結晶シリコン
膜１０は、キャパシタのプレ−ト電極となり、多結晶シ
リコン膜１３は、キャパシタのストレ−ジノ−ド電極と
なる。また、Ｎ型領域９は、他のメモリセルのプレ−ト
電極との間を繋ぐプレ−ト拡散領域となる。一方、トレ
ンチ６に堆積した多結晶シリコン膜１３の上に接続用の
多結晶シリコン膜１６を堆積させ、一部半導体基板１上
に突出させる。多結晶シリコン膜１６は、ＳｉＯ2 膜２
０及びその上のＳｉ3 Ｎ4 膜２２からなる積層絶縁膜に
よって被覆されている。このトレンチ６に隣接して図１
３のＭＯＳトランジスタＴに相当するトランジスタを形
成する。まず、１対のソ−ス／ドレイン領域１９を形成
する。そして、その一方の領域のトレンチ６の側壁に沿
った部分に高濃度のＮ型領域１５を形成し、これを、多
結晶シリコン膜１６とのコンタクト領域とする。他方の
領域は、前述のようにダイナミックＲＡＭのビット線Ｂ
に接続される。半導体基板１のソ−ス／ドレイン領域１
９の間の部分の上に、シリコン酸化膜などからなるゲ−
ト絶縁膜１７を形成し、その上にゲ−ト電極１８を形成
する。ゲ−ト電極１８は、ダイナミックＲＡＭのワ−ド
線Ｗに接続される。この様にしてＭＯＳ型ダイナミック
ＲＡＭのセルが形成される。
３をトレンチ６に堆積することにより図１３のキャパシ
タＣに相当するキャパシタを形成する。多結晶シリコン
膜１０は、キャパシタのプレ−ト電極となり、多結晶シ
リコン膜１３は、キャパシタのストレ−ジノ−ド電極と
なる。また、Ｎ型領域９は、他のメモリセルのプレ−ト
電極との間を繋ぐプレ−ト拡散領域となる。一方、トレ
ンチ６に堆積した多結晶シリコン膜１３の上に接続用の
多結晶シリコン膜１６を堆積させ、一部半導体基板１上
に突出させる。多結晶シリコン膜１６は、ＳｉＯ2 膜２
０及びその上のＳｉ3 Ｎ4 膜２２からなる積層絶縁膜に
よって被覆されている。このトレンチ６に隣接して図１
３のＭＯＳトランジスタＴに相当するトランジスタを形
成する。まず、１対のソ−ス／ドレイン領域１９を形成
する。そして、その一方の領域のトレンチ６の側壁に沿
った部分に高濃度のＮ型領域１５を形成し、これを、多
結晶シリコン膜１６とのコンタクト領域とする。他方の
領域は、前述のようにダイナミックＲＡＭのビット線Ｂ
に接続される。半導体基板１のソ−ス／ドレイン領域１
９の間の部分の上に、シリコン酸化膜などからなるゲ−
ト絶縁膜１７を形成し、その上にゲ−ト電極１８を形成
する。ゲ−ト電極１８は、ダイナミックＲＡＭのワ−ド
線Ｗに接続される。この様にしてＭＯＳ型ダイナミック
ＲＡＭのセルが形成される。
【０００５】
【発明が解決しようとする課題】この様にダイナミック
ＲＡＭの埋込みプレ−ト型メモリセルの製造において、
隣接するトレンチ底部のプレート拡散領域９同志を接続
するためには、例えば、イオン注入法による場合、Ａｓ
やＰなどをトレンチ底部にイオン注入し、その後長時間
加熱し、不純物を拡散して拡散領域９を隣接する他のセ
ルの拡散領域９と接合してこれを一体化する。このよう
に形成するためには長時間拡散や高エネルギーの不純物
注入が必要であり、熱による他への影響が大きくなる。
このような熱による影響を避けるために、プレート拡散
領域９をトレンチ底部からの不純物拡散による形成では
なく、あらかじめ半導体基板１に、プレート拡散領域と
なる埋込み領域をエピタキシャル成長によって形成する
方法がある。しかし、この方法では生産のスループット
が低下してコストが大きくなる。また、プレート拡散領
域とプレート電極の接触面積が小さく、プレート抵抗が
見かけ上大きくなり、動作マージンが低下するようにな
る。本発明は、このような事情によりなされたもので、
集積度を向上させても十分なキャパシタ容量を確保で
き、しかもプレート拡散領域が短時間の不純物拡散で形
成できる半導体記憶装置及びその製造方法を提供するこ
とを目的としている。
ＲＡＭの埋込みプレ−ト型メモリセルの製造において、
隣接するトレンチ底部のプレート拡散領域９同志を接続
するためには、例えば、イオン注入法による場合、Ａｓ
やＰなどをトレンチ底部にイオン注入し、その後長時間
加熱し、不純物を拡散して拡散領域９を隣接する他のセ
ルの拡散領域９と接合してこれを一体化する。このよう
に形成するためには長時間拡散や高エネルギーの不純物
注入が必要であり、熱による他への影響が大きくなる。
このような熱による影響を避けるために、プレート拡散
領域９をトレンチ底部からの不純物拡散による形成では
なく、あらかじめ半導体基板１に、プレート拡散領域と
なる埋込み領域をエピタキシャル成長によって形成する
方法がある。しかし、この方法では生産のスループット
が低下してコストが大きくなる。また、プレート拡散領
域とプレート電極の接触面積が小さく、プレート抵抗が
見かけ上大きくなり、動作マージンが低下するようにな
る。本発明は、このような事情によりなされたもので、
集積度を向上させても十分なキャパシタ容量を確保で
き、しかもプレート拡散領域が短時間の不純物拡散で形
成できる半導体記憶装置及びその製造方法を提供するこ
とを目的としている。
【０００６】
【課題を解決するための手段】本発明は、半導体基板に
開孔されたトレンチに埋込みプレ−トセルを形成し、半
導体基板内のプレ−ト拡散領域が囲むトレンチの所定の
領域の断面積がそのトレンチの開口部よりも広くするこ
とを特徴としている。本発明の半導体記憶装置は、半導
体基板と、前記半導体基板に形成され、所定の領域がそ
の開口部の断面積より大きい断面積を有するトレンチ
と、前記トレンチの内側壁上に形成された第１の絶縁膜
と、前記半導体基板内に、前記トレンチの底部を囲むよ
うに形成され、前記半導体基板とは異なる導電型を有す
る不純物拡散領域と、前記トレンチの中に、前記不純物
拡散領域及び前記第１の絶縁膜の上に形成された第１の
導電膜と、前記第１の導電膜を被覆する第２の絶縁膜
と、前記第２の絶縁膜を被覆し、前記トレンチ内に埋込
まれた第２の導電膜とを備えていることを特徴としてい
る。前記半導体基板には、ソ−ス／ドレイン領域が形成
され、このソ−ス／ドレイン領域の間の領域上には、ゲ
−ト絶縁膜とその上のゲ−ト電極が形成されてＭＯＳ型
電界効果トランジスタを構成しており、前記ソ−ス／ド
レイン領域の一方は、前記第２の導電膜と電気的に接続
させることができる。
開孔されたトレンチに埋込みプレ−トセルを形成し、半
導体基板内のプレ−ト拡散領域が囲むトレンチの所定の
領域の断面積がそのトレンチの開口部よりも広くするこ
とを特徴としている。本発明の半導体記憶装置は、半導
体基板と、前記半導体基板に形成され、所定の領域がそ
の開口部の断面積より大きい断面積を有するトレンチ
と、前記トレンチの内側壁上に形成された第１の絶縁膜
と、前記半導体基板内に、前記トレンチの底部を囲むよ
うに形成され、前記半導体基板とは異なる導電型を有す
る不純物拡散領域と、前記トレンチの中に、前記不純物
拡散領域及び前記第１の絶縁膜の上に形成された第１の
導電膜と、前記第１の導電膜を被覆する第２の絶縁膜
と、前記第２の絶縁膜を被覆し、前記トレンチ内に埋込
まれた第２の導電膜とを備えていることを特徴としてい
る。前記半導体基板には、ソ−ス／ドレイン領域が形成
され、このソ−ス／ドレイン領域の間の領域上には、ゲ
−ト絶縁膜とその上のゲ−ト電極が形成されてＭＯＳ型
電界効果トランジスタを構成しており、前記ソ−ス／ド
レイン領域の一方は、前記第２の導電膜と電気的に接続
させることができる。
【０００７】前記トレンチ及び前記ＭＯＳ型電界効果ト
ランジスタは複数形成されており、隣接する前記トレン
チの前記不純物拡散領域は、互いに接合している。前記
トレンチには、蓄積キャパシタが形成されており、前記
不純物拡散領域が、前記蓄積キャパシタのプレ−ト拡散
領域、前記第１の導電膜が、前記蓄積キャパシタのプレ
−ト電極、前記第２の絶縁膜が、前記蓄積キャパシタの
キャパシタ絶縁膜、前記第２の導電膜が、前記蓄積キャ
パシタのストレ−ジノ−ド電極とすることが可能であ
る。
ランジスタは複数形成されており、隣接する前記トレン
チの前記不純物拡散領域は、互いに接合している。前記
トレンチには、蓄積キャパシタが形成されており、前記
不純物拡散領域が、前記蓄積キャパシタのプレ−ト拡散
領域、前記第１の導電膜が、前記蓄積キャパシタのプレ
−ト電極、前記第２の絶縁膜が、前記蓄積キャパシタの
キャパシタ絶縁膜、前記第２の導電膜が、前記蓄積キャ
パシタのストレ−ジノ−ド電極とすることが可能であ
る。
【０００８】また、本発明の半導体記憶装置の製造方法
は、第１導電型半導体基板に第１のトレンチを形成する
工程と、前記第１のトレンチ側壁を第１の絶縁膜で被覆
する工程と、前記第１のトレンチ底辺近傍を囲む第２導
電型の第１不純物拡散領域を形成する工程と、前記第１
のトレンチ底辺から前記第２導電型の第１不純物拡散領
域をエッチングして、前記第１のトレンチの底辺の下
に、その最大の断面積が前記第１のトレンチの開口部の
断面積より広い第２のトレンチを形成し、両トレンチを
合わせて１つのトレンチを形成する工程と、前記両トレ
ンチを合わせて形成したトレンチの底辺近傍を囲み、前
記第１不純物拡散領域を含む第２導電型の第２不純物拡
散領域を形成する工程と、前記両トレンチを合わせて形
成したトレンチ内において、前記第１の絶縁膜及び前記
第１不純物拡散領域の上に第１の導電膜を形成する工程
と、前記第１の導電膜を被覆する第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜を被覆するように前記両ト
レンチを合わせて形成したトレンチ内に埋め込まれてい
る第２の導電膜を形成する工程とを備えていることを特
徴としている。前記両トレンチを合わせて形成したトレ
ンチは、前記半導体基板に複数形成され、隣接するトレ
ンチの底辺近傍を囲む第２不純物拡散領域は互いに接続
している。
は、第１導電型半導体基板に第１のトレンチを形成する
工程と、前記第１のトレンチ側壁を第１の絶縁膜で被覆
する工程と、前記第１のトレンチ底辺近傍を囲む第２導
電型の第１不純物拡散領域を形成する工程と、前記第１
のトレンチ底辺から前記第２導電型の第１不純物拡散領
域をエッチングして、前記第１のトレンチの底辺の下
に、その最大の断面積が前記第１のトレンチの開口部の
断面積より広い第２のトレンチを形成し、両トレンチを
合わせて１つのトレンチを形成する工程と、前記両トレ
ンチを合わせて形成したトレンチの底辺近傍を囲み、前
記第１不純物拡散領域を含む第２導電型の第２不純物拡
散領域を形成する工程と、前記両トレンチを合わせて形
成したトレンチ内において、前記第１の絶縁膜及び前記
第１不純物拡散領域の上に第１の導電膜を形成する工程
と、前記第１の導電膜を被覆する第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜を被覆するように前記両ト
レンチを合わせて形成したトレンチ内に埋め込まれてい
る第２の導電膜を形成する工程とを備えていることを特
徴としている。前記両トレンチを合わせて形成したトレ
ンチは、前記半導体基板に複数形成され、隣接するトレ
ンチの底辺近傍を囲む第２不純物拡散領域は互いに接続
している。
【０００９】
【作用】少なくともトレンチ底部を囲む不純物拡散によ
り形成されるプレート拡散領域が短時間で隣接する拡散
領域と接続できるように形成される。さらに、プレート
拡散領域とプレート電極の接触面積が大きく取れ、動作
マージンを向上させる。
り形成されるプレート拡散領域が短時間で隣接する拡散
領域と接続できるように形成される。さらに、プレート
拡散領域とプレート電極の接触面積が大きく取れ、動作
マージンを向上させる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１乃至図１３は、この発明に係る半導体記憶装
置をその製造工程に従って示すものである。図１は、例
えば、ダイナミックＲＡＭのメモリセルの断面図、図２
〜図９は、その製造工程断面図、図１０は、発明の効果
を説明する半導体基板のトレンチ部分を拡大した断面図
である。図１１は、半導体基板のトレンチ部分の実施例
以外の他の形状を説明する断面図である。図１２は、図
１のメモリセルを複数個半導体基板に形成したダイナミ
ックＲＡＭのセルアレイの一部をしめす部分平面図であ
る。図１に示されるメモリセルは、例えば、１トランジ
スタ１キャパシタセルアレイの一部であり、図１３の配
線図に示すように、セルを構成するＭＯＳトランジスタ
Ｔのゲ−ト１８は、ワ−ド線Ｗに接続され、ソ−ス／ド
レイン領域１９の一方は、ビット線Ｂに、他方は、トレ
ンチに形成されたキャパシタＣに接続される。半導体基
板としては、例えば、Ｐ型シリコン半導体基板１を用い
る。このシリコン半導体基板１には、シリコンの熱酸化
によるフィールド酸化膜２が形成されている。このシリ
コン半導体基板表面にトレンチ６を形成し、このトレン
チ６の内壁に熱酸化によるシリコン酸化膜７を形成す
る。トレンチ６の底部及びこの底部を含む下部にはシリ
コン酸化膜７を設けない。
する。図１乃至図１３は、この発明に係る半導体記憶装
置をその製造工程に従って示すものである。図１は、例
えば、ダイナミックＲＡＭのメモリセルの断面図、図２
〜図９は、その製造工程断面図、図１０は、発明の効果
を説明する半導体基板のトレンチ部分を拡大した断面図
である。図１１は、半導体基板のトレンチ部分の実施例
以外の他の形状を説明する断面図である。図１２は、図
１のメモリセルを複数個半導体基板に形成したダイナミ
ックＲＡＭのセルアレイの一部をしめす部分平面図であ
る。図１に示されるメモリセルは、例えば、１トランジ
スタ１キャパシタセルアレイの一部であり、図１３の配
線図に示すように、セルを構成するＭＯＳトランジスタ
Ｔのゲ−ト１８は、ワ−ド線Ｗに接続され、ソ−ス／ド
レイン領域１９の一方は、ビット線Ｂに、他方は、トレ
ンチに形成されたキャパシタＣに接続される。半導体基
板としては、例えば、Ｐ型シリコン半導体基板１を用い
る。このシリコン半導体基板１には、シリコンの熱酸化
によるフィールド酸化膜２が形成されている。このシリ
コン半導体基板表面にトレンチ６を形成し、このトレン
チ６の内壁に熱酸化によるシリコン酸化膜７を形成す
る。トレンチ６の底部及びこの底部を含む下部にはシリ
コン酸化膜７を設けない。
【００１１】この部分は、その位置によって孔径が異な
っており、最も大きい孔径は、トレンチ開口部の孔径よ
り大きくなっている。半導体基板１には複数のトレンチ
６が形成されている。各トレンチの前記底部を含む下部
には、比較的不純物濃度の低いＮ型領域９が形成されて
いる。Ｎ型領域９は、隣接したトレンチ６のＮ型領域９
と接続され、全体として１つの領域になっている。その
後、トレンチ６の内壁に、例えば、多結晶シリコン膜な
どの導電材料１０を堆積させ、その上に、例えば、シリ
コン酸化膜などからなるキャパシタ絶縁膜１２を形成す
る。そして、多結晶シリコンなどの導電材料１３をトレ
ンチ６に堆積することにより図１３のキャパシタＣに相
当するキャパシタを形成する。多結晶シリコン膜１０
は、キャパシタのプレ−ト電極となり、多結晶シリコン
膜１３は、キャパシタのストレ−ジノ−ド電極となる。
また、Ｎ型領域９は、他のメモリセルのプレ−ト電極と
の間を繋ぐプレ−ト拡散領域となる。一方、トレンチ６
に堆積した多結晶シリコン膜１３の上に接続用の多結晶
シリコン膜１６を堆積させ、一部半導体基板１上に突出
させる。このトレンチ６に隣接して、図１３のＭＯＳト
ランジスタＴに相当するトランジスタを形成する。まず
１対のソ−ス／ドレイン領域１９を形成する。そして、
その一方の領域のトレンチ６の側壁に沿った部分に高濃
度のＮ型領域１５を形成し、これを、多結晶シリコン膜
１６とのコンタクト領域とする。
っており、最も大きい孔径は、トレンチ開口部の孔径よ
り大きくなっている。半導体基板１には複数のトレンチ
６が形成されている。各トレンチの前記底部を含む下部
には、比較的不純物濃度の低いＮ型領域９が形成されて
いる。Ｎ型領域９は、隣接したトレンチ６のＮ型領域９
と接続され、全体として１つの領域になっている。その
後、トレンチ６の内壁に、例えば、多結晶シリコン膜な
どの導電材料１０を堆積させ、その上に、例えば、シリ
コン酸化膜などからなるキャパシタ絶縁膜１２を形成す
る。そして、多結晶シリコンなどの導電材料１３をトレ
ンチ６に堆積することにより図１３のキャパシタＣに相
当するキャパシタを形成する。多結晶シリコン膜１０
は、キャパシタのプレ−ト電極となり、多結晶シリコン
膜１３は、キャパシタのストレ−ジノ−ド電極となる。
また、Ｎ型領域９は、他のメモリセルのプレ−ト電極と
の間を繋ぐプレ−ト拡散領域となる。一方、トレンチ６
に堆積した多結晶シリコン膜１３の上に接続用の多結晶
シリコン膜１６を堆積させ、一部半導体基板１上に突出
させる。このトレンチ６に隣接して、図１３のＭＯＳト
ランジスタＴに相当するトランジスタを形成する。まず
１対のソ−ス／ドレイン領域１９を形成する。そして、
その一方の領域のトレンチ６の側壁に沿った部分に高濃
度のＮ型領域１５を形成し、これを、多結晶シリコン膜
１６とのコンタクト領域とする。
【００１２】他方の領域は、前述のようにダイナミック
ＲＡＭのビット線Ｂに接続される。半導体基板１のソ−
ス／ドレイン領域１９の間の部分の上に、シリコン酸化
膜などからなるゲ−ト絶縁膜１７を形成し、その上に、
ゲ−ト電極１８を形成する。ゲ−ト電極１８は、ダイナ
ミックＲＡＭのワ−ド線Ｗに接続される。図１２のよう
に、ダイナミックＲＡＭのセルアレイを構成する各メモ
リセルに形成され、図１に示すトレンチ底部に形成され
ているプレ−ト電極１０の酸化膜７から露出している部
分を囲むＮ型領域９は、その隣接する同じ領域と互いに
接合し、これら複数の領域は、１つのプレ−ト拡散領域
を構成する。つぎに、図１０を参照してトレンチを新規
な構造にすることによる作用効果を説明する。この実施
例では、トレンチの開口部を含む上部は、孔径Ｒの円筒
状であり、底部を含む下部は、孔径Ｒmax のほぼ球状に
なっている。したがって、トレンチ内のキャパシタ容量
は、従来より高くなる。従来のトレンチは、上部及び下
部共に円筒状であり、その隣接するトレンチ間の距離
は、ａとする。一方、本発明によるトレンチ上部のトレ
ンチ間の距離は、前記従来と同じくａであるが、トレン
チ下部のトレンチ間の距離は、図示のように最大の半径
が上部の半径よりｂだけ大きいので、ａ−２ｂとなり、
トレンチ間は、従来より狭くなる。
ＲＡＭのビット線Ｂに接続される。半導体基板１のソ−
ス／ドレイン領域１９の間の部分の上に、シリコン酸化
膜などからなるゲ−ト絶縁膜１７を形成し、その上に、
ゲ−ト電極１８を形成する。ゲ−ト電極１８は、ダイナ
ミックＲＡＭのワ−ド線Ｗに接続される。図１２のよう
に、ダイナミックＲＡＭのセルアレイを構成する各メモ
リセルに形成され、図１に示すトレンチ底部に形成され
ているプレ−ト電極１０の酸化膜７から露出している部
分を囲むＮ型領域９は、その隣接する同じ領域と互いに
接合し、これら複数の領域は、１つのプレ−ト拡散領域
を構成する。つぎに、図１０を参照してトレンチを新規
な構造にすることによる作用効果を説明する。この実施
例では、トレンチの開口部を含む上部は、孔径Ｒの円筒
状であり、底部を含む下部は、孔径Ｒmax のほぼ球状に
なっている。したがって、トレンチ内のキャパシタ容量
は、従来より高くなる。従来のトレンチは、上部及び下
部共に円筒状であり、その隣接するトレンチ間の距離
は、ａとする。一方、本発明によるトレンチ上部のトレ
ンチ間の距離は、前記従来と同じくａであるが、トレン
チ下部のトレンチ間の距離は、図示のように最大の半径
が上部の半径よりｂだけ大きいので、ａ−２ｂとなり、
トレンチ間は、従来より狭くなる。
【００１３】したがって、複数のトレンチの下部を囲む
ように形成した複数のプレ−ト拡散領域９を結合する場
合に、少しの熱処理で実施する事ができるので、熱処理
の他への影響を可能な限り少なくできる。ここで、前記
下部の最大孔径Ｒmax は、Ｒ＋２ｂと等しい。つぎに、
この実施例の半導体記憶装置の製造方法について説明す
る。図２に示すようにＰ型シリコン半導体基板１の主面
に、例えば、熱酸化法などによりフィールド酸化膜２を
形成する。フィ−ルド酸化膜２は、素子分離領域上に形
成される厚い酸化膜と活性領域を覆う薄い酸化膜２１と
からなっている。次に、フィ−ルド酸化膜２全面に、例
えば、厚さ１０００オングストロ−ム（以下、Ａと略記
する）程度のＣＶＤ酸化膜（ＳｉＯ2 ）３と厚さ６００
０Ａ程度のシリコン窒化膜（Ｓｉ3 Ｎ4 ）４を堆積させ
る。その後、フォトレジスト５をシリコン窒化膜４の上
に被覆し、これをパターニングする。
ように形成した複数のプレ−ト拡散領域９を結合する場
合に、少しの熱処理で実施する事ができるので、熱処理
の他への影響を可能な限り少なくできる。ここで、前記
下部の最大孔径Ｒmax は、Ｒ＋２ｂと等しい。つぎに、
この実施例の半導体記憶装置の製造方法について説明す
る。図２に示すようにＰ型シリコン半導体基板１の主面
に、例えば、熱酸化法などによりフィールド酸化膜２を
形成する。フィ−ルド酸化膜２は、素子分離領域上に形
成される厚い酸化膜と活性領域を覆う薄い酸化膜２１と
からなっている。次に、フィ−ルド酸化膜２全面に、例
えば、厚さ１０００オングストロ−ム（以下、Ａと略記
する）程度のＣＶＤ酸化膜（ＳｉＯ2 ）３と厚さ６００
０Ａ程度のシリコン窒化膜（Ｓｉ3 Ｎ4 ）４を堆積させ
る。その後、フォトレジスト５をシリコン窒化膜４の上
に被覆し、これをパターニングする。
【００１４】次に、図３に示すように、シリコン窒化膜
４及びＣＶＤ酸化膜３等を反応性イオンエッチング（Ｒ
ＩＥ；Reactive Ion Etching) などにより選択的にエッ
チングして半導体基板を部分的に露出させる。この後、
フォトレジスト５をエッチング除去する。そして、シリ
コン窒化膜４及びＣＶＤ酸化膜３をマスク材としてシリ
コン半導体基板１をＲＩＥ法などの異方性エッチングに
より、例えば、４μｍ程度エッチングしてトレンチ６を
形成する。次に、図４に示すように、半導体基板１を、
例えば、約９００℃で３０分程度熱酸化して、厚さ５０
０Ａ程度のシリコン酸化膜７をトレンチ６の側壁に形成
する。次に、ＲＩＥ法により、トレンチ底部のみ酸化膜
７をエッチングする。そして、例えば砒素（Ａｓ）を加
速電圧４０ＫｅＶ、ドーズ量１０15ｃｍ-2程度でイオン
注入する。そして、Ｎ2 雰囲気中で約９００℃、３０分
の熱処理を行って、トレンチ底部のみ高濃度のＮ型拡散
領域８が形成される。このＮ型拡散領域８を形成する事
によって、エッチングレ−トが向上し、次工程のエッチ
ングがし易くなると共に、ほぼこの領域に沿って球状に
エッチングされるので、トレンチの形状を適宜制御する
事ができる。勿論本発明においては、この拡散領域を形
成するための工程を経る必要はない。この工程がない
と、そのトレンチ底部付近の断面形状はほぼ横長の楕円
形状になる。
４及びＣＶＤ酸化膜３等を反応性イオンエッチング（Ｒ
ＩＥ；Reactive Ion Etching) などにより選択的にエッ
チングして半導体基板を部分的に露出させる。この後、
フォトレジスト５をエッチング除去する。そして、シリ
コン窒化膜４及びＣＶＤ酸化膜３をマスク材としてシリ
コン半導体基板１をＲＩＥ法などの異方性エッチングに
より、例えば、４μｍ程度エッチングしてトレンチ６を
形成する。次に、図４に示すように、半導体基板１を、
例えば、約９００℃で３０分程度熱酸化して、厚さ５０
０Ａ程度のシリコン酸化膜７をトレンチ６の側壁に形成
する。次に、ＲＩＥ法により、トレンチ底部のみ酸化膜
７をエッチングする。そして、例えば砒素（Ａｓ）を加
速電圧４０ＫｅＶ、ドーズ量１０15ｃｍ-2程度でイオン
注入する。そして、Ｎ2 雰囲気中で約９００℃、３０分
の熱処理を行って、トレンチ底部のみ高濃度のＮ型拡散
領域８が形成される。このＮ型拡散領域８を形成する事
によって、エッチングレ−トが向上し、次工程のエッチ
ングがし易くなると共に、ほぼこの領域に沿って球状に
エッチングされるので、トレンチの形状を適宜制御する
事ができる。勿論本発明においては、この拡散領域を形
成するための工程を経る必要はない。この工程がない
と、そのトレンチ底部付近の断面形状はほぼ横長の楕円
形状になる。
【００１５】次に、図５に示すように、等方性エッチン
グ、例えば、ＣＤＥ（Chemical DryEtching) によりト
レンチ６の底部をエッチングして、この部分をトレンチ
開口部より断面積を大きくする。そして再び、例えば、
Ａｓを加速電圧４０ＫｅＶ、ドーズ量１０15ｃｍ-2程度
でイオン注入する。その後、Ｎ2 雰囲気で約９００℃の
熱処理を３０分程度行って、トレンチ底部に、不純物濃
度２×１０19ｃｍ-3程度のＮ型拡散領域９が形成され
る。この時、Ｎ型拡散領域９は、隣接しているトレンチ
６に形成されているＮ型拡散領域９と接続される。この
Ｎ型拡散領域９の不純物濃度の可能な範囲は、１×１０
16ｃｍ-3〜１×１０22ｃｍ-3程度である。次ぎに、図６
に示すように、厚さ１０００Ａ程度のＮ型多結晶シリコ
ンを半導体基板全面に塗布し、トレンチ６内部をマスク
するフォトレジスト（図示せず）を用いて、エッチング
行い、このトレンチ６の内壁のほぼ全面にのみＮ型多結
晶シリコン膜１０を形成する。この多結晶シリコン膜１
０は、蓄積キャパシタのプレート電極となる。次ぎに、
図７に示すように、トレンチ６内の多結晶シリコン１０
を被覆する様に厚さ約１００Ａのシリコン窒化膜を堆積
し、これを熱酸化して表面に約２０Ａ程度の酸化膜を形
成し、ＳｉＯ2 ／Ｓｉ3 Ｎ4 の積層膜１２を形成する。
この積層膜は、キャパシタ絶縁膜となる。
グ、例えば、ＣＤＥ（Chemical DryEtching) によりト
レンチ６の底部をエッチングして、この部分をトレンチ
開口部より断面積を大きくする。そして再び、例えば、
Ａｓを加速電圧４０ＫｅＶ、ドーズ量１０15ｃｍ-2程度
でイオン注入する。その後、Ｎ2 雰囲気で約９００℃の
熱処理を３０分程度行って、トレンチ底部に、不純物濃
度２×１０19ｃｍ-3程度のＮ型拡散領域９が形成され
る。この時、Ｎ型拡散領域９は、隣接しているトレンチ
６に形成されているＮ型拡散領域９と接続される。この
Ｎ型拡散領域９の不純物濃度の可能な範囲は、１×１０
16ｃｍ-3〜１×１０22ｃｍ-3程度である。次ぎに、図６
に示すように、厚さ１０００Ａ程度のＮ型多結晶シリコ
ンを半導体基板全面に塗布し、トレンチ６内部をマスク
するフォトレジスト（図示せず）を用いて、エッチング
行い、このトレンチ６の内壁のほぼ全面にのみＮ型多結
晶シリコン膜１０を形成する。この多結晶シリコン膜１
０は、蓄積キャパシタのプレート電極となる。次ぎに、
図７に示すように、トレンチ６内の多結晶シリコン１０
を被覆する様に厚さ約１００Ａのシリコン窒化膜を堆積
し、これを熱酸化して表面に約２０Ａ程度の酸化膜を形
成し、ＳｉＯ2 ／Ｓｉ3 Ｎ4 の積層膜１２を形成する。
この積層膜は、キャパシタ絶縁膜となる。
【００１６】ついで６０００Ａ程度のＮ型多結晶シリコ
ンを半導体基板１全面に堆積させ、トレンチ６をマスク
するフォトレジスト（図示せず）を用いて、この多結晶
シリコンを、例えば、ＣＤＥ法でエッチングする。これ
により、トレンチ６の上部側面が一部露出するようにＮ
型多結晶シリコン１３が埋込まれる。Ｎ型多結晶シリコ
ン１３は、蓄積キャパシタのストレージノード電極とし
て用いられる。次に、図８に示すように、フィールド酸
化膜２と反対側のトレンチエッジ部分のみが露出するよ
うにフォトレジスト（図示せず）を堆積し、それをパタ
ーニングする。その後ＣＤＥで露出した前記トレンチエ
ッジ部分のシリコン酸化膜７を除去し、トレンチ６のエ
ッジ部のシリコン基板を露出させる。次に図９に示すよ
うに、例えば、リンを加速電圧１００ＫｅＶ、ドーズ量
１×１０15ｃｍ-2程度で、半導体基板に対して斜めから
イオン注入し、トレンチ６上部エッジ部分に接してＮ型
不純物拡散領域１５を形成する。そして、半導体基板１
全面に厚さ約３０００Ａ程度のＮ型多結晶シリコン膜を
堆積させる。その後、トレンチ６のみが露出する様にフ
ォトレジスト（図示せず）を堆積し、ＣＤＥ法によりＮ
型多結晶シリコン膜を選択的にエッチングして、Ｎ型多
結晶シリコン膜１６をトレンチ６が完全に埋め込むよう
に形成する。
ンを半導体基板１全面に堆積させ、トレンチ６をマスク
するフォトレジスト（図示せず）を用いて、この多結晶
シリコンを、例えば、ＣＤＥ法でエッチングする。これ
により、トレンチ６の上部側面が一部露出するようにＮ
型多結晶シリコン１３が埋込まれる。Ｎ型多結晶シリコ
ン１３は、蓄積キャパシタのストレージノード電極とし
て用いられる。次に、図８に示すように、フィールド酸
化膜２と反対側のトレンチエッジ部分のみが露出するよ
うにフォトレジスト（図示せず）を堆積し、それをパタ
ーニングする。その後ＣＤＥで露出した前記トレンチエ
ッジ部分のシリコン酸化膜７を除去し、トレンチ６のエ
ッジ部のシリコン基板を露出させる。次に図９に示すよ
うに、例えば、リンを加速電圧１００ＫｅＶ、ドーズ量
１×１０15ｃｍ-2程度で、半導体基板に対して斜めから
イオン注入し、トレンチ６上部エッジ部分に接してＮ型
不純物拡散領域１５を形成する。そして、半導体基板１
全面に厚さ約３０００Ａ程度のＮ型多結晶シリコン膜を
堆積させる。その後、トレンチ６のみが露出する様にフ
ォトレジスト（図示せず）を堆積し、ＣＤＥ法によりＮ
型多結晶シリコン膜を選択的にエッチングして、Ｎ型多
結晶シリコン膜１６をトレンチ６が完全に埋め込むよう
に形成する。
【００１７】ついで、図１のように、ウエットエッチン
グで全面のシリコン窒化膜４及びＣＶＤ酸化膜３を全面
エッチング除去する。そして、約９００℃の熱酸化によ
り全面を酸化してシリコン酸化膜２０を形成する。そし
て、トランジスタ形成予定領域を露出させるようにパタ
ーニングを行ったフォトレジスト（図示せず）を堆積
し、酸化膜２０及び薄い酸化膜２１を選択的にエッチン
グする。その後、このトランジスタ形成予定領域に周知
の方法でゲート酸化膜１７及びその上のゲート電極１８
を形成する。ついで、ゲート電極１８をマスクとしてソ
ース／ドレイン領域１９を形成して、１トランジスタ１
キャパシタ型のＭＯＳ型ダイナミックＲＡＭセルを形成
する。前記Ｎ型不純物拡散領域１５は、ソ−ス／ドレイ
ン領域の一方と接触し、その一部となる。多結晶シリコ
ン膜１６を酸化して形成されたシリコン酸化膜２０の上
にはシリコン窒化膜２２を形成してその表面を安定化す
る。例えば、図１に示す実施例のＭＯＳトランジスタの
ソ−ス／ドレイン領域１９の一方は、ビット線Ｂ（図１
３参照）に接続され、約５Ｖ程度の電圧が印加される
が、これよりさらに高い電圧を印加するような場合に
は、この領域の一方もしくは双方に不純物濃度の低い領
域をこの領域間に付加したＬＤＤ(Lightly DopedDrain)
構造にすることができる。しかし、将来は、約３．３
Ｖの電圧を印加するようになるので、この構造を活用す
る余地は余り無い。
グで全面のシリコン窒化膜４及びＣＶＤ酸化膜３を全面
エッチング除去する。そして、約９００℃の熱酸化によ
り全面を酸化してシリコン酸化膜２０を形成する。そし
て、トランジスタ形成予定領域を露出させるようにパタ
ーニングを行ったフォトレジスト（図示せず）を堆積
し、酸化膜２０及び薄い酸化膜２１を選択的にエッチン
グする。その後、このトランジスタ形成予定領域に周知
の方法でゲート酸化膜１７及びその上のゲート電極１８
を形成する。ついで、ゲート電極１８をマスクとしてソ
ース／ドレイン領域１９を形成して、１トランジスタ１
キャパシタ型のＭＯＳ型ダイナミックＲＡＭセルを形成
する。前記Ｎ型不純物拡散領域１５は、ソ−ス／ドレイ
ン領域の一方と接触し、その一部となる。多結晶シリコ
ン膜１６を酸化して形成されたシリコン酸化膜２０の上
にはシリコン窒化膜２２を形成してその表面を安定化す
る。例えば、図１に示す実施例のＭＯＳトランジスタの
ソ−ス／ドレイン領域１９の一方は、ビット線Ｂ（図１
３参照）に接続され、約５Ｖ程度の電圧が印加される
が、これよりさらに高い電圧を印加するような場合に
は、この領域の一方もしくは双方に不純物濃度の低い領
域をこの領域間に付加したＬＤＤ(Lightly DopedDrain)
構造にすることができる。しかし、将来は、約３．３
Ｖの電圧を印加するようになるので、この構造を活用す
る余地は余り無い。
【００１８】本実施例では、トレンチを形成するに当た
り、まず、異方性エッチングを行ってから、トレンチの
断面積を大きくしているが、最後まで、異方性エッチン
グを使用して工程を簡略化することもできる。図１１に
示すように、異方性エッチングで垂直にトレンチを掘っ
てから、エッチング角度を傾斜させてトレンチの断面積
を大きくしている。このような方法によるため、トレン
チの断面形状も前述の実施例のものとは異なっており、
例えば、図１１（ａ）のように底辺が１番断面積の大き
い部分となる三角フラスコ状であったり、図１１（ｂ）
のようにトレンチ下部が菱形状であってもよい。実施例
におけるトレンチの半導体基板表面からの深さは、５μ
ｍ程度であるが、本発明においては、４〜１６μｍ程度
のトレンチを用いることができる。あまり深くするとト
レンチ形成工程が難しくなる。
り、まず、異方性エッチングを行ってから、トレンチの
断面積を大きくしているが、最後まで、異方性エッチン
グを使用して工程を簡略化することもできる。図１１に
示すように、異方性エッチングで垂直にトレンチを掘っ
てから、エッチング角度を傾斜させてトレンチの断面積
を大きくしている。このような方法によるため、トレン
チの断面形状も前述の実施例のものとは異なっており、
例えば、図１１（ａ）のように底辺が１番断面積の大き
い部分となる三角フラスコ状であったり、図１１（ｂ）
のようにトレンチ下部が菱形状であってもよい。実施例
におけるトレンチの半導体基板表面からの深さは、５μ
ｍ程度であるが、本発明においては、４〜１６μｍ程度
のトレンチを用いることができる。あまり深くするとト
レンチ形成工程が難しくなる。
【００１９】実施例に置けるゲ−ト電極は多結晶シリコ
ンを材料としているが、本発明は、これに限定されるも
のではなく、Ｍｏ、Ｗ、Ｔａなどの高融点金属シリサイ
ドやシリサイドと多結晶シリコンを積層するポリサイド
などを用いることができる。また、実施例では、半導体
基板には、Ｐ型シリコン基板を用いているが、Ｎ型シリ
コン基板でもよく、シリコン以外の半導体を用いること
もできる。また、前述の実施例では、１トランジスタセ
ルのダイナミックＲＡＭを用いて本発明を説明したが、
例えば、３トランジスタセルや４トランジスタセルなど
を適用することも可能である。
ンを材料としているが、本発明は、これに限定されるも
のではなく、Ｍｏ、Ｗ、Ｔａなどの高融点金属シリサイ
ドやシリサイドと多結晶シリコンを積層するポリサイド
などを用いることができる。また、実施例では、半導体
基板には、Ｐ型シリコン基板を用いているが、Ｎ型シリ
コン基板でもよく、シリコン以外の半導体を用いること
もできる。また、前述の実施例では、１トランジスタセ
ルのダイナミックＲＡＭを用いて本発明を説明したが、
例えば、３トランジスタセルや４トランジスタセルなど
を適用することも可能である。
【００２０】
【発明の効果】以上のような構成により、本発明におい
ては、トレンチ底部からの不純物拡散により形成される
複数のプレート拡散領域は、互いに接近しているので、
短時間で隣接するプレ−ト拡散領域と接続される。プレ
ート拡散領域とプレート電極の接触面積が大きく取れる
ので、プレートを埋め込んだことによる動作マージンの
低下を招くことはない。
ては、トレンチ底部からの不純物拡散により形成される
複数のプレート拡散領域は、互いに接近しているので、
短時間で隣接するプレ−ト拡散領域と接続される。プレ
ート拡散領域とプレート電極の接触面積が大きく取れる
ので、プレートを埋め込んだことによる動作マージンの
低下を招くことはない。
【図１】本発明の実施例におけるダイナミックＲＡＭの
断面図。
断面図。
【図２】本発明の実施例におけるダイナミックＲＡＭの
製造工程断面図。
製造工程断面図。
【図３】本発明の実施例におけるダイナミックＲＡＭの
製造工程断面図。
製造工程断面図。
【図４】本発明の実施例におけるダイナミックＲＡＭの
製造工程断面図。
製造工程断面図。
【図５】本発明の実施例におけるダイナミックＲＡＭの
製造工程断面図。
製造工程断面図。
【図６】本発明の実施例におけるダイナミックＲＡＭの
製造工程断面図。
製造工程断面図。
【図７】本発明の実施例におけるダイナミックＲＡＭの
製造工程断面図。
製造工程断面図。
【図８】本発明の実施例におけるダイナミックＲＡＭの
製造工程断面図。
製造工程断面図。
【図９】本発明の実施例におけるダイナミックＲＡＭの
製造工程断面図。
製造工程断面図。
【図１０】本発明の効果を説明するトレンチ部の部分断
面図。
面図。
【図１１】本発明のトレンチの部分断面図。
【図１２】本発明のダイナミックＲＡＭのセルアレイの
部分平面図。
部分平面図。
【図１３】本発明及び従来の１トランジスタセルの配線
図。
図。
【図１４】従来のダイナミックＲＡＭの断面図。
１ シリコン半導体基板 ２ フィールド酸化膜 ３、２０ ＣＶＤ酸化膜 ４、２２ シリコン窒化膜 ５ フォトレジスト ６ トレンチ ７ 絶縁膜（シリコン酸化膜） ８ Ｎ型拡散領域 ９ Ｎ型拡散領域（プレ−ト拡散領域） １０ 第１の導電膜（多結晶シリコン膜） １２ キャパシタ絶縁膜 １３ 第２の導電膜（多結晶シリコン膜） １５ Ｎ型拡散領域 １６ 多結晶シリコン膜 １７ ゲート絶縁膜 １８ ゲート電極 １９ ソース／ドレイン領域 ２１ 薄い酸化膜
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板に形成され、所定の領域がその開口部よ
り大きい断面積を有するトレンチと、 前記トレンチの内側壁上に形成された第１の絶縁膜と、 前記半導体基板内に、前記トレンチの底部を囲むように
形成され、前記半導体基板とは異なる導電型を有する不
純物拡散領域と、 前記トレンチの中に、前記不純物拡散領域及び前記第１
の絶縁膜の上に形成された第１の導電膜と、 前記第１の導電膜を被覆する第２の絶縁膜と、 前記第２の絶縁膜を被覆し、前記トレンチ内に埋込まれ
た第２の導電膜とを備えていることを特徴とする半導体
記憶装置。 - 【請求項２】 前記半導体基板には、ソ−ス／ドレイン
領域が形成され、このソ−ス／ドレイン領域の間の領域
上には、ゲ−ト絶縁膜とその上のゲ−ト電極が形成され
てＭＯＳ型電界効果トランジスタを構成しており、前記
ソ−ス／ドレイン領域の一方は、前記第２の導電膜と電
気的に接続されていることを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項３】 前記トレンチ及び前記ＭＯＳ型電界効果
トランジスタは、複数形成されており、隣接する前記ト
レンチの前記不純物拡散領域は、互いに接合している事
を特徴とする請求項１又は請求項２に記載の半導体記憶
装置。 - 【請求項４】 前記トレンチには、蓄積キャパシタが形
成されており、前記不純物拡散領域が、前記蓄積キャパ
シタのプレ−ト拡散領域、前記第１の導電膜が、前記蓄
積キャパシタのプレ−ト電極、前記第２の絶縁膜が、前
記蓄積キャパシタのキャパシタ絶縁膜、前記第２の導電
膜が、前記蓄積キャパシタのストレ−ジノ−ド電極であ
ることを特徴とする請求項１、請求項２又は請求項３の
いずれかに記載の半導体記憶装置。 - 【請求項５】 第１導電型半導体基板に第１のトレンチ
を形成する工程と、 前記第１のトレンチ側壁を第１の絶縁膜で被覆する工程
と、 前記第１のトレンチ底辺近傍を囲む第２導電型の第１不
純物拡散領域を形成する工程と、 前記第１のトレンチ底辺から前記第２導電型の第１不純
物拡散領域をエッチングして、前記第１のトレンチの底
辺の下に、その最大の断面積が、前記第１のトレンチの
開口部の断面積より広い第２のトレンチを形成し、両ト
レンチを合わせて１つのトレンチを形成する工程と、 前記両トレンチを合わせて形成したトレンチの底辺近傍
を囲み、前記第１不純物拡散領域を含む第２導電型の第
２不純物拡散領域を形成する工程と、 前記両トレンチを合わせて形成したトレンチ内におい
て、前記第１の絶縁膜及び前記第１不純物拡散領域の上
に第１の導電膜を形成する工程と、 前記第１の導電膜を被覆する第２の絶縁膜を形成する工
程と、 前記第２の絶縁膜を被覆するように前記両トレンチを合
わせて形成したトレンチ内に埋め込まれている第２の導
電膜を形成する工程とを備えていることを特徴とする半
導体記憶装置の製造方法。 - 【請求項６】 前記両トレンチを合わせて形成されたト
レンチは、前記半導体基板に複数形成され、隣接するト
レンチの底辺近傍を囲む第２不純物拡散領域は、互いに
接続していることを特徴とする請求項５に記載の半導体
記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208477A JPH0637275A (ja) | 1992-07-13 | 1992-07-13 | 半導体記憶装置及びその製造方法 |
| US08/090,261 US5336912A (en) | 1992-07-13 | 1993-07-13 | Buried plate type DRAM |
| US08/506,430 US5629226A (en) | 1992-07-13 | 1995-07-24 | Method of manufacturing a buried plate type DRAM having a widened trench structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208477A JPH0637275A (ja) | 1992-07-13 | 1992-07-13 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637275A true JPH0637275A (ja) | 1994-02-10 |
Family
ID=16556821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208477A Pending JPH0637275A (ja) | 1992-07-13 | 1992-07-13 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5336912A (ja) |
| JP (1) | JPH0637275A (ja) |
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